TW201839922A - 封裝結構及其製作方法 - Google Patents

Abstract

本發明提供一種封裝結構及其製造方法。封裝結構包括絕緣密封體、黏著層、第一線路層、晶片、多個導電結構、介電層及第二線路層。絕緣密封體具有第一表面及第二表面。黏著層、晶片、導電結構及至少一部分的第一線路層嵌入在絕緣密封體中。另外至少一部分的第一線路層嵌入在黏著層中。第一線路層包括多個第一接墊及多個第二接墊。包含多個連接端子的晶片設置於黏著層上。導電結構電性連接至第一接墊。介電層設置於絕緣密封體的第二表面上。第二線路層電性連接至導電結構及連接端子。

Description

封裝結構及其製作方法

本發明是有關於一種封裝結構及其製作方法，且特別是有關於具有模封互連基板（molded interconnect substrate，MIS）形成於其中的一種封裝結構及一種製造方法。

為使電子產品設計達到輕薄短小，半導體封裝技術亦跟著日益進展，以發展出符合小體積、重量輕、高密度以及在市場上具有高競爭力等要求的產品。因此，小型化封裝結構同時維持流程簡化已成為本領域的技術人員的一大挑戰。

本發明提供一種封裝結構及其製作方法，有效地減小其尺寸和製造成本。

本發明提供一種封裝結構。封裝結構包括絕緣密封體、黏著層、第一線路層、晶片、多個導電結構、介電層及第二線路層。絕緣密封體具有第一表面及相對於第一表面的第二表面。黏著層嵌入在絕緣密封體中。第一線路層具有嵌入在絕緣密封體中的至少一部分和嵌入在黏著層中的另外至少一部分。第一線路層包括多個第一接墊以及多個第二接墊。晶片設置於黏著層上並嵌入在絕緣密封體中。晶片包括透過絕緣密封體的第二表面所暴露出的多個連接端子。導電結構嵌入在絕緣密封體中。導電結構電性連接至第一接墊。絕緣密封體的第二表面暴露出導體結構的頂表面。介電層設置於絕緣密封體的第二表面上。第二線路層嵌入在介電層中且電性連接至導電結構及連接端子。介電層暴露出第二線路層的頂表面。

本發明提供一種封裝結構的製作方法，其至少包括以下步驟。提供載體基板（carrier substrate）。在載體基板上形成第一線路層。第一線路層包括多個第一接墊和多個第二接墊。在第一接墊上形成多個導電結構。在載體基板上依次形成黏著層和晶片。在載體基板上形成絕緣密封體。第一線路層的至少一部分嵌入在絕緣密封體中，並且第一線路層的另外至少一部分嵌入在黏著層中。絕緣密封體的厚度減小，以使絕緣密封體的第一表面黏附至載體基板上，並且相對於第一表面的絕緣密封體的第二表面暴露出導電結構的頂表面及晶片的多個連接端子。在絕緣密封體上形成第二線路層。第二線路層電性連接至導電結構和晶片的連接端子。在絕緣密封體上形成介電層，以密封第二線路層。介電層暴露出第二線路層的頂表面。自絕緣密封體的第一表面移除載體基板。

基於上述，本發明的封裝結構包括形成在其中的模封互連基板（molded interconnect substrate，MIS）。因此，可以減小封裝結構的厚度，從而達成封裝結構的小型化。此外，由於利用黃光微影（photolithography）和鍍製程（plating process）代替傳統的雷射鑽孔（laser drilling）製程製作在模封互連基板中的導電通孔／柱體，可確保封裝結構的製作流程的簡單性。因此，可有效地降低總體製作成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1J為依據本發明一實施例的封裝結構10的製作流程剖面示意圖。

參照圖1A，提供載體基板100。載體基板100包括金屬載體基板、玻璃載體基板或矽晶圓基板。舉例來說，在本實施例中，可利用金屬載體基板作為載體基板100。在其他實施例所利用的載體基板的其它材料也可用於本實施例中。在載體基板100上形成第一線路層200。在一些實施例中，在載體基板100上形成第一線路層200可以透過例如無電鍍製程（electroless plating process）、化學鍍製程（chemical plating process）、熱蒸鍍製程（thermal evaporation process）或濺射製程（sputtering process）。 舉例來說，可以透過上述方法在載體基板100上形成金屬層（未繪示）。之後，可以在金屬層上進行黃光微影製程（photolithography）來圖案化金屬層，以形成第一線路層200。第一線路層200的材料包括銅、錫、金、鎳、焊料或其它導電材料。第一線路層200包括多個第一接墊200a和多個第二接墊200b。第一接墊200a圍繞第二接墊200b。舉例來說，第一接墊200a可以形成在周邊區域中，而第二接墊200b可以形成在主動區域／晶片貼附區域中。值得注意的是，第一線路層200還包括在圖1A的剖面圖中未繪示的多條跡線。

多個導電結構202形成在第一接墊200a之上，並且電性連接至第一接墊200a。導電結構202的材料包括銅、錫、金、鎳、焊料或其它導電材料。在一些實施例中，導電結構202的側壁基本上是直的。另外，每個導電結構202可以是單層結構或多層結構。在一些實施例中，每個導電結構202可以是由銅、金、鎳或焊料所形成的單層結構。在一些替代的實施例中，每個導電結構202可以是由銅焊料或銅鎳焊料等所形成的多層結構。

在一些實施例中，導電結構202可以是導電柱。導電柱可透過黃光微影製程和鍍製程來形成。舉例來說，當透過黃光微影製程和鍍製程形成導電柱時，第一接墊200a可以作為晶種層。然而，本發明並不限於此。在一些替代的實施例中，可以在第一接墊200a上形成額外的晶種層。在載體基板100上形成光罩（未繪示）。光罩包括對應於晶種層（第一接墊200a）的多個開口。也就是說，開口暴露出第一接墊200a的一部分。之後，透過鍍製程將導電結構202填充至光罩的開口中。鍍製程例如是電鍍（electro-plating）、無電鍍（electroless-plating）、浸漬電鍍（immersion plating）等。此後，移除光罩，以形成多個導電柱（導電結構202）。替代地，導電柱可以透過取放製程（pick-and-place process）來形成。舉例來說，可以採用取放工具。取放工具揀取預製的導電柱（例如金柱、銅柱、鎳柱等），並將預製的導電柱放置在相應的第一接墊200a上。如圖1A所示，每個第一接墊200a的寬度W1大於每個導電結構202的寬度W2。舉例來說，每個第一接墊200a的寬度W1可以在145μm至175μm的範圍內，並且每個導電結構202的寬度W2可以相應地在80μm至120μm之間的範圍內。

參照圖1B，在載體基板100上依次形成黏著層300和晶片400。在一些實施例中，在由第一接墊200a和導電結構202所界定的區域中形成黏著層300和晶片400。舉例來說，如圖1B所示，導電結構202可圍繞晶片400和黏著層300。黏著層300重疊並密封第二接墊200b。換句話說，第二接墊200b嵌入在黏著層300中。在一些實施例中，黏著層300可以是晶粒貼附膠層（die attach film，DAF），以暫時地增強載體基板100和晶片400之間的黏附性。然而，在一些替代實施例中，為了增強晶片400在後續製程中自載體基板100的剝離性（releasibility），可在載體基板100上設置離型層（未繪示），亦即設置在第一線路層200／黏著層300和載體基板100之間。離型層例如是光熱轉換（light to heat conversion， LTHC）剝離層或其他適合的剝離層。

晶片400例如是特用積體電路（Application-Specific Integrated Circuit，ASIC）。在一些實施例中，晶片400可用於執行邏輯應用。然而，本發明並不限於此。也可以使用其它適合的主動裝置作為晶片400。晶片400包括主動表面400a和形成在主動表面400a上的多個連接端子402。連接端子402可以是利用例如銅、金、鎳或焊料的導電材料所形成的導電凸塊。如圖1B所示，晶片400的主動表面400a面朝上。

參照圖1C，在載體基板100上形成絕緣密封體500。舉例來說，第一線路層200的至少一部分嵌入在絕緣密封體500中，並且第一線路層200的另外至少一部分嵌入在黏著層300中。在一些實施例中，絕緣密封體500密封第一接墊200a、導電結構202、黏著層300以及晶片400。換句話說，在此步驟期間，絕緣密封體500完全地覆蓋晶片400的主動表面400a和導電結構202的頂表面202a。黏著層300、晶片400、第一接墊200a以及導電結構202嵌入在絕緣密封體500中。絕緣密封體500可以包括透過模塑製程（molding process）設置在載體基板100上的模塑化合物（molding compound）。模塑製程包括例如壓塑模封製程（compression molding process）。在一些替代實施例中，絕緣密封體500可由絕緣材料所形成，例如環氧樹脂（epoxy）或其它適合的樹脂。

參照圖1D，絕緣密封體500的厚度減小。舉例來說，將絕緣密封體500減薄，直到暴露出導電結構202的頂表面202a和連接端子402。舉例來說，如圖1D所示，減薄後的絕緣密封體500包括第一表面500a以及相對於第一表面500a的第二表面500b。第一表面500a黏附至載體基板100上，而第二表面500b暴露出導電結構202的頂表面202a和晶片400的連接端子402。在一些實施例中，導電結構202的頂表面202a、連接端子402的頂表面以及絕緣密封體500的第二表面500b為共面（coplanar）。減薄製程（thinning process）可透過例如機械研磨、化學機械研磨（Chemical-Mechanical Polishing，CMP）、蝕刻或其它適合的方法來達成。

參照圖1E，在絕緣密封體500上形成第二線路層600，以使第二線路層600電性連接至導電結構202及晶片400的連接端子402。類似於第一線路層100以及導電結構202，第二線路層600可透過黃光微影製程和鍍製程來形成。第二線路層600的材料包括銅、錫、金、鎳、焊料或其它導電材料。在一些實施例中，第二線路層600包括多個第三接墊602以及在第三接墊602上的多個柱體604。第三接墊602可對應於導電結構202以及晶片400的連接端子402而形成。之後，在第三接墊602上形成柱體604。如圖1E所示，每個第三接墊602的寬度W3大於每個柱體604的寬度W4。

參照圖1F，在絕緣密封體500的第二表面500b上形成介電層700，以密封第二線路層600。換句話說，在此步驟期間，介電層700完全地覆蓋第二線路層600的頂表面600a（柱體604），以使第二線路層600嵌入在介電層700中。在一些實施例中，介電層700可以被稱為焊罩（solder mask）。介電層700的原料例如包括模塑化合物、環氧樹脂或其它適合的樹脂。然而，本發明並不限於此。也可以使用其它適合的介電材料作為介電層700。在一些實施例中，介電層700可透過例如壓塑模封製程的模塑製程來形成。

參照圖1G，介電層700的厚度減小。舉例來說，將介電層700減薄，直到暴露出第二線路層600的頂表面600a（柱體604）。 減薄製程可透過例如機械研磨、化學機械研磨、蝕刻或其它適合的方法來達成。由於介電層700被研磨，在一些實施例中，介電層700的頂表面700a與第二線路層600的頂表面600a共面。

參照圖1H，自絕緣密封體500的第一表面500a移除載體基板100。舉例來說，黏著層300和絕緣密封體500可透過化學蝕刻與載體基板100分離。替代地，如上所述，離型層（未繪示）可設置在載體基板100上，亦即設置在絕緣密封體500／黏著層300／第一線路層200以及載體基板100之間。因此，可將例如紫外線雷射、可見光或熱能等外部能量施加至離型層，以使黏著層300和絕緣密封體500從載體基板100剝離。如圖1H所示，黏著層300的底表面300a與絕緣密封體500的第一表面500a為共面。絕緣密封體500的第一表面500a暴露出第一接墊200a，並且黏著層300的底表面300a暴露出第二墊200b。在一些實施例中，如圖1H所示的結構可以稱作為模封互連基板（molded interconnect substrate，MIS）。

參照圖1I，在介電層700上形成多個電子裝置800。每個電子裝置800包括主體802和多個導電元件804。導電元件804將主體802電性連接至第二線路層600。舉例來說，導電元件804可對應於柱體604設置，以使電子裝置800電性連接至第二線路層600。電子裝置800可以例如是電晶體（transistors）、二極體（diodes）、電阻器（resistors）、電容器（capacitors）、電感器 （inductors）或天線等。

參照圖1J，在絕緣密封體500的第一表面500a上形成多個導電端子900，以形成封裝結構10。舉例來說，導電端子900可形成在第一接墊200a和第二接墊200b上，以使導電端子900電性連接至第一線路層200。在一些實施例中，導電端子900例如是焊球的導電凸塊。然而，本發明並不限於此。其它可能的形式和形狀亦可作為導電端子900。導電端子900可透過植球製程（ball placement process）和回焊製程（reflow process）來形成。

參照圖1J，封裝結構10包括模封互連基板。因此，可減小封裝結構10的厚度，從而達成封裝結構的小型化。此外，由於利用黃光微影製程及鍍製程製作模封互連基板的第一線路層200、導電結構202與第二線路層600，可確保封裝結構10製作流程的簡單性。因此，整體製作成本降低。

圖2A至圖2H為依據本發明另一實施例的封裝結構20的製作流程剖面示意圖。

圖2A至圖2H的實施例類似於圖1A至圖1J的實施例，故相似的元件以相同的標號表示，並在此不再贅述。本實施例與圖1A至圖1J的實施例的主要差異在於，介電層700的形成方法。圖2A至圖2D所繪示的製作步驟類似於圖1A至圖1D，故在此不再贅述。然而，在圖1A中是以金屬載體基板作為載體基板100為例。在圖2A中的載體基板100可以例如是玻璃載體基板或矽晶圓基板。值得注意的是，可利用金屬載體基板或由其他適合的材料所製成的載體基板作為載體基板100，但不限於此。

參照圖2E，第二線路層600’包括多個第三接墊及/或電性連接至第三接墊的多個重佈線層（redistribution layers，RDLs）。參照圖2F，在絕緣密封體500上形成介電層700。介電層700包括暴露出第二線路層600’的一部分的多個開口OP。舉例來說，介電層700覆蓋第二線路層600’的第三接墊及/或重佈線層，而介電層700的開口OP暴露出第二線路層600'的第三接墊的一部分。在一些實施例中，開口OP暴露出第二線路層600’的頂表面600’a。如圖2F所示，介電層700的頂表面700a的高度高於第二線路層600’的頂表面600’a的高度。在一些實施例中，可在絕緣密封體500和第二線路層600’上形成介電材料層（未繪示）。之後，進行黃光微影製程以圖案化介電材料層，以形成具有開口OP的介電層700。

圖2G至圖2H的製作步驟類似於圖1H至圖1J，故在此不再贅述。參照圖2H，封裝結構20包括模封互連基板。因此，可減小封裝結構20的厚度，從而達成封裝結構的小型化。此外，由於利用黃光微影製程及鍍製程製作模封互連基板的第一線路層200、導電結構202與第二線路層600’，可確保封裝結構20製作流程的簡單性。因此，整體製作成本降低。

綜上所述，本發明的封裝結構包括形成在其中的模封互連基板（molded interconnect substrate，MIS）。因此，可減小封裝結構的厚度，從而達成封裝結構的小型化。此外，由於利用黃光微影和鍍製程代替傳統的雷射鑽孔製程製作在模封互連基板中的導電通孔／柱體，可確保封裝結構的製作流程的簡單性。因此，可有效地降低總體製作成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20‧‧‧封裝結構

100‧‧‧載體基板

200‧‧‧第一線路層

200a‧‧‧第一接墊

200b‧‧‧第二接墊

202‧‧‧導電結構

202a‧‧‧頂表面

300‧‧‧黏著層

300a‧‧‧底表面

400‧‧‧晶片

400a‧‧‧主動表面

402‧‧‧連接端子

500‧‧‧絕緣密封體

500a‧‧‧第一表面

500b‧‧‧第二表面

600、600’‧‧‧第二線路層

600a、600a’‧‧‧頂表面

602‧‧‧第三接墊

604‧‧‧柱體

700‧‧‧介電層

700a‧‧‧頂表面

800‧‧‧電子裝置

802‧‧‧主體

804‧‧‧導電元件

900‧‧‧導電端子

OP‧‧‧開口

W1、W2、W3、W4‧‧‧寬度：

圖1A至圖1J為依據本發明一實施例的封裝結構的製作流程剖面示意圖。 圖2A至圖2H為依據本發明另一實施例的封裝結構的製作流程剖面示意圖。

Claims (10)

1. 一種封裝結構，包括： 絕緣密封體，具有第一表面及相對於所述第一表面的第二表面； 黏著層，嵌入在所述絕緣密封體中； 第一線路層，具有嵌入在所述絕緣密封體中的至少一部分及嵌入在所述黏著層中的另外至少一部分，其中所述第一線路層包括多個第一接墊及多個第二接墊； 晶片，設置於所述黏著層上並嵌入在所述絕緣密封體中，其中所述晶片包括透過所述絕緣密封體的所述第二表面所暴露出的多個連接端子； 多個導電結構，嵌入在所述絕緣密封體中，其中所述導電結構電性連接至所述第一接墊，且所述絕緣密封體的所述第二表面暴露出所述導電結構的頂表面； 介電層，設置於所述絕緣密封體的所述第二表面上；以及 第二線路層，嵌入在所述介電層中，其中所述第二線路層電性連接至所述導電結構及所述連接端子，且所述介電層暴露出所述第二線路層的頂表面。
2. 如申請專利範圍第1項所述的封裝結構，其中所述第二線路層包括多個第三接墊及在所述第三接墊上的多個柱體，且每個所述第三接墊的寬度大於每個所述柱體的寬度。
3. 如申請專利範圍第1項所述的封裝結構，其中所述第二線路層的所述頂表面與所述介電層的頂表面共面（coplanar），且所述介電層的所述頂表面形成為具有多個開口，以暴露出所述第二線路層的所述頂表面的至少一部分。
4. 如申請專利範圍第1項所述的封裝結構，更包括在所述絕緣密封體的所述第一表面上的多個導電端子以及設置於所述介電層上的多個電子裝置，其中所述導電端子電性連接至所述第一線路層的所述第一接墊及所述第二接墊，所述電子裝置電性連接至所述第二線路層。
5. 如申請專利範圍第1項所述的封裝結構，其中每個所述第一接墊的寬度大於每個所述導電結構的寬度，所述導電結構圍繞所述晶片及所述黏著層，所述黏著層的底表面與所述絕緣密封體的所述第一表面共面。
6. 一種封裝結構的製作方法，包括： 提供載體基板； 在所述載體基板上形成第一線路層，其中所述第一線路層包括多個第一接墊及多個第二接墊； 在所述第一接墊上形成多個導電結構； 在所述載體基板上依次形成黏著層及晶片； 在載體基板上形成絕緣密封體，其中所述第一線路層的至少一部分嵌入在所述絕緣密封體中，且所述第一線路層的另外至少一部分嵌入在所述黏著層中； 所述絕緣密封體的厚度減小，以使所述絕緣密封體的第一表面黏附至所述載體基板，並且相對於所述第一表面的所述絕緣密封體的第二表面暴露出所述導電結構的頂表面及所述晶片的多個連接端子； 在所述絕緣密封體上形成第二線路層，其中所述第二線路層電性連接至所述導電結構及所述晶片的所述連接端子； 在所述絕緣密封體上形成介電層，以密封所述第二線路層，其中所述介電層暴露出所述第二線路層的頂表面；以及 自所述絕緣密封體的所述第一表面移除所述載體基板。
7. 如申請專利範圍第6項所述的封裝結構的製作方法，其中形成第二線路層的步驟包括： 在所述導電結構及所述晶片的所述連接端子上形成多個第三接墊；以及 在所述第三接墊上形成多個柱體，其中每個所述第三接墊的寬度大於每個所述柱體的寬度。
8. 如申請專利範圍第6項所述的封裝結構的製作方法，其中所述第二線路層的所述頂表面與所述介電層的頂表面為共面，在所述絕緣密封體上形成所述介電層的步驟包括： 在所述絕緣密封體及所述第二線路層上形成介電材料層；以及 圖案化所述介電材料層以形成具有多個開口的所述介電層，其中所述介電層的所述開口暴露出所述第二線路層的所述頂表面。
9. 如申請專利範圍第6項所述的封裝結構的製作方法，更包括： 在所述絕緣密封體的所述第一表面上形成多個導電端子，其中所述導電端子電性連接至所述第一線路層的所述第一接墊及所述第二接墊；以及 在所述介電層上形成多個電子裝置，其中所述電子裝置電性連接至所述第二線路層。
10. 如申請專利範圍第6項所述的封裝結構的製作方法，其中每個所述第一接墊的寬度大於每個所述導電結構的寬度，所述導電結構圍繞所述晶片及所述黏著層，所述黏著層的底表面與所述絕緣密封體的所述第一表面為共面。