TW201837487A

TW201837487A - 網路追蹤先前層級減除的裝置及方法

Info

Publication number: TW201837487A
Application number: TW106134738A
Authority: TW
Inventors: 奧利弗Ｄ帕特尚; 彼特林; 高維鴻
Original assignee: 美商格芯（美國）集成電路科技有限公司
Priority date: 2017-03-30
Filing date: 2017-10-11
Publication date: 2018-10-16
Also published as: CN108695183A; US20180284184A1; CN108695183B; US10649026B2; TWI672513B

Abstract

本發明揭示一種執行晶片中的積體電路結構的連通性測試的方法。該連通性測試執行於該晶片的第一層級。在該晶片中識別潛在缺陷位置，其表示因過孔開路或過孔短路而容易系統性失效的過孔位置。將該潛在缺陷位置轉換至該晶片的第二層級的過孔位置。該第二層級位於該第一層級下方。在轉換熱點以後，檢查該第二層級有無缺陷。檢查該第一層級上的該過孔位置有無缺陷。將該第二層級的所有缺陷轉換至該第一層級的該過孔位置。利用該第二層級的該轉換缺陷及該第一層級的該缺陷的先前層級減除形成缺陷的網路追蹤。

Description

網路追蹤先前層級減除的裝置及方法

本發明關於半導體裝置例如積體電路的製造，尤其關於檢查積體電路及檢測缺陷的方法。

由於半導體製造領域中持續的技術創新，正在開發具有較大規模集成及較高裝置密度以及較低功耗及較高操作速度的積體電路晶片。一般來說，為製造積體電路，利用前端工藝(front-end-of-line；FEOL)製程技術在矽晶圓的表面內形成分立的半導體裝置，接著執行後端工藝(back-end-of-line；BEOL)製程技術以在該半導體裝置上方形成多層級金屬互連網路，從而在半導體裝置之間提供佈線及接觸以形成想要的電路。當基於亞微米及以下尺寸設計的半導體積體電路時，由於製程條件的細微變動可產生圖案化特徵的較大尺寸偏差或其他電性缺陷，因此實行嚴格的尺寸控制很重要。在此方面，通常在開發的不同階段/層級檢查半導體晶圓，以確保品質控制並檢測及消除關鍵的良率限制缺陷。

在整個技術的良率提升期間，設計系統性缺陷造成半導體設計製程的關鍵良率瓶頸。過孔(via)開路及短路是常見的良率損失原因。幸運的是，可檢測開路及短路。檢測系統性過孔故障的最有效方式之一是利用電子束(e-beam)電壓對比(voltage contrast；VC)檢查，以將矽中的過孔的電壓對比與設計比較。電子束檢查是一種常見的技術，其利用SEM(scanning electron microscope；掃描電子顯微鏡)通過次級電子圖像的VC檢查檢測半導體晶圓上的電性及物理缺陷。一般來說，電子束VC檢查關於用SEM所發射的聚焦電子束掃描晶圓的目的地區域。該電子束照射該目的地區域，引起次級電子的發射，次級電子檢測器沿該電子束的掃描路徑測量該次級電子發射的強度。當掃描一個區域時，來自該電子束的電子誘發表面電壓，該表面電壓因被照射特徵的差別電荷積累而在該掃描區上變化。VC檢查操作的原則為：掃描區域上的誘發表面電壓的差異會引起次級電子發射強度的差異。例如，對於導電特徵，由於缺陷結構與非缺陷結構之間的充電差異，電性缺陷可被檢測為電壓對比缺陷。

此類電子束檢查可在特定的邏輯圖案中利用VC有效檢測開路過孔或過孔短路。問題是，當檢測到開路或短路時，不清楚該開路或短路是在當前的過孔層級還是在該結構的前一層級。

對於塊體(bulk)技術，當用線上電子束檢查上檢查過孔開路(或過孔短路)時，不清楚是當前層級的過孔開路(或短路)還是前一層級的過孔開路(或短路)。本文中所述的方法能夠過濾掉干擾缺陷(來自前一層級的開路或短路)，從而可提供當前層級的缺陷的純計量。

在積體電路晶片的設計期間，在晶圓中識別因過孔開路或過孔短路而容易系統性失效的位置。在該晶片的製造期間，通過VC(電壓對比)檢查在該晶片的一個層級執行該晶片中的積體電路結構的連通性測試。該VC檢查可在形成該積體電路結構並沉積第一金屬層M1以後執行。(如現有技術所已知，晶片的各種層級按沉積順序編號。例如，要沉積的第一金屬層為M1；要沉積的第二金屬層為M2等。對連接金屬層的過孔進行類似編號。例如，在M1與M2之間是V1，在M2與M3之間是V2等)。該VC檢查識別潛在缺陷位置。將該潛在缺陷位置轉換至該晶片的第二層級的過孔位置。在轉換該潛在缺陷位置以後，檢查該第二層級有無缺陷。接著，檢查該第一層級(其在制程式列中較晚出現)上的該過孔位置有無缺陷。將該第二層級的所有缺陷轉換至該第一層級的該過孔位置。利用該第二層級的該轉換缺陷及該第一層級的該缺陷的先前層級減除(subtraction)形成當前層級的缺陷的純計量。

依據一種檢測積體電路結構的晶圓中的晶片的層級中的缺陷的示例方法，在晶片的選定層級中識別因過孔開路或過孔短路而容易系統性失效的過孔位置。利用設計分析軟體在該晶片的該選定層級執行這些位置的連通性測試，過濾如果存在缺陷不會顯示VC信號的所有過孔位置。將該潛在缺陷位置(本文中有時稱為熱點)轉換至位於該選定層級下方的下方層級的過孔位置。在轉換該潛在缺陷位置以後，在該下方層級執行檢查。該檢查識別過孔開路或過孔短路缺陷。接著，處理該晶圓至該選定層級。亦即，可執行晶圓的傳統製程，例如沉積介電層，圖案化及蝕刻金屬，圖案化及蝕刻過孔層級，用金屬填充過孔，以及晶圓的CMP(化學機械拋光)。接著，在該選定檢查層級上的該過孔位置上執行檢查。利用網路追蹤程序將位於該下方層級(亦即，位於該選定層級下方)的所有缺陷轉換至上方該選定層級的該過孔位置。自該選定層級的該缺陷減除位於該選定層級下方的該層級的該缺陷。

依據本文中的另一種示例方法，在晶片的選定層級執行積體電路結構的連通性測試。在該晶片中識別潛在缺陷位置，其集中於因過孔開路或過孔短路而容易系統性失效的過孔位置。將該潛在缺陷位置轉換至與該選定層級的該過孔位於同一網路上的該晶片的第二層級的過孔位置。該第二層級位於該選定層級下方。在轉換該潛在缺陷位置以後，在該晶片的該選定層級及該晶片的該第二層級的各過孔位置上執行缺陷的電子束電壓對比比較檢查。將該第二層級的所有缺陷轉換至該選定層級的該過孔位置。自該選定層級的該缺陷減除該第二層級的該缺陷。

依據另一種示例方法，識別晶片中因過孔開路或過孔短路而容易系統性失效的潛在缺陷位置。通過向該晶片的選定層級施加電壓而在該晶片中執行連通性測試。通過測量該選定層級的區域的電荷來定位在該連通性測試期間充電相對小於該選定層級的周圍區域的位於該選定層級下方的層級的區域，從而在該選定層級下方的該層級中識別錯誤位置。利用網路追蹤工具識別與該錯誤位置電性連接的該選定層級中的區域，從而將該錯誤位置轉換至該晶片的該選定層級。在轉換該錯誤位置以後，通過減除轉換至該選定層級下方的層級中的已知缺陷的該錯誤位置生成該選定層級上的過孔檢查位置。通過僅檢查該選定層級過孔檢查位置有無缺陷來識別該選定層級中的缺陷過孔。

101、104、107、110‧‧‧節點

202、205、208‧‧‧缺陷

606‧‧‧電子束關注區

515、525、535、545、555、565、575‧‧‧程序

535A、535B‧‧‧程序

717、727、737、747‧‧‧程序

818、828、838、848、858、868‧‧‧程序

905、910、915、920、925、930、935‧‧‧程序

M1‧‧‧第一金屬化層級或層級

M2‧‧‧第二金屬化層級或層級

M3‧‧‧層級

S/D‧‧‧源極或汲極

V1‧‧‧過孔

V2‧‧‧過孔或層級

V3‧‧‧層級

參照附圖從下面關於本文中的示例實施例的詳細說明將更好地理解上述及其它示例目的、態樣及優點，該些附圖並不一定按比例繪製且其中：第1圖顯示依據本文中的結構及方法位於基板的不同層級中的四類節點；第2圖顯示依據本文中的結構及方法位於基板的不同層級中的缺陷；第3圖及第4圖顯示依據本文中的結構及方法的基板的不同層級的佈局；第5圖顯示用以說明本文中的實施例的流程圖；第6圖顯示用以說明本文中的實施例的流程圖的一部分；第7圖顯示用以說明本文中的實施例的替代步驟的流程圖；第8圖顯示用以說明本文中的其它實施例的流程圖；以及第9圖顯示用以說明本文中的實施例的流程圖。

依據本文中的方法，在晶片檢查期間將當前層級缺陷與先前層級缺陷分開。值得注意的是，電子束電壓對比檢查的產量(throughput)非常有限。當前的工具僅可在晶圓上每小時檢查數萬個熱點，而晶圓上的過孔數是數十億計。因此，知道檢查哪裡促進成功的檢查。先前層級的隨機檢查不適用於先前層級減除，因此不能使用。通過識別因過孔開路或過孔短路而容易系統性失效的過孔位置並執行連通性檢查來限制位置的列表，本文中所述的製程確定在檢查層級檢查哪裡。

連通性測試是指測量晶片中的電性連接的狀態，以驗證電路裝置與其它正常連接。此類型測試可發現不良的晶片接合、不良的晶片插座、不良的印刷電路板、不良的印刷電路板插座、不良的佈線等。

一旦獲得識別目標過孔的位置的資料，即將這些過孔位置轉換至位於與先前檢查層級相同的網路上的相應過孔位置(從先前層級的未轉換資料的先前層級減除將具有有限的益處，因為不會減除在檢查層級過孔缺陷與先前層級過孔缺陷之間的最大距離(在先前層級減除程序中所定義的標準)之外的先前層級缺陷)。

鑒於上述，本文中揭示檢測積體電路結構的晶片的層級中的缺陷的方法。依據一種示例方法，在晶片的選定層級中識別因過孔開路或過孔短路而容易系統性失效的過孔位置。在該晶片的該選定層級執行該晶片中的積體電路結構的連通性測試，以過濾掉如果存在缺陷不會顯示電壓對比信號的所有過孔位置。將剩餘的過孔位置稱為潛在缺陷位置。(有時將潛在缺陷位置稱為熱點，以表示圍繞各過孔檢查的小區域)。將該潛在缺陷位置轉換至位於該選定層級下方的層級(在本文中有時稱為前一層級)的過孔位置。在轉換該熱點以後，在位於該選定層級下方的該層級執行檢查。該檢查識別過孔開路或過孔短路缺陷。在該選定層級上的該過孔位置上執行檢查。將位於該選定層級下方的該層級的所有缺陷轉換至上方該選定層級的過孔位置。利用位於該選定層級下方的該層級的該轉換缺陷及該選定層級的該缺陷的先前層級減除形成缺陷的網路追蹤。

在晶片製造中，在興趣的層級的每個過孔或金屬形狀(例如，過孔2或金屬3層)會具有不同量的虛擬接地。虛擬接地意味著阻止在電壓對比檢查期間充電，是至與該過孔或金屬線連接的電性節點的晶圓基板的電容及洩漏(leakage)的函數。在洩漏最小的情況下，節點將依據針對電容器的歐姆定律充電：I=C*dV/dt或dV=(I*dt)/ C。請參照第1圖，對於塊體技術(在標準的正模式條件下)，與PFET源極或汲極(S/D)接觸連接的節點(以101表示)通常具有最大虛擬接地，因為該PFET S/D被正向偏置至Nwell，其通常很大。連接NFET S/D接觸的節點(以104表示)或閘極接觸的節點(以107表示)會具有顯著較低量的虛擬接地，因為NFET S/D接觸至P摻雜基板結被反向偏置，且閘極通過閘極氧化物與基板隔離。不到達電晶體層級的節點被稱為浮置，以110表示，且通常具有更小的虛擬接地。由於佈線的總長度及其它因素，這四種類型內部的虛擬接地具有進一步的變化。

請參照第2圖，左邊的結構顯示位於興趣的過孔(Vx)的缺陷202。缺陷202被顯示為位於第二金屬化層級M2與M3層級之間的開路。中間的結構顯示位於該興趣的層級下方的在M1層級與M2層級之間的先前層級(Vx-1)的缺陷205。右邊的結構顯示也在先前層級的缺陷208。缺陷208是位於該興趣的層級下方的在積體電路元件與第一金屬化層級M1之間的開路。要注意的是，各缺陷202、205、208被示例為開路，不過針對短路的方法是類似的。

本文中的方法支持一種利用先前層級減除的概念的變化來減除所有先前層級開路的方式。先前層級減除可用於利用明場、暗場及電子束檢查工具的物理缺陷檢查。通過此技術，將當前檢查結果與在先前層級的檢查結果比較。具有與前一層級所檢測的缺陷相同的X、Y座標的任意當前層級缺陷被視為先前層級缺陷，並自當前層級檢查結果減除。不過，對於電壓對比缺陷，先前層級減除不起作用，因為電壓對比信號可依據在當前及先前層級的過孔的位置而大幅偏移，如第3圖所示。因此，先前層級的檢查使用通過網路追蹤工具所確定的轉換潛在缺陷位置(亦即，檢查位置)。第4圖顯示先前層級檢查的熱點的偏移。要注意的是，該偏移可遠大於圖示。另外，熱點視場通常較大。接著，利用網路追蹤工具以相反方向轉換此先前層級的電壓對比缺陷，以供先前層級減除。

在第5圖的方塊圖中概述使用先前層級減除來檢測過孔開路的方法。首先，在程序515，識別因過孔缺陷而容易系統性失效的過孔位置(Vx)。該過孔缺陷可為過孔開路或過孔短路。在程序525，執行連通性檢查。此檢查將過孔位置的列表減少至如果存在缺陷會具有強電壓對比信號的過孔位置。對於開路，該過孔必須具有強虛擬接地，如上面所定義。在程序535，將這些過孔位置轉換至前一層級(Vx-1)的過孔位置。(注意：對於單向圖案化，僅需X或Y轉換)。在程序545，在該前一層級執行過孔缺陷的檢查。可使用合適的檢查程式，例如晶片-晶片(die-to-die)的檢查。在程序555，檢查該Vx過孔位置有無缺陷。在程序565，將該Vx-1層級中的缺陷轉換至上方該層級的過孔位置。在程序575，利用該Vx-1層級的該轉換缺陷及該Vx層級的該缺陷執行先前層級減除。此方法的輸出是僅歸因於該選定層級的過孔開路的列表。

在程序515，可通過圖案標記識別容易系統性失效的Vx位置，該圖案標記通常是表示電性網路的過孔的尺寸的標記。接著，在程序525，可將與圖案標記關聯的形狀分成3個分區(bin)。與該標記關聯的形狀為頂部層級特徵：對於過孔開路，其為過孔；對於過孔短路，其為頂部金屬線。

程序525產生與興趣的分區的標記關聯的形狀(通常向下連接至PFET鰭片的過孔)。請參照第6圖，生成先前層級關注區(方塊535)。部分網路是向下至先前檢查點的所有事物。如第6圖所示，提取在目標層級(Vx)上的目標分區中的形狀與在前一層級(Vx-1)上的形狀之間的部分網路。將所提取網路上的前一層級(Vx-1)的形狀處理為電子束關注區606。亦即，程序535可包括提取從Vx至Vx-1的部分網路(程序535A)，並將所提取網路上的前一層級(Vx-1)的形狀轉換為電子束關注區(程序535B)。該電子束關注區是用於程序565中的轉換的潛在缺陷位置。

第7圖顯示使用EDA(electronic design automation；電子設計自動化)工具(例如，cadence PVS、Mentor Graphics SVRF)的一個替代工作流程，其中，通過移除在Vx-1檢測到開路之處的圖案可調整熱點清單。這替代第5圖中的程序步驟565及575。如第7圖所示，在程序717，將V2層級中的缺陷轉換為該EDA中的違反標記。類似地，在程序727，將V3層級中的缺陷轉換為該EDA中的違反標記。在程序737，識別不與該V2違反標記重疊的V3違反標記。在程序747，生成在Vx層級的過孔開路的缺陷列表。

第8圖顯示使用先前層級減除來檢測過孔開路的一種替代方法。在程序818，識別因過孔缺陷而容易系統性失效的選定Vx層級上的過孔位置。該過孔缺陷可為過孔開路或過孔短路。在程序828，執行連通性檢查。此檢查將過孔位置的列表減少至如果存在缺陷會具有強電壓對比信號的過孔位置。對於開路，該過孔必須具有強虛擬接地，如上面所定義。在程序838，將這些過孔位置轉換至前一層級(Vx-1)的過孔位置。在程序848，在該先前層級執行過孔缺陷的檢查。在程序858，自網路表移除具有先前層級缺陷的過孔位置，因為它們將無法顯示選定Vx層級上的缺陷。在程序868，檢查在選定Vx層級上的剩餘過孔。此替代方法的輸出也是僅歸因於該選定層級的過孔開路的列表。

第9圖顯示一種示例方法的邏輯流程圖，其中，可使用已發現缺陷的先前層級減除來識別在因過孔開路或過孔短路而容易系統性失效的位置的潛在缺陷。在905，執行晶片中的積體電路結構的連通性測試。該連通性測試執行於該晶片的選定層級(Vx)。在910，在該晶片中識別潛在缺陷位置，其表示因過孔開路或過孔短路而容易系統性失效的過孔位置。在915，將該潛在缺陷位置轉換至位於該選定層級下方的該晶片的前一層級(Vx-1)的過孔位置。在920，在轉換該熱點以後，檢查前一層級(Vx-1) 有無缺陷。在925，檢查選定層級(Vx)的該過孔位置有無缺陷。在930，將前一層級(Vx-1)的缺陷轉換至選定層級(Vx)的該過孔位置。在935，自選定層級(Vx)的該缺陷減除前一層級(Vx-1)的該轉換缺陷。

如上所述的方法可用於積體電路晶片的製造中。製造者可以原始晶圓形式(亦即，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑膠承載件，其具有附著至主機板或其它更高層次承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為(a)中間產品例如主機板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，關於範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。

參照依據本文中的實施例的方法、裝置(系統)及電腦程式產品的流程圖及/或方塊圖在本文中說明本揭示的態樣。應當理解，流程圖及/或二維方塊圖的每個方塊以及流程圖及/或方塊圖中的方塊組合可通過電腦程式(program)指令實施。可向通用電腦、專用電腦或其它可程式設計資料處理裝置的處理器提供這些電腦可讀程式指令以產生機器，從而使該些指令(通過該電腦或其它可程式設計資料處理裝置的處理器執行)創建用以實施該流程圖及/或方塊圖或方塊中所指定的功能/動作的方式。

該些電腦程式指令也可被載入至電腦、其它可程式設計資料處理裝置或其它裝置上，以在該電腦、其它可程式設計資料處理裝置或其它裝置上執行一系列操作步驟，從而產生電腦實施程序，以使執行於該電腦、其它可程式設計資料處理裝置或其它裝置上的該些指令提供用以實施該流程圖及/或方塊圖方塊中所指定的功能/動作的程序。

應當理解，本文中所使用的術語僅是出於說明特定實施例的目的，並非意圖限制本揭示。除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。還應當理解，當用於此說明書時，術語“包括”表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。

另外，本文中所使用的術語例如“右”、“左”、“垂直”、“水準”、“頂部”、“底部”、“上方”、“下方”、“正上方”、“正下方”、“平行”、“垂直”等被理解為當它們以附圖中取向並顯示時的相對位置(除非另外指出)。術語例如“接觸”、“在...上”、“直接接觸”、“毗鄰”、“直接相鄰”等表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。

申請專利範圍中的所有方式或步驟加功能元素的相應結構、材料、動作及等同意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更將對於本領域的普通技術人員顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋所述實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。

Claims

一種方法，包括：識別因過孔開路或過孔短路而容易系統性失效的晶片中的潛在缺陷位置；通過向該晶片的選定層級施加電壓而在該晶片中執行連通性測試；通過測量該選定層級的區域的電荷來定位在該連通性測試期間充電相對小於該選定層級的周圍區域的鄰近該檢查層級的層級的區域，從而識別鄰近該選定層級的該層級中的錯誤位置；利用網路追蹤工具識別與該錯誤位置電性連接的該選定層級中的區域，從而將該錯誤位置轉換至該晶片的該選定層級；在轉換該錯誤位置以後，通過減除轉換至鄰近該選定層級的該層級中的已知缺陷的該錯誤位置生成過孔檢查位置；以及通過僅檢查該選定層級中的該過孔檢查位置有無缺陷來識別該選定層級中的缺陷過孔。
如申請專利範圍第1項所述的方法，其中，該晶片中的缺陷包括過孔開路電路。
如申請專利範圍第1項所述的方法，其中，識別錯誤位置還包括執行電子束電壓對比比較檢查。
如申請專利範圍第1項所述的方法，其中，所述識別鄰近該選定層級的該層級中的錯誤位置還包括將與圖案標記關聯的形狀分成多個分區。
如申請專利範圍第4項所述的方法，其中，該多個分區包括至少三個分區。
如申請專利範圍第4項所述的方法，其中，該圖案標記包括表示電性網路的標記。
如申請專利範圍第1項所述的方法，其中，轉換該錯誤位置使用該晶片的設計座標。
一種檢測積體電路結構的晶片的層級中的缺陷的方法，該方法包括：識別晶片的選定檢查層級中因過孔開路而容易系統性失效的過孔位置；利用設計分析工具在該晶片中的易感位置執行積體電路結構的連通性測試，該設計分析工具過濾如果存在缺陷不會顯示電壓對比信號的所有過孔位置；將潛在缺陷位置轉換至位於該選定檢查層級下方的層級的過孔位置；在轉換該潛在缺陷位置以後，在位於該選定檢查層級下方的該層級執行第一檢查，該第一檢查識別過孔開路或過孔短路缺陷；處理該晶片直至該選定檢查層級；在該選定檢查層級上的該過孔位置上執行檢查；將位於該選定檢查層級下方的該層級的所有缺陷轉換至該選定檢查層級的過孔位置；以及自該選定檢查層級的該缺陷減除位於該選定檢查層級下方的該層級的該缺陷。
如申請專利範圍第8項所述的方法，其中，在該選定檢查層級上的該過孔位置上執行檢查還包括執行電子束電壓對比比較檢查。
如申請專利範圍第8項所述的方法，其中，執行在位於該選定檢查層級下方的該層級的檢查還包括執行晶片-晶片的檢查。
如申請專利範圍第8項所述的方法，其中，識別該晶片中容易系統性失效的過孔位置還包括將與圖案標記關聯的形狀分成多個分區。
如申請專利範圍第11項所述的方法，其中，該多個分區包括至少三個分區。
如申請專利範圍第11項所述的方法，其中，該圖案標記包括表示電性網路的標記。
如申請專利範圍第8項所述的方法，其中，轉換該潛在缺陷位置使用該晶片的設計座標。
一種方法，包括：利用設計分析工具在晶片的選定層級執行積體電路結構的連通性測試，該設計分析工具過濾如果存在缺陷不會顯示電壓對比信號的過孔位置；識別該晶片中的潛在缺陷位置，其表示容易系統性失效的過孔位置；將該潛在缺陷位置轉換至與該選定層級的該過孔位於同一網路上的該晶片的前一層級的過孔位置，該前一層級位於該選定層級下方；在轉換該潛在缺陷位置以後，在該晶片的該選定層級及該晶片的該前一層級的各過孔位置上執行缺陷的電子束電壓對比比較檢查；將該前一層級的所有缺陷轉換至該選定層級的該過孔位置；以及自該選定層級的該缺陷減除該前一層級的該轉換缺陷。
如申請專利範圍第15項所述的方法，其中，該系統性缺陷包括過孔開路或過孔短路。
如申請專利範圍第15項所述的方法，其中，所述識別該晶片中的潛在缺陷位置還包括將與圖案標記關聯的形狀分成多個分區。
如申請專利範圍第17項所述的方法，其中，該多個分區包括至少三個分區。
如申請專利範圍第17項所述的方法，其中，該圖案標記包括表示電性網路的標記。
如申請專利範圍第15項所述的方法，其中，轉換該潛在缺陷位置使用該晶片的設計座標。