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TW201834220A - 反或型快閃記憶體及其製造方法 - Google Patents

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TW201834220A
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華邦電子股份有限公司
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Abstract

本發明提供一種包含三維構造的儲存單元的反或型快閃記憶體及其製造方法。本發明的快閃記憶體100包括：多個柱狀部120，從矽基板110的表面沿著垂直方向延伸且包含主動區域；多個電荷累積部130，以包圍各柱狀部120的側部的方式形成；以及多個控制閘極140，以包圍各電荷累積部130的側部的方式形成。柱狀部120的一個端部經由接觸孔而電性連接於位元線150，柱狀部120的另一個端部電性連接於矽基板110的表面上所形成的導電區域。

Description

反或型快閃記憶體及其製造方法
本發明涉及一種反或（NOR）型快閃記憶體（flash memory），特別涉及一種儲存單元（memory cell）的構造。
快閃記憶體大致已存在反及（NAND）型與NOR型。NAND型快閃記憶體通過構成包含NAND串（string）的儲存單元陣列，能夠削減佔有面積，實現集成度高的儲存單元陣列。另一方面，NOR型快閃記憶體是將一個儲存單元配置在位元線（bit line）與源極線（source line）之間的結構，雖能夠對一個儲存單元進行高速隨機存取（random access），但需要與每個儲存單元接觸，因此，與NAND型相比，儲存單元的佔有面積增大。
NOR型快閃記憶體為了提高集成度而採用了虛擬接地方式或多值方式。在典型的虛擬接地方式中，儲存單元的源極/汲極被共用為沿著列方向鄰接的儲存單元的源極/汲極，共用的源極及汲極電性連接於位元線。在進行讀取時，所選擇的儲存單元的源極被施加接地電位，汲極被施加讀取電壓，鄰接的儲存單元的源極/汲極成為浮動（floating）狀態（專利文獻1、2）。
在多值方式中，通過對朝向浮動閘極（floating gate）或捕獲電荷的電荷累積區域的電荷進行控制，來對儲存單元設定多個閾值。專利文獻3公開了一種鏡像位元型（mirror bit type）快閃記憶體作為電荷捕獲型多值記憶體。所述快閃記憶體在矽基板表面與閘極電極之間形成氧化膜-氮化膜-氧化膜的ONO膜，將電荷捕獲至氧化膜與氮化膜的邊界。通過改變施加至源極/汲極的電壓，使電荷分別保持在氮化膜（電荷累積層）的源極側、汲極側，將2位元的資訊儲存於一個儲存單元。另外，還提出了如下結構，即，在閘極電極的兩端附近形成分離的ONO膜，以物理方式使電荷的累積區域分開。
另外，隨著半導體器件的高集成化，已開發出了三維地或沿著垂直方向堆疊儲存單元的三維NAND快閃記憶體（例如專利文獻4）。所述快閃記憶體在半導體基板上，形成從所述半導體基板的表面沿著垂直方向延伸的多根支柱（pillar），由例如包含穿隧絕緣層、電荷累積層及阻擋絕緣層的儲存膜包圍支柱的側壁。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2003-100092號公報 [專利文獻2]日本專利特開平11-110987號公報 [專利文獻3]日本專利特開2009-283740號公報 [專利文獻4]日本專利特開2016-58494號公報 [發明所要解決的問題]
NOR型快閃記憶體也在高動作電流與高集成度的要求下縮小了儲存單元，但其縮放比例（scaling）正在接近極限。若儲存單元的通道長度縮短，則源極/汲極之間的距離會縮短，或者，若設計規則（design rule）減小，則閘極電極與源極/汲極之間的距離會縮短，儲存單元會因意外的擊穿（breakdown）而隨意地導通，這成為讀取錯誤或寫入錯誤等的原因。另外，即使在此種狀況下，也要求縮短編程或刪除的動作時間。
本發明的目的在於解決如上所述的現有問題，並提供包含三維構造的儲存單元的NOR型快閃記憶體及其製造方法。 [解決問題的技術手段]
本發明的NOR型快閃記憶體包括：基板；導電區域，形成在所述基板上；多個柱狀部，從所述基板的表面沿著垂直方向延伸且包含主動區域；多個電荷累積部，以包圍各柱狀部的側部的方式形成；以及多個控制閘極（control gate），以包圍各電荷累積部的側部的方式形成，所述柱狀部的一個端部經由接觸孔（contact hole）而電性連接於位元線，所述柱狀部的另一個端部電性連接於所述導電區域。
優選所述柱狀部包含矽或多晶矽，在所述柱狀部的一個端部形成有汲極區域，在另一個端部形成有源極區域。優選所述柱狀部具有大致圓筒狀，所述電荷累積部繞一圈地包圍圓筒狀的側部。優選電荷累積部包括氧化膜（O）、氮化膜（N）及氧化膜（O）。優選所述導電區域為形成在矽基板上的n+ 矽層。優選所述導電區域為形成在矽基板上的金屬層與所述金屬層上的n+ 多晶矽層。優選所述金屬層為高熔點矽化物層。優選所述導電區域構成源極線，並共同連接於多個柱狀部。優選所述基板為矽基板，儲存單元的周邊電路形成在矽基板上，儲存單元形成在矽基板上所形成的導電區域上。
本發明的NOR型快閃記憶體的製造方法包括如下步驟：在基板上形成導電區域，在所述導電區域上形成緩衝層，在所述緩衝層內形成到達所述導電區域的開口，在包含所述開口的區域形成矽層或多晶矽層，將所述矽層或多晶矽層的一部分除去，在所述基板上形成包含矽或多晶矽的柱狀部，以包圍所述柱狀部的側部的方式形成電荷累積部，以包圍所述電荷累積部的側部的方式形成控制閘極，在包含所述柱狀部、所述控制閘極的基板上形成層間絕緣膜，在所述層間絕緣膜中形成接觸孔，形成電性連接於所述柱狀部的一個端部的位元線。
優選製造方法還包括使所述矽層或多晶矽層平坦化，直到所述緩衝層露出為止的步驟。優選形成所述緩衝層的步驟包括形成第一緩衝層，並在所述第一緩衝層上形成第二緩衝層，製造方法還包括在使所述矽層或多晶矽層平坦化後，選擇性地將第二緩衝層除去的步驟。優選包括使所述導電區域的雜質擴散至所述柱狀部的端部的步驟。優選製造方法還包括在基板上形成絕緣層，並在所述絕緣層上形成金屬層的步驟，所述導電區域形成在所述金屬層上。優選所述金屬層為高熔點矽化物金屬。 [發明的效果]
根據本發明，通過將儲存單元設為三維構造，能夠不受二維尺度的制約而形成儲存單元的主動區域。由此，能夠同時實現儲存單元的集成化與高動作電流。
其次，參照附圖來詳細地對本發明的實施方式進行說明。在本實施方式中例示三維構造的NOR型快閃記憶體。再者，為了容易對發明進行說明而描繪了附圖，應注意附圖所示的各部分的比例尺（scale）未必與實際器件的比例尺一致。 [實施例]
圖1（A）是表示構成本發明實施例的NOR型快閃記憶體的儲存單元的柱狀部的概略的立體圖，圖1（B）是表示連接於柱狀部的位元線及控制閘極的概略的立體圖。
如圖1（A）所示，本發明實施例的NOR型快閃記憶體100包括：半導體基板110；多個柱狀部120，從半導體基板110的表面沿著垂直方向延伸；以及電荷累積部130，以包圍多個柱狀部120的側部的方式形成。半導體基板110例如為矽基板。柱狀部120例如包含圓柱狀的矽或多晶矽，並形成儲存單元的主動區域或通道區域。在儲存單元具有n型的金屬氧化物半導體（Metal Oxide Semiconductor，MOS）構造的情況下，柱狀部120例如包含p型的矽或多晶矽。
圖2（A）是柱狀部120的立體圖，圖2（B）是圖2（A）的A-A線剖視圖。柱狀部120具有直徑為D且垂直方向的長度為L1的圓筒形狀。但是，此為一例，柱狀部120也可以是棱柱狀。如下所述，柱狀部120的直徑D由形成於緩衝層的開口的大小決定，長度L1能夠由緩衝層的厚度決定。在柱狀部120的一個端部S1形成汲極區域，在另一個端部S2形成源極區域。當儲存單元為n型的MOS構造時，汲極區域及源極區域分別為n型。
電荷累積部130呈帶狀地完全包圍柱狀部120的大致中央的側部。電荷累積部130包含用以累積電荷的層或邊界。較理想的是電荷累積部130包含介電常數較高的物質，以在控制閘極140與柱狀部120之間提供高電容耦合。例如，電荷累積部130從內側起依次包含氧化膜（O）132、氮化膜（N）134及氧化膜（O）136，將電荷捕獲至ONO膜的邊界。電荷累積部130的垂直方向的長度為L2（L2＜L1），長度L2實質上相當於通道長度。
如圖1（B）所示，以包圍柱狀部120的電荷累積部130的方式形成控制閘極140。柱狀部120的一個端部S1為汲極區域，行方向的柱狀部120的各汲極區域共同電性連接於位元線150，柱狀部120的另一個端部S2為源極區域，多個柱狀部120的各源極區域共同電性連接於源極線SL。控制閘極140電性連接於未圖示的字線，當動作電壓施加至字線時，經由電荷累積部130對柱狀部120賦予電場。在進行讀取動作時，若電子未累積於電荷累積部130，則比累積有電子時更大的電場會作用於柱狀部120，在柱狀部120形成反轉層，電流流入至源極/汲極之間。若在電荷累積部130中累積有電子，則不會形成反轉層，電流不會流入至源極/汲極之間。在本實施例中，柱狀部120為大致圓筒狀，帶狀的電荷累積部130包圍所述柱狀部120，由此，電場從控制閘極140一致地作用於柱狀部120的外周，從而能夠在柱狀部120的外周形成環狀的反轉層。
圖3中表示儲存單元的等效電路圖。當對儲存單元進行讀取時，讀取電壓施加至字線WL，某正電壓施加至位元線BL，GND施加至源極線SL。當電荷累積部130中累積有電荷時，儲存單元的閾值升高，儲存單元以斷開的方式進行動作，當電荷累積部130中未累積有電荷時，儲存單元的閾值降低，儲存單元以導通的方式進行動作。
當將資料編程至儲存單元時，高電壓施加至字線WL，正電壓施加至位元線BL，GND施加至源極線SL，儲存單元導通。由此，電流從汲極流入至源極，通道中產生的熱電子（hot electron）被電荷累積部（ONO）130捕獲。
在將儲存單元所保持的資料刪除的情況下，存在兩種方法。一種方法是通過富勒諾德海姆（Fowler-Nordheim，FN）穿隧（tunneling），將電荷累積部130所捕獲的電荷釋放至基板。例如，將負電壓施加至儲存單元的字線WL，將正電壓施加至通道區域側，使源極及汲極成為浮動狀態，由此，電子會穿過電荷累積部130而向通道區域釋放。另一種方法是將熱電洞（hot hole）注入至電荷累積部130，使所述熱電洞與捕獲的電荷耦合。在此情況下，將負電壓施加至儲存單元的字線，將正電壓施加至汲極區域，使源極區域成為浮動狀態，由此，將熱電洞注入至電荷累積部130。
其次，參照圖4（A）至圖7來對本發明第一實施例的儲存單元的製造方法進行說明。但是方便起見，附圖中例示了一個儲存單元的形成。如圖4（A）所示，準備矽基板200。矽基板200為半絕緣性的i型或p型。將磷或砷等雜質離子注入至矽基板200的表面，在矽基板200的表面形成n+ 的高雜質層210。根據高雜質層210的雜質濃度或膜厚來適當地選擇離子注入的能量及時間。高雜質層210構成儲存單元陣列的源極線SL。
其次，如圖4（B）所示，在高雜質層210的整個面形成第一緩衝層220。第一緩衝層220例如為氧化矽膜（SiO2 ）。其次，在第一緩衝層220的整個面形成第二緩衝層230。第二緩衝層230例如為氮化矽膜（SiN）。第一緩衝層220、第二緩衝層230例如通過化學氣相沉積（Chemical Vapor Deposition，CVD）而沉積。
其次，如圖4（C）所示，在第二緩衝層230上形成掩模層240。掩模層240例如為光阻層，在掩模層240中，通過光刻步驟形成直徑D的圓形狀的開口。其次，將掩模層240用作蝕刻用掩模，對第二緩衝層230及第一緩衝層220進行各向異性幹式蝕刻。優選選擇在第一緩衝層220與高雜質層210之間的選擇比大的蝕刻劑（etchant）。由此，能夠在到達高雜質層210的時間點，較容易地使蝕刻停止。結果在第二緩衝層230及第一緩衝層220中形成到達高雜質層210的大致直徑D的開口250。
其次，除去掩模層240，如圖4（D）所示，在包含開口250的第二緩衝層230的整個面，通過CVD等形成固定膜厚的多晶矽層260。多晶矽層260對開口250內進行填充，開口250內所填充的多晶矽成為提供儲存單元的主動區域或通道區域的柱狀部。在儲存單元為n型的MOS構造的情況下，多晶矽層260能夠為摻雜有硼等的p型的多晶矽。另外，也能夠由多晶矽以外的物質來構成柱狀部。在此情況下，以開口250內露出的矽層（高雜質層210）為起點而使矽層外延生長。矽層對開口250內進行填充，並生長至覆蓋第二緩衝層230的整個面的膜厚。
其次，對多晶矽層260進行平坦化處理或回蝕（etch back）處理。平坦化處理優選通過化學機械拋光（Chemical Mechanical Polishing，CMP）進行，如圖5（A）所示，進行到第二緩衝層230露出為止。由此，在開口250內形成包含多晶矽的柱狀部120。柱狀部120的軸方向長度規定儲存單元的主動區域或通道長度。因此，較理想的是通過CMP來高精度地進行平坦化處理。其次，將磷或砷離子注入至包含柱狀部120的第二緩衝層230的整個面。通過所述離子注入，在柱狀部120的端部形成n型的汲極區域。通過適當地選擇離子注入的能量及時間等，能夠獲得所期望的汲極區域的深度及雜質濃度。再者，除了離子注入以外，例如也可以在整個面形成n+ 層，並通過固相擴散，在柱狀部120形成汲極區域。
其次，如圖5（B）所示，除去第二緩衝層230。優選通過對於第一緩衝層220具有選擇性的濕式蝕刻來除去第二緩衝層230。由此，僅柱狀部120的底部被第一緩衝層220包圍，除此以外的柱狀部120的側部及上部露出。此處，應留意的是通過適當地選擇第一緩衝層220的厚度或第二緩衝層230的厚度，能夠決定柱狀部120的長度及露出的側部的範圍。
其次，如圖5（C）所示，在包含柱狀部120的第一緩衝層220的整個面形成電荷累積部270。電荷累積部270為氧化膜（O）272、氮化膜（N）274、氧化膜（O）276的ONO構造，以固定膜厚形成各個膜。
其次，如圖6（A）所示，以覆蓋電荷累積部270的方式，在整個面上以固定膜厚形成控制閘極用的導電層280。導電層280例如能夠為摻雜有雜質的多晶矽、Al、Cu等金屬材料。而且，導電層280也可以包含多晶矽與形成在多晶矽上的一個或多個金屬層（例如TiN、W）。
其次，如圖6（B）所示，以使電荷累積部270露出的方式對導電層280進行蝕刻。蝕刻並無特別限定，例如能夠由兩個階段的步驟進行蝕刻。首先，通過CMP使導電層280平坦化至固定膜厚，然後，使用對於電荷累積部270具有選擇性的蝕刻劑來對導電層280進行蝕刻。由此，柱狀部120的頂部的電荷累積部270露出，能夠獲得覆蓋柱狀部120的側部的帶狀的導電層280。
其次，在基板的整個面例如形成氧化矽膜等層間絕緣膜290。其次，在層間絕緣膜290上形成抗蝕劑層等掩模層（圖中已省略），通過光刻步驟在掩模層中形成開口，其次，如圖6（C）所示，經由掩模層對層間絕緣膜290及電荷累積部270進行蝕刻，在層間絕緣膜290內形成到達柱狀部120的接觸孔300。
其次，如圖7所示，在包含接觸孔300的基板的整個面上形成位元線用的金屬材料310。金屬材料310例如為Al或Cu等。其次，通過光刻步驟將金屬材料310加工為位元線。另外，在圖4（D）至圖6（C）的步驟中，對基板施加固定溫度，在所述步驟中，高雜質層210的雜質擴散至柱狀部120的端部，在柱狀部120的端部形成n型的源極擴散區域320。以與從高雜質層210算起的雜質擴散距離大致相等的方式來調整第一緩衝層210的膜厚。
通過在矽基板200的整個表面形成高雜質層210即源極線SL，能夠將儲存單元陣列的全部儲存單元的源極擴散區域320共同連接於源極線SL。或者，通過在矽基板200表面的選擇出的區域形成多個高雜質層210，能夠將所選擇的儲存單元的源極擴散區域320共同連接於源極線SL。
其次，參照圖8（A）至圖11來對本發明第二實施例的儲存單元的製造方法進行說明。在第二實施例中，如圖8（A）所示，在矽基板200上形成絕緣層400。絕緣層400例如為氧化矽膜。其次，在絕緣層400上形成金屬層410。為了耐受以後的步驟中的高溫程序，金屬層410較理想為高熔點材料，例如能夠為WSi之類的矽化物金屬。其次，在金屬層410上形成摻雜有磷或砷等雜質的n+ 的高雜質多晶矽層420。以後的圖8（B）至圖11的程序是與第一實施例時的圖4（B）至圖7的程序同樣地進行。
如圖11所示，因雜質從n+ 的多晶矽層410擴散而在柱狀部120形成源極擴散區域320。金屬層410與n+ 的多晶矽層420構成源極線SL，並共同連接於儲存單元陣列的全部儲存單元或所選擇的儲存單元的源極擴散區域320。另外，周邊電路能夠形成在比儲存單元陣列更靠下方的矽基板200上，即，在形成周邊電路的區域中，除去絕緣層400、金屬層410及多晶矽層420，在矽基板200的表面形成周邊電路。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，能夠在權利要求書所記載的本發明的宗旨的範圍內進行各種變形、變更。
100‧‧‧NOR型快閃記憶體
110‧‧‧矽基板
120‧‧‧柱狀部
130‧‧‧電荷累積部
132、136‧‧‧氧化膜（O）
134‧‧‧氮化膜（N）
140‧‧‧控制閘極
150‧‧‧位元線
200‧‧‧矽基板
210‧‧‧高雜質層
220‧‧‧第一緩衝層
230‧‧‧第二緩衝層
240‧‧‧掩模層
250‧‧‧開口
260‧‧‧柱狀部
270‧‧‧電荷累積部
272、276‧‧‧氧化膜（O）
274‧‧‧氮化膜（N）
280‧‧‧導電層
290‧‧‧層間絕緣膜
300‧‧‧接觸孔
310‧‧‧金屬材料
320‧‧‧源極擴散區域
400‧‧‧絕緣層
410‧‧‧金屬層
420‧‧‧多晶矽層
A-A‧‧‧線
BL‧‧‧位元線
D‧‧‧直徑
L1、L2‧‧‧長度
S1、S2‧‧‧端部
SL‧‧‧源極線
WL‧‧‧字線
圖1（A）是表示本發明實施例的NOR型快閃記憶體的概略結構的立體圖，圖1（B）是表示位元線及控制閘極的概略結構的立體圖。 圖2（A）是本發明實施例的記憶體元件的柱狀部的立體圖，圖2（B）是圖2（A）的A-A線剖視圖。 圖3是NOR型儲存單元的等效電路圖。 圖4（A）至圖4（D）是對本發明第一實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖5（A）至圖5（C）是對本發明第一實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖6（A）至圖6（C）是對本發明第一實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖7是對本發明第一實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖8（A）至圖8（D）是對本發明第二實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖9（A）至圖9（C）是對本發明第二實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖10（A）至圖10（C）是對本發明第二實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。 圖11是對本發明第二實施例的NOR型快閃記憶體的製造步驟進行說明的概略剖視圖。

Claims (10)

  1. 一種反或型快閃記憶體，包括： 基板； 導電區域，形成在所述基板上； 多個柱狀部，從所述基板的表面沿著垂直方向延伸且包含主動區域； 多個電荷累積部，以包圍各所述柱狀部的側部的方式形成；以及 多個控制閘極，以包圍各所述電荷累積部的側部的方式形成， 所述柱狀部的一個端部經由接觸孔而電性連接於位元線，所述柱狀部的另一個端部電性連接於所述導電區域。
  2. 如申請專利範圍第1項所述的快閃記憶體，其中， 所述柱狀部包含矽或多晶矽，在所述柱狀部的一個端部形成汲極區域，在另一個端部形成源極區域，所述柱狀部具有圓筒狀，所述電荷累積部繞一圈地包圍所述圓筒狀的側部。
  3. 如申請專利範圍第1項所述的快閃記憶體，其中， 所述電荷累積部包括氧化膜-氮化膜-氧化膜（ONO）。
  4. 如申請專利範圍第1項所述的快閃記憶體，其中， 所述導電區域為形成在矽基板上的n+ 矽層。
  5. 如申請專利範圍第1項所述的快閃記憶體，其中， 所述導電區域為形成在矽基板上的金屬層與所述金屬層上的n+ 多晶矽層，所述金屬層為高熔點矽化物層，所述導電區域構成源極線，並共同連接於多個所述柱狀部。
  6. 如申請專利範圍第1項所述的快閃記憶體，其中， 所述基板為矽基板，儲存單元的周邊電路形成在所述矽基板上，所述儲存單元形成在所述矽基板上所形成的所述導電區域上。
  7. 一種反或型快閃記憶體的製造方法，包括如下步驟： 在基板上形成導電區域， 在所述導電區域上形成緩衝層， 在所述緩衝層內形成到達所述導電區域的開口， 在包含所述開口的區域形成矽層或多晶矽層， 將所述矽層或多晶矽層的一部分除去，在所述基板上形成包含矽或多晶矽的柱狀部， 以包圍所述柱狀部的側部的方式形成電荷累積部， 以包圍所述電荷累積部的側部的方式形成控制閘極， 在包含所述柱狀部、所述控制閘極的基板上形成層間絕緣膜， 在所述層間絕緣膜中形成接觸孔，形成電性連接於所述柱狀部的一個端部的位元線。
  8. 如申請專利範圍第7項所述的製造方法，其中， 所述製造方法還包括使所述矽層或多晶矽層平坦化，直到所述緩衝層露出為止的步驟， 形成所述緩衝層的方法包括形成第一緩衝層，並在所述第一緩衝層上形成第二緩衝層， 所述製造方法還包括在使所述矽層或多晶矽層平坦化後，選擇性地將所述第二緩衝層除去的步驟。
  9. 如申請專利範圍第7項所述的製造方法，其中， 包括使所述導電區域的雜質擴散至所述柱狀部的端部的步驟。
  10. 如申請專利範圍第7項所述的製造方法，其中， 所述製造方法還包括在基板上形成絕緣層，並在所述絕緣層上形成金屬層的步驟，所述金屬層為高熔點矽化物金屬，所述導電區域形成在所述金屬層上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795866B (zh) * 2021-08-10 2023-03-11 力晶積成電子製造股份有限公司 記憶體結構

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608919B2 (ja) 1997-10-07 2005-01-12 シャープ株式会社 半導体記憶装置
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
GB0125529D0 (en) * 2001-10-24 2001-12-12 The Technology Partnership Plc Sensing apparatus
JP2005064031A (ja) * 2003-08-12 2005-03-10 Fujio Masuoka 半導体装置
US6933558B2 (en) * 2003-12-04 2005-08-23 Advanced Micro Devices, Inc. Flash memory device
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
JP2008010868A (ja) * 2006-06-29 2008-01-17 Samsung Electronics Co Ltd 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法
JP5221024B2 (ja) * 2006-11-06 2013-06-26 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP2011124240A (ja) * 2008-03-31 2011-06-23 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体
JP5421549B2 (ja) 2008-05-23 2014-02-19 スパンション エルエルシー 半導体装置の製造方法及び半導体装置
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
EP3709370A1 (en) * 2012-03-31 2020-09-16 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US9129859B2 (en) * 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
JP5819570B1 (ja) * 2014-03-03 2015-11-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP2015170644A (ja) * 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
JP2016058494A (ja) 2014-09-08 2016-04-21 株式会社東芝 半導体記憶装置
US9224473B1 (en) 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
US9230985B1 (en) * 2014-10-15 2016-01-05 Sandisk 3D Llc Vertical TFT with tunnel barrier
CN105990361B (zh) 2015-02-06 2019-06-18 旺宏电子股份有限公司 高速垂直通道三维与非门存储器装置
US9711530B1 (en) * 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
US9812463B2 (en) * 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9691786B1 (en) * 2016-04-29 2017-06-27 Kabushiki Kaisha Toshiba Semiconductor memory device

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