TW201834154A

TW201834154A - 凸塊的薄膜技術

Info

Publication number: TW201834154A
Application number: TW106135978A
Authority: TW
Inventors: 張耀文; 徐晨祐; 蔡正原; 鄭光茗
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-11-29
Filing date: 2017-10-19
Publication date: 2018-09-16
Also published as: CN108172560B; US11164836B2; DE102017123045A1; US20180151527A1; US10658318B2; KR102060625B1; US20200243469A1; CN108172560A; US20190378806A1; DE102017123045B4; US11302663B2; TWI669788B; KR20180060970A

Abstract

本發明實施例提供一種具有一阻障層之凸塊結構及一種用於製造該凸塊結構之方法。在一些實施例中，該凸塊結構包括一導電墊、一導電凸塊及一阻障層。該導電墊包括一墊材料。該導電凸塊上覆於該導電墊，且包括一下凸塊層及覆蓋該下凸塊層之一上凸塊層。該阻障層經組態以阻止墊材料沿著該下凸塊層之側壁從該導電墊移動至該上凸塊層。在一些實施例中，該阻障層係襯於該下凸塊層之該等側壁之一間隔件。在其他實施例中，該阻障層在該阻障層與該導電墊之間，且將該下凸塊層之該等側壁與該導電墊間隔開。

Description

凸塊的薄膜技術

本發明實施例係有關凸塊的薄膜技術。

在一積體電路(IC)之大量製造期間，在一半導體基板上形成複數個IC晶粒。在形成IC晶粒之後，分離且封裝IC晶粒。晶圓級封裝(WLP)係其中在分離之前封裝IC晶粒之一封裝製程。一些類型之WLP可使用鎳/金(Ni/Au)凸塊。此等類型之WLP可包含(例如)覆晶封裝或一晶片級封裝(CSP)。Ni/Au凸塊係其中跨IC晶粒之正面形成Ni/Au凸塊之一製程。Ni/Au凸塊在使用高電壓顯示驅動器之IC晶粒之封裝中找到應用。

本發明的一實施例係關於一種積體電路，其包括：一導電墊，其包括一墊材料；一導電凸塊，其上覆於該導電墊，其中該導電凸塊包括一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及一阻障層，其經組態以阻止該墊材料從該導電墊沿著該第一凸塊層之側壁移動至該第二凸塊層。本發明的一實施例係關於一種用於製造一積體電路之方法，該方法包括：形成覆蓋一導電墊之一鈍化層，其中該導電墊包括一墊材料；執行至該鈍化層中之一第一蝕刻以形成暴露該導電墊之一第一開口；形成襯於該第一開口之一阻障層，其中該阻障層經組態以阻止該墊材料擴散穿過該阻障層；形成覆蓋該鈍化層、該導電墊及該阻障層之一犧牲層；執行至該犧牲層中之一第二蝕刻以形成上覆於該導電墊且在該第一開口之側壁之間側向隔開之一第二開口；形成一導電凸塊，其在該第二開口內上覆於該導電墊，其中該導電凸塊包括一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及執行至該犧牲層中之一第三蝕刻以移除該犧牲層。本發明的一實施例係關於一種用於製造一積體電路之方法，該方法包括：形成覆蓋一導電墊之一第一鈍化層，其中該導電墊包括一墊材料；形成覆蓋該第一鈍化層之一第二鈍化層；執行至該第二鈍化層中之一第一蝕刻以形成上覆於該導電墊且暴露該第一鈍化層之一第一開口；形成填充該第一開口且進一步覆蓋該第一及該第二鈍化層之一犧牲層；執行至該犧牲層中之一第二蝕刻以形成上覆於該導電墊且在該第一開口之側壁之間側向隔開之一第二開口；形成襯於該第二開口之側壁且不具有水平區段之一阻障層，其中該阻障層包括在該第二開口之相對側壁上之一對阻障區段，且其中該阻障層經組態以阻止該墊材料擴散穿過該阻障層；在該第二開口內且直接在該等阻障區段之間形成一導電凸塊，其中該導電凸塊包括一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及執行至該犧牲層中之一第三蝕刻以移除該犧牲層。

本發明實施例提供許多不同實施例或實例以實施本發明實施例之不同構件。在下文描述組件及配置之特定實例以簡化本發明實施例。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，一第一構件形成在一第二構件上方或上可包含其中該第一構件及該第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可未直接接觸之實施例。另外，本發明實施例可在各種實例中重複元件符號及/或字母。此重複係用於簡單及清楚之目的，且本身並不指示所論述之各種實施例及/或組態之間的一關係。此外，為便於描述，可在本文中使用諸如「在…下方」、「在…下」、「下」、「在…上」、「上」及類似物之空間相對術語以描述一個元件或構件與另一(若干)元件或構件之關係(如在圖中繪示)。除在圖中描繪之定向以外，空間相對術語亦意欲涵蓋在使用或操作中之裝置或設備之不同定向。裝置或設備可以其他方式定向(旋轉90度或成其他定向)且因此同樣可解釋本文中使用之空間相對描述符。此外，術語「第一」、「第二」、「第三」、「第四」及類似物僅為通用標識符且因而，可在各種實施例中互換。例如，雖然在一些實施例中，一元件(例如，一開口)可被稱為一「第一」元件，但在其他實施例中，該元件可被稱為一「第二」元件。根據使用鎳/金(Ni/Au)凸塊之一些封裝製程，形成覆蓋一銅墊之一第一鈍化層，且形成覆蓋第一鈍化層之一第二鈍化層。執行至第二鈍化層中之一第一蝕刻。第一蝕刻停止於第一鈍化層上且形成上覆銅墊之一第一開口。形成覆蓋第一及第二鈍化層且襯於第一開口之一蝕刻停止層。此外，形成覆蓋蝕刻停止層且填充第一開口之一犧牲層。執行至犧牲層之一頂部中之一平坦化，且執行至犧牲層、蝕刻停止層及第一鈍化層中之一第二蝕刻。第二蝕刻形成一第二開口，其暴露銅墊且在第一開口之側壁之間側向隔開。在第二開口中形成一Ni/Au凸塊，且隨後移除犧牲層。Ni/Au凸塊包括銅墊上之一鎳層，及加蓋於鎳層之一金層。封裝製程之一挑戰在於來自銅墊之銅可沿著鎳層之側壁與犧牲層之側壁之間的間隙擴散至金層。間隙可(例如)歸因於鎳層中之一低磷濃度(其係用於形成鎳層之一無電式鎳電鍍之一副產物)而形成。此外，可(例如)藉由在Ni/Au凸塊之形成與犧牲層之移除之間執行之高溫製程驅動擴散。此等高溫製程可(例如)包含在大於約攝氏400度之溫度下執行之製程。金層之污染增大Ni/Au凸塊之接觸電阻及/或降低Ni/Au凸塊對苯環丁烯(BCB)之可接合性。BCB可(例如)用於將一基板(例如，一晶圓)接合至併入Ni/Au凸塊之一積體電路(IC)。因此，金屬層之污染可在使用封裝製程之一IC之大量製造及封裝期間導致低良率。鑒於上文，本申請案之各種實施例係關於一種具有一阻障層之凸塊結構以及一種用於製造凸塊結構之方法。在一些實施例中，凸塊結構包括一導電墊、一導電凸塊及一阻障層。導電墊包括一墊材料。導電凸塊上覆於導電墊，且包括一下凸塊層及覆蓋下凸塊層之一上凸塊層。阻障層經組態以阻止墊材料沿著下凸塊層之側壁從導電墊移動至上凸塊層。在一些實施例中，阻障層係襯於下凸塊層之側壁之一間隔件。在其他實施例中，阻障層在阻障層與導電墊之間，且將下凸塊層之側壁與導電墊間隔開。阻障層阻止或以其他方式減慢墊材料沿著下凸塊層之側壁移動(例如，擴散)至上凸塊層。此防止墊材料污染上凸塊層，使得上凸塊層之接觸電阻為低，且上凸塊層對BCB之可接合性為高。因此，在併入凸塊結構之IC之大量製造及封裝期間，良率可為高的。參考圖1，提供具有一阻障層102之一凸塊結構之一些實施例之一剖面圖100。如繪示，一墊104係導電的且凹入至一介電層106之一頂部中，使得墊104之一頂部表面與介電層106之一頂部表面齊平。此外，一下鈍化層108上覆於介電層106及墊104。下鈍化層108係介電質且界定上覆於墊104之一第一開口110。阻障層102上覆於墊104且電耦合至墊104。此外，阻障層102襯於第一開口110。阻障層102係導電的且阻止墊材料從墊104擴散至上覆阻障層102之結構。例如，墊104可為或以其他方式包括純銅或銅合金，且阻障層102可為或以其他方式包括氮化鈦、鈦鎢、氮化鎢、氮化鉭、銅之某一其他阻障材料或上述之一組合。一下晶種層112上覆且襯於阻障層102。下晶種層112係導電的且在凸塊結構之製造期間促進一上晶種層114之選擇性生長或沉積。例如，當上晶種層114係藉由無電式電鍍選擇性沉積之鈷時，下晶種層112可為或以其他方式包括純鉭或純鈦。上晶種層114上覆於且接觸下晶種層112。上晶種層114係導電的且在凸塊結構之製造期間促進一下凸塊層116之形成。例如，上晶種層114可為鈷且下凸塊層116可為藉由無電式電鍍選擇性沉積之鎳。下凸塊層116上覆於且接觸上晶種層114。此外，下凸塊層116係導電的且藉由一上凸塊層118覆蓋。上凸塊層118係導電的且比下凸塊層116更耐氧化及腐蝕以便防止下凸塊層116氧化及腐蝕。例如，上凸塊層118可比下凸塊層116需要更多能量來氧化。下凸塊層116及上凸塊層118共同界定一凸塊120。在凸塊結構之製造期間，阻障層102防止來自墊104之墊材料沿著下凸塊層116之側壁擴散至上凸塊層118。繼而，此容許上凸塊層118處之低接觸電阻、在凸塊結構之大量製造期間之高良率及在使用BCB將上凸塊層118接合至一基板(例如，一晶圓)時之高接合強度。另外，下晶種層112及上晶種層114促進在凸塊結構之製造期間使用無電式電鍍在阻障層102上形成下凸塊層116。在一些實施例中，墊104為或以其他方式包括銅、鋁、鋁銅、某一其他金屬、某一其他導電材料或上述之一組合。在一些實施例中，墊104係一純金屬(例如，純銅)或一金屬合金。在一些實施例中，介電層106為或以其他方式包括二氧化矽、氮化矽、一低κ介電質、某一其他介電質或上述之一組合。如本文使用，一低κ介電質係具有低於約3.9、3、2或1之一介電常數κ之一介電質。在一些實施例中，墊104係在一後段製程(BEOL)金屬化堆疊之一頂部金屬化層中，及/或介電層106係BEOL金屬化堆疊之一層間介電質(ILD)層。在一些實施例中，下鈍化層108為或以其他方式包括二氧化矽、氮化矽、碳化矽、某一其他介電質或上述之一組合。例如，下鈍化層108可包括碳化矽層、覆蓋碳化矽層之一第一氮化矽層、覆蓋第一氮化矽層之一第一二氧化矽層、覆蓋第一二氧化矽層之一第二氮化矽層及覆蓋第二氮化矽層之一第二二氧化矽層。此外，在一些實施例中，下鈍化層108具有在約7000至9000埃、在約7500至7600埃或約8000至9000埃之間的一厚度T_lp 。例如，下鈍化層108之厚度T_lp 可為約7550埃。在一些實施例中，阻障層102接觸墊104及/或接觸第一開口110之側壁。此外，在一些實施例中，阻障層102上覆於下鈍化層108及/或接觸下鈍化層108之一頂部表面。在一些實施例中，阻障層102為或以其他方式包括氮化鈦、鈦鎢、氮化鎢、氮化鉭、某一其他阻障材料或上述之一組合。在一些實施例中，阻障層102及墊104各包括金屬顆粒(例如，微晶)，且阻障層102之金屬顆粒小於墊104之金屬顆粒以防止墊材料擴散通過阻障層102。在一些實施例中，阻障層102具有在約500至700埃、在約550至650埃或約300至900埃之間的一厚度T_b 。例如，阻障層102之厚度T_b 可為約600埃。在一些實施例中，下晶種層112完全覆蓋阻障層102及/或接觸阻障層102。此外，在一些實施例中，下晶種層112上覆於下鈍化層108。在一些實施例中，下晶種層112為或以其他方式包括鉭、鈦、銅、用於一電鍍製程之某一其他晶種材料或上述之一組合。在一些實施例中，下晶種層112為一純金屬(諸如，例如純鉭或純鈦)及/或阻障層102為氮化鉭。在一些實施例中，下晶種層112具有在約25至75埃、在約45至55埃或約40至90埃之間的一厚度T_ls 。例如，下晶種層112之厚度T_ls 可為約50埃。在一些實施例中，一上鈍化層122完全覆蓋下晶種層112及/或接觸下晶種層112。此外，在一些實施例中，上鈍化層122上覆於下鈍化層108。在一些實施例中，上鈍化層122係介電質，及/或為或以其他方式包括二氧化矽、氮化矽、碳化矽、氮氧化矽、某一其他介電質或上述之一組合。在一些實施例中，上鈍化層122具有在約750至1250埃、約500至1500埃或約900至1100埃之間的一厚度T_up 。例如，上鈍化層122之厚度T_up 可約為1000埃。此外，在一些實施例中，上鈍化層122、阻障層102及下晶種層112具有相同寬度W。在一些實施例中，一蝕刻停止層124覆蓋且襯於下鈍化層108及上鈍化層122。此外，在一些實施例中，蝕刻停止層124接觸下鈍化層108及/或上鈍化層122。在一些實施例中，蝕刻停止層124為或以其他方式包括氧化鋁、氮化矽、二氧化矽、某一其他介電質或上述之一組合。在一些實施例中，蝕刻停止層124具有在約100至200埃、約160至170埃或約50至300埃之間的一厚度T_es 。例如，蝕刻停止層124之厚度T_es 可為約150埃。在一些實施例中，蝕刻停止層124及/或上鈍化層122界定上覆於第一開口110及墊104之一第二開口126。在一些實施例中，第二開口126凹入至第一開口110中，及/或與第一開口110之側壁隔開。在一些實施例中，上晶種層114及下凸塊層116係在第二開口126中。在一些實施例中，上晶種層114局限於第二開口126之一底部。在一些實施例中，上晶種層114接觸上鈍化層122之側壁。在一些實施例中，上晶種層114為或以其他方式包括鈷、銅、鉭、鈦、某一其他晶種材料或上述之一組合。此外，在一些實施例中，上晶種層114為一純金屬(例如，純鈷)及/或具有限於金屬元素之一組合物。在一些實施例中，上晶種層114具有大於或等於約95埃，及/或在約95至2000埃、在約95至1000埃或約500至1500埃之間的一厚度T_us 。在一些實施例中，下凸塊層116側向接觸蝕刻停止層124之側壁及/或上鈍化層122之側壁。在一些實施例中，下凸塊層116為純鎳、鎳合金、某一其他金屬、某一其他導電材料或上述之一組合。在一些實施例中，上凸塊層118接觸下凸塊層116及/或完全覆蓋下凸塊層116。在一些實施例中，上凸塊層118為金、鉑、銥、釕、銠、某一其他貴金屬、耐氧化及腐蝕之某一其他導電材料或上述之一組合。在一些實施例中，藉由下凸塊層116及上凸塊層118界定之凸塊120垂直伸長，及/或具有一圓筒形狀、一矩形立方體形狀或某一其他形狀。此外，在一些實施例中，凸塊120具有一矩形輪廓、從頂部至底部寬度漸縮之一輪廓或某一其他輪廓。在一些實施例中，墊104為或以其他方式包括銅，阻障層102為或以其他方式包括氮化鉭，下晶種層112為或以其他方式包括純鈦或純鉭，上晶種層114為或以其他方式包括鈷，下凸塊層116為或以其他方式包括鎳，且上凸塊層118為或以其他方式包括金。在此等實施例中，阻障層102阻止或減慢銅沿著下凸塊層116之側壁從墊104擴散至上凸塊層118，藉此導致在併入凸塊結構之積體電路(IC)之大量製造期間之高良率。參考圖2A及圖2B，提供圖1之凸塊結構之各種替代性實施例之剖面圖200A、200B。在各種替代性實施例中，阻障層102為襯於凸塊120之側壁之一側壁間隔件。此外，阻障層102包括分別襯於凸塊120之相對側壁之一對區段(並不唯一標記)。藉由襯於相對側壁，阻障層102減慢或阻止墊材料沿著凸塊120之側壁從墊104移動(例如，擴散)至上凸塊層118。繼而，此防止墊材料增大上凸塊層118之接觸電阻且降低上凸塊層118對BCB之一可接合性。因而，在併入凸塊結構之積體電路之大量製造期間，良率可為高的。更特別地參考圖2A，上鈍化層122界定上覆於下鈍化層108及墊104之一第一開口202。在一些實施例中，上鈍化層122為或以其他方式包括氧化物-氮化物-氧化物(ONO)膜。例如，上鈍化層122可包括一下二氧化矽層、覆蓋下二氧化矽層之氮化矽層及覆蓋氮化矽層之一上二氧化矽層。此外，在一些實施例中，上鈍化層122之厚度T_up 在約5000至6000埃、約5400至5600埃或約4000至7000埃之間。例如，上鈍化層122之厚度T_up 可約為5500埃。在一些實施例中，蝕刻停止層124覆蓋下鈍化層108及上鈍化層122，且襯於第一開口202。此外，在一些實施例中，蝕刻停止層124接觸下鈍化層108及上鈍化層122，及/或側向接觸第一開口202之側壁。下鈍化層108及(在一些實施例中)蝕刻停止層124在墊104與第一開口202之間界定上覆於墊104之一第二開口204。在一些實施例中，第二開口204與第一開口202之側壁側向隔開。在一些實施例中，下鈍化層108為或以其他方式包括碳化矽層及覆蓋碳化矽層之氮化矽層。此外，在一些實施例中，下鈍化層108之厚度T_lp 在約1000至3000埃、約2000至2100埃或約1750至2250埃之間。例如，下鈍化層108之厚度T_lp 可為約2050埃。第二開口204容納凸塊120及阻障層102。在一些實施例中，下凸塊層116在第二開口204內接觸墊104，及/或阻障層102在第二開口204內接觸墊104。此外，在一些實施例中，上凸塊層118藉由下凸塊層116在第二開口204上方與第二開口204隔開。此外，在一些實施例中，下凸塊層116為鎳，及/或上凸塊層118為金。阻障層102包括分別襯於凸塊120之相對側之一對區段(並未唯一地標記)以阻止或減慢墊材料沿著下凸塊層116之側壁從墊104移動(例如，擴散)至上凸塊層118。此外，阻障層102之區段分別具有與下凸塊層116之一底部表面齊平之底部表面。在一些實施例中，阻障層102之區段各具有在約400至700埃、在約450至550埃或約300至1000埃之間的一厚度T_b 。例如，阻障層102之各區段之厚度T_b 可為約500埃。在一些實施例中，阻障層102接觸下凸塊層116之側壁及/或接觸下鈍化層108之側壁。在一些實施例中，阻障層102為或以其他方式包括氮化鈦、鈦鎢、氮化鎢、氮化鉭、氧化鋁、某一其他阻障材料或上述之一組合。更特別地參考圖2B，圖2B為圖2A之一變體，其中阻障層102上覆於下鈍化層108且具有在下凸塊層116之一底部表面上方隔開之一底部表面。此外，第二開口204具有一階狀輪廓且阻障層102擱置於階狀輪廓之一階狀部上。參考圖3，提供包含圖1之凸塊結構之一積體電路(IC)晶粒之一些實施例之一剖面圖300。圖1之凸塊結構可(例如)在框BS內重複。如繪示，一半導體裝置層302凹入至一半導體基板304之一頂部中。半導體裝置層302包含複數個半導體裝置(未個別地展示)。在一些實施例中，半導體裝置包含金屬氧化物半導體(MOS)裝置、場效電晶體(FET)、互補式MOS (CMOS)裝置、MOSFET、絕緣閘極FET (IGFET)、側向擴散MOS (LDMOS)電晶體、其他半導體裝置或上述之一組合。此外，在一些實施例中，半導體裝置包含高電壓半導體裝置(例如，在超過約100、200、400或700伏特之電壓下操作)、顯示驅動器半導體裝置或上述之一組合。半導體基板304可為(例如)一塊狀矽基板、一絕緣體上矽(SOI)基板，一III-V族基板或某一其他類型之半導體基板。一ILD層306及一BEOL金屬化堆疊308上覆於半導體基板304及半導體裝置層302。ILD層306容納BEOL金屬化堆疊308，且可為或以其他方式包括(例如)二氧化矽、氮化矽、一低κ介電質、某一其他介電質或上述之一組合。BEOL金屬化堆疊308經電耦合至半導體裝置層302及凸塊結構之凸塊120。為便於圖解，凸塊120之僅一者經標記為120。此外，BEOL金屬化堆疊308界定使半導體裝置層302之半導體裝置互連且進一步將凸塊120連接至半導體裝置之導電路徑。 BEOL金屬化堆疊308包括複數個導電構件，諸如，例如複數個通路308v、複數個導線308w及複數個墊308p。為便於圖解，僅一些通路308v經標記為308v，僅一些導線308w經標記為308w且僅一些墊308p經標記為308p。通路308v各從導線308w之一者垂直延伸至導線308w之另一者、墊308p之一者、半導體裝置層302或某一其他類型之導電構件。導線308w各從通路308v之一者側向延伸至通路308v之另一者。墊308p在BEOL金屬化堆疊308之一頂部處且各上覆於且鄰接通路308v之一者。導電構件可為或以其他方式包括(例如)銅、鋁、鋁銅、鎢、某一其他導電材料或上述之一組合。例如，墊308p可為或以其他方式包含純銅或銅合金。在一些實施例中，導電構件界定沿著半導體裝置層302之一周邊側向延伸之一密封環結構310。在一些實施例中，密封環結構310為環形的及/或在一閉合路徑中完全圍封半導體裝置層302。密封環結構310可(例如)保護半導體裝置層302免受單粒化IC晶粒之一晶粒鋸切及/或保護半導體裝置層302免受可從IC晶粒之一周圍環境擴散至IC晶粒中之氣體之擾。一下鈍化層108上覆於ILD層306、密封環結構310及墊308p。此外，一阻障層102、一下晶種層112及一上鈍化層122經堆疊於墊308p之各者處。為便於圖解，阻障層102之僅一者經標記為102，下晶種層112之僅一者經標記為112，且上鈍化層122之僅一者經標記為122。阻障層102之各者上覆於下鈍化層108且突出穿過下鈍化層108以接觸墊308p之一各自者。下晶種層112之各者覆蓋且襯於阻障層102之一各自者，且上鈍化層122之各者上覆且襯於下晶種層112之一各自者。一凸塊120及一上晶種層114經堆疊於墊308p之各者處。為便於圖解，凸塊120之僅一者經標記為120，且上晶種層114之僅一者經標記為114。上晶種層114之各者在藉由上鈍化層122之一各自者界定之一開口內上覆於下晶種層112之一各自者。此外，凸塊120之各者上覆於上晶種層114之一各自者。凸塊120各包括一下凸塊層116及覆蓋下凸塊層116之一上凸塊層118。為便於圖解，下凸塊層116之僅一者經標記為116，且上凸塊層118之僅一者經標記為118。參考圖4A及圖4B，提供圖3之IC之各種替代性實施例之剖面圖400A、400B，其中阻障層102為一間隔件。與圖3之IC (其包含圖1之凸塊結構)相反，圖4A及圖4B之IC分別包含圖2A及圖2B之凸塊結構。參考圖5至圖13，提供用於製造圖1之凸塊結構之一方法之一些實施例之一系列剖面圖500至1300。如藉由圖5之剖面圖500繪示，提供一墊104及一介電層106。墊104凹入至介電層106之一頂部中，使得墊104之一頂部表面與介電層106之一頂部表面齊平。墊104可為或以其他方式包括(例如)一純金屬(例如，純銅)、一金屬合金(例如，銅合金)、某一其他導電材料或上述之一組合。介電層106可為(例如)二氧化矽、氮化矽、一低κ介電質、某一其他介電質或上述之一組合。在一些實施例中，墊104係在一BEOL金屬化堆疊之一頂部金屬化層中，及/或介電層106係BEOL金屬化堆疊之一ILD層。例如，見圖3。亦藉由圖5之剖面圖500繪示，形成覆蓋介電質106及墊104之一下鈍化層108。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成下鈍化層108。在一些實施例中，下鈍化層108為或以其他方式包括二氧化矽、氮化矽、碳化矽、某一其他介電質或上述之一組合。此外，在一些實施例中，下鈍化層108具有在約7000至9000埃、在約7500至7600埃或約8000至9000埃之間的一厚度T_lp 。如藉由圖6之剖面圖600繪示，執行至下鈍化層108中之一第一蝕刻以形成上覆於且暴露墊104之一第一開口110。在一些實施例中，形成完全上覆於墊104及/或與墊104之側壁隔開之第一開口110。此外，在一些實施例中，形成具有小於墊104之寬度之一寬度W_f 之第一開口110。此外，在一些實施例中，用於執行第一蝕刻之一製程包括：在下鈍化層108上形成一圖案化光阻層(未展示)；在圖案化光阻層處於適當位置中之情況下將一蝕刻劑塗覆至下鈍化層108；及剝離圖案化光阻層。可(例如)使用光微影圖案化圖案化光阻層。如藉由圖7之剖面圖700繪示，形成覆蓋下鈍化層108及墊104且進一步襯於第一開口110之一阻障層102。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成阻障層102。在一些實施例中，阻障層102為或以其他方式包括氮化鈦、鈦鎢、氮化鎢、氮化鉭、某一其他阻障材料或上述之一組合。此外，在一些實施例中，阻障層102為阻止墊104之墊材料擴散通過阻障層102之一材料。在一些實施例中，阻障層102具有在約500至700埃、在約550至650埃或約300至900埃之間的一厚度T_b 。亦藉由圖7之剖面圖700繪示，形成覆蓋且襯於阻障層102之一下晶種層112，且形成覆蓋且襯於下晶種層112之一上鈍化層122。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成下晶種層112及上鈍化層122。在一些實施例中，下晶種層112為或以其他方式包括純鉭、純鈦、純銅、某一其他純金屬、用於一電鍍製程之某一其他晶種材料或上述之一組合。此外，在一些實施例中，下晶種層112具有在約25至75埃、約45至55埃或約40至90埃之間的一厚度T_ls 。在一些實施例中，上鈍化層122為或以其他方式包括二氧化矽、氮化矽、碳化矽、某一其他介電質或上述之一組合。此外，在一些實施例中，上鈍化層122具有在約750至1250埃、約500至1500埃或約900至1100埃之間的一厚度T_up 。如藉由圖8之剖面圖800繪示，執行至阻障層102、下晶種層112及上鈍化層122中之一第二蝕刻以將阻障層102、下晶種層112及上鈍化層122局域化於墊104。在一些實施例中，用於執行第二蝕刻之一製程包括：在上鈍化層122上形成一圖案化光阻層(未展示)；在圖案化光阻層處於適當位置中之情況下將一蝕刻劑塗覆至阻障層102、下晶種層112及上鈍化層122；及剝離圖案化光阻層。可(例如)使用光微影圖案化圖案化光阻層。如藉由圖9之剖面圖900繪示，形成覆蓋且襯於下鈍化層108及上鈍化層122之一蝕刻停止層124。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成蝕刻停止層124。在一些實施例中，蝕刻停止層124為或以其他方式包括氧化鋁、氮化矽、二氧化矽、某一其他介電質或上述之一組合。在一些實施例中，蝕刻停止層124具有在約100至200埃、約160至170埃或約50至300埃之間的一厚度T_es 。亦藉由圖9之剖面圖900繪示，形成覆蓋蝕刻停止層124之一犧牲層902。在一些實施例中，犧牲層902之一底部符合蝕刻停止層124，及/或犧牲層902之一頂部表面係實質上平坦的。此外，在一些實施例中，犧牲層902為二氧化矽、氮化矽、某一其他氧化物或氮化物、某一其他介電質或上述之一組合。在一些實施例中，用於形成犧牲層902之一製程包括在蝕刻停止層124上沉積或生長犧牲層，及隨後執行至犧牲層902之頂部表面中之一平坦化。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合執行沉積或生長。可(例如)藉由一化學機械拋光(CMP)執行平坦化。如藉由圖10之剖面圖1000繪示，執行至犧牲層902、蝕刻停止層124及上鈍化層122中之一第三蝕刻以形成上覆於墊104且暴露下晶種層112之一第二開口126。在一些實施例中，第二開口126形成在第一開口110中，及/或與第一開口110之側壁隔開。此外，在一些實施例中，形成具有小於第一開口110之寬度之一寬度W_s 之第二開口126。又此外，在一些實施例中，用於執行第三蝕刻之一製程包括：在犧牲層902上形成一圖案化光阻層(未展示)；在圖案化光阻層處於適當位置中之情況下將一蝕刻劑塗覆至犧牲層902、蝕刻停止層124及上鈍化層122；及剝離圖案化光阻層。可(例如)使用光微影圖案化圖案化光阻層。如藉由圖11之剖面圖1100繪示，在第二開口126內在下晶種層112上形成一上晶種層114。在一些實施例中，上晶種層114為或以其他方式包括鈷、銅、鉭、鈦、某一其他晶種材料或上述之一組合。此外，在一些實施例中，上晶種層114具有在約165至2000埃、約165至1000埃或約435至1500埃之間的一厚度T_us 。上晶種層114可(例如)藉由無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。此外，可(例如)使用下晶種層112沉積(例如，藉由無電式電鍍)上晶種層114。如藉由圖12之剖面圖1200繪示，在第二開口126內在上晶種層114上形成一凸塊120。凸塊120可例如為一鎳/金凸塊。凸塊120包括一下凸塊層116及覆蓋下凸塊層116之一上凸塊層118。在一些實施例中，下凸塊層116為純鎳、鎳合金、某一其他金屬、某一其他導電材料或上述之一組合。此外，在一些實施例中，下凸塊層116具有在約3000至8000埃、約4000至7000埃或約5000至9000埃之間的一厚度T_lb 。又此外，在一些實施例中，下凸塊層116之側壁116s接觸犧牲層902、蝕刻停止層124及/或上鈍化層122，及/或間隙(不可見)係在側壁116s與犧牲層902之間，在側壁116s與蝕刻停止層124之間及/或在側壁116s與上鈍化層122之間。在一些實施例中，上凸塊層118為金、鉑、銥、釕、銠、某一其他貴金屬、比下凸塊層116更耐氧化及腐蝕之某一其他導電材料或上述之一組合。此外，在一些實施例中，上凸塊層118具有在約300至700埃、約400至600埃或約450至550埃之間的一厚度T_ub 。下凸塊層116可(例如)藉由無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。此外，可(例如)使用上晶種層114沉積(例如，藉由無電式電鍍)下凸塊層116。上凸塊層118可(例如)藉由浸鍍、無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。在一些實施例中，藉由無電式電鍍形成下凸塊層116且藉由浸鍍金(immersion gold plating)形成上凸塊層118。此外，在一些實施例中，下凸塊層116之形成消耗至少一些上晶種層114。例如，下凸塊層116之形成可消耗約60至70埃、約50至80埃或約40至100埃。歸因於上晶種層114之此消耗，在下凸塊層116之形成之前，上晶種層114之厚度T_us 大於或等於約160埃。在無至少160埃的情況下，下凸塊層116可無法形成及/或形成具有一異常(例如，不均勻)厚度。如藉由圖13之剖面圖1300繪示，執行至犧牲層902中(見圖12)之一第四蝕刻以移除犧牲層902。在一些實施例中，第四蝕刻停止於蝕刻停止層124上及/或使用針對蝕刻停止層124具有低於犧牲層902之一蝕刻速率之一蝕刻劑。在形成凸塊120與移除犧牲層902之間執行之高溫製程(見圖12)可促進擴散。此外，下凸塊層116之形成可導致沿著下凸塊層116之側壁116s (見圖12)之間隙(不可見)，其等提供沿著側壁116s從墊104至上凸塊層118之一擴散路徑。間隙可(例如)在使用具有一低磷濃度之無電式鎳電鍍形成下凸塊層116時形成在下凸塊層116與犧牲層902之間，在下凸塊層116與蝕刻停止層124之間及/或在下凸塊層116與上鈍化層122之間。阻障層102阻止墊材料(例如，純銅)沿著下凸塊層116之側壁116s從墊104向上擴散或移動至上凸塊層118。因此，阻障層102防止墊材料污染上凸塊層118，使得上凸塊層118之接觸電阻為低，且上凸塊層118對BCB之可接合性為高。因而，在併入凸塊結構之IC之大量製造及封裝期間，良率可為高的。參考圖14，提供圖5至圖13之方法之一些實施例之一流程圖1400。在1402，形成覆蓋一墊之一下鈍化層。例如，見圖5。在1404，執行至下鈍化層中之一第一蝕刻以形成暴露墊之一第一開口。例如，見圖6。在1406，形成覆蓋下鈍化層且襯於第一開口之一下晶種層及一上鈍化層。例如，見圖7。在1408，執行至阻障層、下晶種層及上鈍化層中之一第二蝕刻以將阻障層、下晶種層及上鈍化層局域化於墊。例如，見圖8。在1410，形成覆蓋下及上鈍化層之一蝕刻停止層及一犧牲層。例如，見圖9。在1412，執行至犧牲層、蝕刻停止層及上鈍化層中之一第三蝕刻以形成上覆於墊之一第二開口。例如，見圖10。在1414，在第二開口內在下晶種層上形成一上晶種層。例如，見圖11。在1416，在第二開口內在上晶種層上形成一凸塊。例如，見圖12。在1418，執行至犧牲層中之一第四蝕刻以移除犧牲層。例如，見圖13。雖然圖14之流程圖1400在本文中繪示且描述為一系列動作或事件，但將瞭解，此等動作或事件之繪示之順序不應解釋為一限制性含義。例如，一些動作可以不同順序發生及/或與除在本文中繪示及/或描述之動作或事件以外之其他動作或事件同時發生。此外，並不需要所有經繪示動作實施本文描述之一或多個態樣或實施例，且本文描繪之一或多個動作可在一或多個單獨動作及/或階段中執行。參考圖15至圖17、圖18A至圖18F及圖19A至圖19F，提供用於製造圖2A及圖2B之凸塊結構之一方法之一些實施例之一系列剖面圖1500至1700、1800A至1800F、1900A至1900F。剖面圖1500至1700及1800A至1800F繪示圖2A之凸塊結構之製造，且剖面圖1500至1700及1900A-1900F繪示圖2B之凸塊結構之製造。在下文中，除非另有提及，否則具有類似於圖5至圖13中之元件之元件符號之圖15至圖17、圖18A至圖18F及圖19A至圖19F之元件可(例如)如在圖5至圖13中描述般形成。如藉由圖15之剖面圖1500繪示，提供一墊104及一介電層106，其中墊104凹入至介電層106之一頂部中。在一些實施例中，墊104係在一BEOL金屬化堆疊之一頂部金屬化層中，及/或介電層106係BEOL金屬化堆疊之一ILD層。例如，見圖4A及圖4B。亦藉由圖15之剖面圖1500繪示，形成覆蓋介電層106及墊104之一下鈍化層108，且形成覆蓋下鈍化層108之一上鈍化層122。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成下鈍化層108及上鈍化層122。在一些實施例中，上鈍化層122之厚度T_up 在約5000至6000埃、約5400至5600埃或約4000至7000埃之間。此外，在一些實施例中，下鈍化層108之厚度T_lp 在約1000至3000埃、約2000至2100埃或約1750至2250埃之間。如藉由圖16之剖面圖1600繪示，執行至上鈍化層122中之一第一蝕刻以形成上覆於且暴露下鈍化層108之一第一開口202。在一些實施例中，形成具有小於或約等於墊104之寬度之一寬度W_f 之第一開口202。此外，在一些實施例中，用於執行第一蝕刻之一製程包括：在上鈍化層122上形成一圖案化光阻層(未展示)；在圖案化光阻層處於適當位置中之情況下將一蝕刻劑塗覆至上鈍化層122；及剝離圖案化光阻層。可(例如)使用光微影圖案化圖案化光阻層。如藉由圖17之剖面圖1700繪示，形成覆蓋上鈍化層122且進一步襯於第一開口202之一蝕刻停止層124。亦藉由圖17之剖面圖1700繪示，形成覆蓋蝕刻停止層124之一犧牲層902。在一些實施例中，用於形成犧牲層902之一製程包括在蝕刻停止層124上沉積或生長犧牲層，及隨後執行至犧牲層902之一頂部表面中之一平坦化。如藉由圖18A之剖面圖1800A繪示，執行至犧牲層902、蝕刻停止層124及下鈍化層108中之一第二蝕刻以形成上覆於且暴露墊104之一第二開口204。在一些實施例中，第二開口204形成在第一開口202中，且經形成具有小於第一開口202之寬度之一寬度W_s 。此外，在一些實施例中，用於執行第二蝕刻之一製程包括：在犧牲層902上形成一圖案化光阻層(未展示)；在圖案化光阻層處於適當位置中之情況下將一蝕刻劑塗覆至犧牲層902、蝕刻停止層124及下鈍化層108；及剝離圖案化光阻層。如藉由圖18B之剖面圖1800B繪示，形成覆蓋犧牲層902及墊104且進一步襯於第二開口204之一阻障層102。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成阻障層102。在一些實施例中，阻障層102具有在約400至700埃、約450至550埃或約300至1000埃之間的一厚度T_b 。在一些實施例中，阻障層102為或以其他方式包括氮化鈦、鈦鎢、氮化鎢、氮化鉭、氧化鋁、某一其他阻障材料或上述之一組合。此外，在一些實施例中，阻障層102為阻止墊104之墊材料擴散通過阻障層102之一材料。如藉由圖18C之剖面圖1800C繪示，執行至阻障層102中之一第三蝕刻以移除阻障層102之水平區段，而不移除阻障層102之垂直區段。阻障層102之垂直區段襯於第二開口204之側壁且界定一間隔件結構。在一些實施例中，藉由將一蝕刻劑塗覆至阻障層102而執行第三蝕刻(其針對阻障層102具有高於犧牲層902及墊104之一蝕刻速率)，使得墊104及犧牲層902充當蝕刻停止。如藉由圖18D之剖面圖1800D繪示，在第二開口204內在墊104上形成一凸塊120。凸塊120包括一下凸塊層116及覆蓋下凸塊層116之一上凸塊層118。在一些實施例中，下凸塊層116具有在約3000至9000埃、約7000至8000埃或約8000至9000埃之間的一厚度T_lb 。在一些實施例中，上凸塊層118具有在約300至700埃、約400至600埃或約450至550埃之間的一厚度T_ub 。下凸塊層116可(例如)藉由無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。此外，可(例如)使用墊104作為一晶種沉積(例如，藉由無電式電鍍)下凸塊層116。上凸塊層118可(例如)藉由浸鍍、無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。如藉由圖18E之剖面圖1800E繪示，阻障層102之一頂部表面經凹入以與凸塊120之一頂部表面齊平或低於該頂部表面。在一些實施例中，藉由一回蝕刻執行凹入。在其他實施例中，藉由一平坦化執行凹入。例如，可形成填充第二開口204之一剩餘部分之一額外犧牲層(未展示)，且可執行至犧牲層、額外犧牲層及阻障層102中之一平坦化，直至移除額外犧牲層且到達凸塊120。可(例如)藉由一CMP執行平坦化。如藉由圖18F之剖面圖1800F繪示，執行至犧牲層902中之一第四蝕刻(見圖18E)以移除犧牲層902。在一些實施例中，第四蝕刻停止於蝕刻停止層124上。在形成凸塊120與移除犧牲層902之間執行之高溫製程可促進擴散。阻障層102阻止墊材料(例如，純銅)沿著下凸塊層116之側壁從墊104向上擴散或移動至上凸塊層118。此防止墊材料污染上凸塊層118。剖面圖1800A至1800F繪示圖2A中之凸塊結構之製造。在替代性實施例中，可執行圖19A至圖19F之剖面圖1900A至1900F來代替圖18A至圖18F之剖面圖1800A至1800F以製造圖2B之凸塊結構。在此等替代性實施例中，圖19A至圖19F之剖面圖1900A至1900F接續圖17。如藉由圖19A之剖面圖1900A繪示，執行至犧牲層902及蝕刻停止層124中之一第二蝕刻以形成上覆於墊104且暴露下鈍化層108之一第二開口204。在一些實施例中，第二開口204形成在第一開口202中，且經形成具有小於第一開口202之寬度之一寬度W_s 。此外，在一些實施例中，用於執行第二蝕刻之一製程包括：在犧牲層902上形成一圖案化光阻層(未展示)；在圖案化光阻層處於適當位置中之情況下將一蝕刻劑塗覆至犧牲層902及蝕刻停止層124；及剝離圖案化光阻層。如藉由圖19B之剖面圖1900B繪示，形成襯於第二開口204之側壁之一阻障層102。在一些實施例中，用於形成阻障層102之一製程包括形成覆蓋犧牲層902及墊104且進一步襯於第二開口204之阻障層102。可藉由(例如)化學或物理氣相沉積、濺鍍、某一其他生長或沉積製程或上述之一組合形成阻障層102。此外，在一些實施例中，製程包括執行至阻障層102中之一蝕刻以移除阻障層102之水平區段，而不移除阻障層102之垂直區段。圖18B及圖18C提供製程之一實例。如藉由圖19C之剖面圖1900C繪示，執行至下鈍化層108中之一第三蝕刻以將第二開口204擴大至下鈍化層108中，藉此暴露墊104。在一些實施例中，在擴大之後，第二開口204具有一階狀輪廓。此外，在一些實施例中，用於執行第三蝕刻之一製程包括在阻障層102及犧牲層902處於適當位置中之情況下將一蝕刻劑塗覆至下鈍化層108，故阻障層102及犧牲層902共同充當第三蝕刻之一遮罩。如藉由圖19D之剖面圖1900D繪示，在第二開口204內在墊104上形成一凸塊120。凸塊120包括一下凸塊層116及覆蓋下凸塊層116之一上凸塊層118。下凸塊層116可(例如)藉由無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。上凸塊層118可(例如)藉由浸鍍、無電式電鍍、電鍍、某一其他電鍍製程、某一其他生長或沉積製程或上述之一組合形成。如藉由圖19E之剖面圖1900E繪示，阻障層102之一頂部表面經凹入以與凸塊120之一頂部表面齊平或低於該頂部表面。在一些實施例中，藉由一回蝕刻執行凹入。在其他實施例中，藉由一平坦化執行凹入。例如，可形成填充第二開口204之一剩餘部分之一額外犧牲層(未展示)，且可執行至犧牲層、額外犧牲層及阻障層102中之一平坦化，直至移除額外犧牲層且到達凸塊120。可(例如)藉由一CMP執行平坦化。如藉由圖19F之剖面圖1900F繪示，執行至犧牲層902中之一第四蝕刻(見圖19E)以移除犧牲層902。在一些實施例中，第四蝕刻停止於蝕刻停止層124上。參考圖20，提供圖15至圖17、圖18A至圖18F及圖19A至圖19F之方法之一些實施例之一流程圖2000。在2002，形成覆蓋一墊之一下鈍化層，且形成覆蓋下鈍化層之一上鈍化層。例如，見圖15。在2004，執行至上鈍化層中之一第一蝕刻以形成上覆於墊且暴露下鈍化層之一第一開口。例如，見圖16。在2006，形成覆蓋下鈍化層及上鈍化層且進一步襯於第一開口之一蝕刻停止層及一犧牲層。例如，見圖17。在2008，執行至蝕刻停止層及犧牲層中之一第二蝕刻以形成上覆於墊且在第一開口內之一第二開口。在一些實施例中，第二蝕刻進一步至下鈍化層中以形成暴露墊之第二開口。在其他實施例中，第二蝕刻停止於下鈍化層上。例如，見圖18A或圖19A。在2010，形成襯於第二開口之側壁之一阻障層。例如，見圖18B及圖18C或圖19B。在2012，在其中第二蝕刻停止於下鈍化層上之實施例中，執行至下鈍化層中之一第三蝕刻(其中阻障層處於適當位置中)以擴大第二開口以暴露墊。例如，見圖19C。在2014，在第二開口內在墊上形成一凸塊。例如，見圖18D或圖19D。在2016，阻障層之一頂部表面經凹入以與凸塊之一頂部表面齊平或低於該頂部表面。例如，見圖18E或圖19E。在2018，執行至犧牲層中之一第四蝕刻以移除犧牲層。例如，見圖18F或圖19F。雖然圖20之流程圖2000在本文中繪示且描述為一系列動作或事件，但將瞭解，此等動作或事件之繪示之順序不應解釋為一限制性含義。例如，一些動作可以不同順序發生及/或與除在本文中繪示及/或描述之動作或事件以外之其他動作或事件同時發生。此外，並不需要所有經繪示動作實施本文描述之一或多個態樣或實施例，且本文描繪之一或多個動作可在一或多個單獨動作及/或階段中執行。鑒於上文，本發明實施例之一些實施例提供一種積體電路，其包含：一導電墊，其包含一墊材料；一導電凸塊，其上覆於該導電墊，其中該導電凸塊包含一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及一阻障層，其經組態以阻止該墊材料沿著該第一凸塊層之側壁從該導電墊移動至該第二凸塊層。在一實施例中，阻障層係在導電凸塊與導電墊之間，其中阻障層從阻障層之一第一側壁側向延伸至阻障層之一第二側壁，且其中導電凸塊在阻障層之第一側壁及第二側壁之間側向隔開。在一實施例中，阻障層罩著(cup)導電凸塊之一底側。在一實施例中，積體電路進一步包含在阻障層與導電凸塊之間覆蓋阻障層之一第一晶種層，其中第一晶種層從第一晶種層之一第一側壁側向延伸至第一晶種層之一第二側壁，且其中導電凸塊在第一晶種層之第一側壁及第二側壁之間側向隔開。在一實施例中，積體電路進一步包含直接在第一晶種層與導電凸塊之間上覆於第一晶種層之一第二晶種層，其中第二晶種層在第一晶種層之第一側壁及第二側壁之間側向隔開。在一實施例中，導電墊包含銅，其中第二凸塊層包含金，其中第一凸塊層包含鎳，其中第二晶種層包含鈷，其中第一晶種層包含鉭或鈦，且其中阻障層包含氮化鉭。在一實施例中，積體電路進一步包含直接在阻障層與導電凸塊之間上覆於阻障層之一晶種層，其中晶種層具有分別與第一凸塊層之側壁對準之側壁。在一實施例中，阻障層係不具有水平區段之一間隔件，其中阻障層襯於第一凸塊層之側壁。在一實施例中，阻障層具有與第一凸塊層之一底部表面齊平之一底部表面。在一實施例中，阻障層包含氮化鈦，其中導電墊包含銅，其中第一凸塊層包含鎳，且其中第二凸塊層包含金。在一實施例中，積體電路進一步包含：一半導體基板；一半導體裝置層，其上覆於半導體基板且凹入至半導體基板之一頂部中；及一BEOL金屬化堆疊，其覆蓋半導體基板及半導體裝置層，其中BEOL金屬化堆疊包含與複數個導線交替堆疊之複數個通路，且其中通路及導線界定將半導體裝置層電耦合至導電墊之一導電路徑。在一實施例中，導電凸塊具有一圓柱形狀或一矩形立方體形狀。本發明實施例之一些實施例提供一種用於製造一積體電路之方法，該方法包含：形成覆蓋一導電墊之一鈍化層，其中導電墊包含一墊材料；執行至鈍化層中之一第一蝕刻以形成暴露導電墊之一第一開口；形成襯於第一開口之一阻障層，其中阻障層經組態以阻止墊材料擴散穿過阻障層；形成覆蓋鈍化層、導電墊及阻障層之一犧牲層；執行至犧牲層中之一第二蝕刻以形成覆蓋導電墊且在第一開口之側壁之間側向隔開之一第二開口；在第二開口內形成上覆於導電墊之一導電凸塊，其中導電凸塊包含一第一凸塊層及覆蓋第一凸塊層之一第二凸塊層；及執行至犧牲層中之一第三蝕刻以移除犧牲層。在一實施例中，阻障層係連續的且經形成接觸第一開口之側壁，接觸導電墊且上覆於鈍化層。在一實施例中，方法進一步包含：形成覆蓋阻障層之一第一晶種層；及在第二開口中形成一第二晶種層，其中第二晶種層之形成包含藉由一電鍍製程在第一晶種層上選擇性地沉積第一晶種層，且其中在第二晶種層上直接形成導電凸塊。在一實施例中，導電凸塊之形成包含藉由一電鍍製程在第二晶種層上選擇性地沉積第一凸塊層，且進一步包含藉由一電鍍製程在第一凸塊層上選擇性地沉積第二凸塊層。本發明實施例之一些實施例提供另一種用於製造一積體電路之方法，該方法包含：形成覆蓋一導電墊之一第一鈍化層，其中導電墊包括一墊材料；形成覆蓋第一鈍化層之一第二鈍化層；執行至第二鈍化層中之一第一蝕刻以形成上覆於導電墊及暴露第一鈍化層之一第一開口；形成填充第一開口且進一步覆蓋第一及第二鈍化層之一犧牲層；執行至犧牲層中之一第二蝕刻以形成上覆於導電墊且在第一開口之側壁之間側向隔開之一第二開口；形成襯於第二開口之側壁且不具有水平區段之一阻障層，其中阻障層包含在第二開口之相對側壁上之一對阻障區段，且其中阻障層經組態以阻止墊材料擴散穿過阻障層；在第二開口內且直接在阻障區段之間形成一導電凸塊，其中導電凸塊包括一第一凸塊層及覆蓋第一凸塊層之一第二凸塊層；及執行至犧牲層之一第三蝕刻以移除犧牲層。在一實施例中，犧牲層之形成包含：形成覆蓋犧牲層且襯於第二開口之犧牲層；及執行至犧牲層中之一第四蝕刻以移除犧牲層之水平區段而不移除犧牲層之垂直區段。在一實施例中，方法進一步包含在犧牲層處於適當位置中之情況下執行至第一鈍化層中之一第五蝕刻以將第二開口擴大至導電墊，其中第二開口具有一階狀輪廓，且其中在擴大第二開口之後形成導電凸塊。在一些實施例中，進一步執行至下鈍化層中之第二蝕刻，使得第二開口暴露導電墊。鑒於上文，本發明實施例之一些實施例提供另一種積體電路，其包含：一導電墊，其包含一墊材料；一第一鈍化層，其上覆於導電墊且界定上覆於導電墊之一第一開口，其中第一開口在導電墊之側壁之間側向隔開；一阻障層，其上覆於第一鈍化層且襯於第一開口；一晶種層，其在第一開口內上覆於阻障層；及一導電凸塊，其上覆於晶種層及導電墊，其中導電凸塊在第一開口之側壁之間側向隔開，其中導電凸塊包含一第一凸塊層及覆蓋第一凸塊層之一第二凸塊層，且其中阻障層經組態以阻止墊材料沿著第一凸塊層之側壁從導電墊移動至第二凸塊層。在一實施例中，阻障層罩著導電凸塊之一底側及晶種層之一底側。在一實施例中，晶種層及凸塊層共同具有一矩形輪廓。在一實施例中，積體電路進一步包含覆蓋且接觸阻障層之一額外晶種層，其中額外晶種層上覆於第一鈍化層且在阻障層上方襯於第一開口，其中晶種層上覆於且接觸額外晶種層，且其中晶種層在第一開口之側壁之間間隔開。鑒於上文，本發明實施例之一些實施例提供另一種積體電路，其包含：一導電墊，其包含一墊材料；一第一鈍化層，其上覆於導電墊且界定暴露導電墊之一第一開口，其中第一開口在導電墊之側壁之間側向隔開；一第二鈍化層，其上覆於第一鈍化層且界定上覆於第一開口之一第二開口，其中第一開口在第二開口之側壁之間側向隔開；一導電凸塊，其在第一及第二開口內上覆於導電墊，其中導電凸塊在第二開口之側壁之間側向隔開，且其中導電凸塊包含一第一凸塊層及覆蓋第一凸塊層之一第二凸塊層；及一阻障層，其襯於第一凸塊層之側壁，其中阻障層包含在第一凸塊層之相對側壁上之一對阻障區段，其中阻障層不具有水平區段，且其中阻障層經組態以阻止墊材料沿著第一凸塊層之側壁從導電墊移動至第二凸塊層。在一實施例中，阻障層之一底部表面與第一凸塊層之一底部表面齊平。在一實施例中，第一凸塊層接觸導電墊，其中第二凸塊層接觸第一凸塊層。在一實施例中，阻障層上覆於第一鈍化層，其中阻障層之一底部表面在第一凸塊層之一底部表面上方隔開。在一實施例中，阻障層及第一凸塊層接觸導電墊，其中第二凸塊層接觸第一凸塊層。本發明實施例之一些實施例提供另一種用於製造一積體電路之方法，該方法包含：形成上覆於一導電墊之一犧牲層，其中導電墊包含一墊材料；執行至犧牲層中之一第一蝕刻以形成上覆導電墊之一開口，其中開口在導電墊之側壁之間側向隔開；形成上覆於導電墊及在開口內之一導電凸塊，其中導電凸塊包含一第一凸塊層及覆蓋第一凸塊層之一第二凸塊層；及形成一阻障層，其經組態以阻止墊材料沿著第一凸塊層之側壁從導電墊移動至第二凸塊層。前文概述若干實施例之特徵，使得熟習此項技術者可更好理解本發明實施例之態樣。熟習此項技術者應瞭解，其等可容易地使用本發明實施例作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效架構並不脫離本發明實施例之精神及範疇，且其等可在不脫離本發明實施例之精神及範疇之情況下在本文中作出各種改變、替代及更改。

100‧‧‧剖面圖

102‧‧‧阻障層

104‧‧‧墊

106‧‧‧介電層

108‧‧‧下鈍化層

110‧‧‧第一開口

112‧‧‧下晶種層

114‧‧‧上晶種層

116‧‧‧下凸塊層

116s‧‧‧側壁

118‧‧‧上凸塊層

120‧‧‧凸塊

122‧‧‧上鈍化層

124‧‧‧蝕刻停止層

126‧‧‧第二開口

200A‧‧‧剖面圖

200B‧‧‧剖面圖

202‧‧‧第一開口

204‧‧‧第二開口

300‧‧‧剖面圖

302‧‧‧半導體裝置層

304‧‧‧半導體基板

306‧‧‧層間介電質(ILD)層

308‧‧‧後段製程(BEOL)金屬化堆疊

308p‧‧‧墊

308v‧‧‧通路

308w‧‧‧導線

310‧‧‧密封環結構

400A‧‧‧剖面圖

400B‧‧‧剖面圖

500‧‧‧剖面圖

600‧‧‧剖面圖

700‧‧‧剖面圖

800‧‧‧剖面圖

900‧‧‧剖面圖

902‧‧‧犧牲層

1000‧‧‧剖面圖

1100‧‧‧剖面圖

1200‧‧‧剖面圖

1300‧‧‧剖面圖

1400‧‧‧流程圖

1402‧‧‧步驟

1404‧‧‧步驟

1406‧‧‧步驟

1408‧‧‧步驟

1410‧‧‧步驟

1412‧‧‧步驟

1414‧‧‧步驟

1416‧‧‧步驟

1418‧‧‧步驟

1500‧‧‧剖面圖

1600‧‧‧剖面圖

1700‧‧‧剖面圖

1800A‧‧‧剖面圖

1800B‧‧‧剖面圖

1800C‧‧‧剖面圖

1800D‧‧‧剖面圖

1800E‧‧‧剖面圖

1800F‧‧‧剖面圖

1900A‧‧‧剖面圖

1900B‧‧‧剖面圖

1900C‧‧‧剖面圖

1900D‧‧‧剖面圖

1900E‧‧‧剖面圖

1900F‧‧‧剖面圖

2000‧‧‧流程圖

2002‧‧‧步驟

2004‧‧‧步驟

2006‧‧‧步驟

2008‧‧‧步驟

2010‧‧‧步驟

2012‧‧‧步驟

2014‧‧‧步驟

2016‧‧‧步驟

2018‧‧‧步驟

BS‧‧‧框

T_b‧‧‧厚度

T_es‧‧‧厚度

T_lp‧‧‧厚度

T_ls‧‧‧厚度

T_up‧‧‧厚度

T_us‧‧‧厚度

W‧‧‧寬度

W_f‧‧‧寬度

W_s‧‧‧寬度

當結合附圖閱讀時，自以下實施方式最佳理解本發明實施例之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。事實上，為清楚論述，各個構件之尺寸可任意增大或減小。圖1繪示具有一阻障層之一凸塊結構之一些實施例之一剖面圖。圖2A及圖2B繪示圖1之凸塊結構之各種替代性實施例之剖面圖，其中阻障層為一間隔件。圖3繪示包括圖1之凸塊結構之一積體電路(IC)之一些實施例之一剖面圖。圖4A及圖4B繪示圖3之IC之各種替代性實施例之剖面圖，其中阻障層為一間隔件。圖5至圖13繪示用於製造圖1之凸塊結構之一方法之一些實施例之一系列剖面圖。圖14繪示圖5至圖13之方法之一些實施例之一流程圖。圖15至圖17、圖18A至圖18F及圖19A至圖19F繪示用於製造圖2A及圖2B之凸塊結構之一方法之一些實施例之一系列剖面圖。圖20繪示圖15至圖17、圖18A至圖18F及圖19A至圖19F之方法之一些實施例之一流程圖。

Claims

一種積體電路，其包括：一導電墊，其包括一墊材料；一導電凸塊，其上覆於該導電墊，其中該導電凸塊包括一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及一阻障層，其經組態以阻止該墊材料從該導電墊沿著該第一凸塊層之側壁移動至該第二凸塊層。
如請求項1之積體電路，其中該阻障層在該導電凸塊與該導電墊之間，其中該阻障層從該阻障層之一第一側壁側向延伸至該阻障層之一第二側壁，且其中該導電凸塊在該阻障層之該第一側壁與該第二側壁之間側向隔開。
如請求項2之積體電路，其中該阻障層罩著該導電凸塊之一底側。
如請求項2之積體電路，其進一步包括：一第一晶種層，其在該阻障層與該導電凸塊之間覆蓋該阻障層，其中該第一晶種層從該第一晶種層之一第一側壁側向延伸至該第一晶種層之一第二側壁，且其中該導電凸塊在該第一晶種層之該第一側壁與該第二側壁之間側向隔開。
如請求項4之積體電路，其進一步包括：一第二晶種層，其直接在該第一晶種層與該導電凸塊之間上覆於該第一晶種層，其中該第二晶種層在該第一晶種層之該第一側壁與該第二側壁之間側向隔開。
如請求項5之積體電路，其中該導電墊包括銅，其中該第二凸塊層包括金，其中該第一凸塊層包括鎳，其中該第二晶種層包括鈷，其中該第一晶種層包括鉭或鈦，且其中該阻障層包括氮化鉭。
如請求項2之積體電路，其進一步包括：一晶種層，其直接在該阻障層與該導電凸塊之間上覆於該阻障層，其中該晶種層具有分別與該第一凸塊層之該等側壁對準之側壁。
如請求項1之積體電路，其中該阻障層係不具有水平區段之一間隔件，且其中該阻障層襯於該第一凸塊層之該等側壁。
如請求項8之積體電路，其中該阻障層具有與該第一凸塊層之一底部表面齊平之一底部表面。
如請求項8之積體電路，其中該阻障層包括氮化鈦，其中該導電墊包括銅，其中該第一凸塊層包括鎳，且其中該第二凸塊層包括金。
如請求項1之積體電路，其進一步包括：一半導體基板；一半導體裝置層，其上覆於該半導體基板且凹入至該半導體基板之一頂部中；及一後段製程(BEOL)金屬化堆疊，其覆蓋半導體基板及該半導體裝置層，其中該BEOL金屬化堆疊包括與複數個導線交替堆疊之複數個通路，且其中該等通路及該等導線界定將該半導體裝置層電耦合至該導電墊之一導電路徑。
如請求項1之積體電路，其中該導電凸塊具有一圓柱形形狀或一矩形立方體形狀。
一種用於製造一積體電路之方法，該方法包括：形成覆蓋一導電墊之一鈍化層，其中該導電墊包括一墊材料；執行至該鈍化層中之一第一蝕刻以形成暴露該導電墊之一第一開口；形成襯於該第一開口之一阻障層，其中該阻障層經組態以阻止該墊材料擴散穿過該阻障層；形成覆蓋該鈍化層、該導電墊及該阻障層之一犧牲層；執行至該犧牲層中之一第二蝕刻以形成上覆於該導電墊且在該第一開口之側壁之間側向隔開之一第二開口；形成一導電凸塊，其在該第二開口內上覆於該導電墊，其中該導電凸塊包括一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及執行至該犧牲層中之一第三蝕刻以移除該犧牲層。
如請求項13之方法，其中該阻障層係連續的且經形成接觸該第一開口之側壁，接觸該導電墊且上覆於該鈍化層。
如請求項13之方法，其進一步包括：形成覆蓋該阻障層之一第一晶種層；及在該第二開口中形成一第二晶種層，其中該第二晶種層之該形成包括藉由一電鍍製程在該第一晶種層上選擇性地沉積該第一晶種層，且其中該導電凸塊直接形成在該第二晶種層上。
如請求項15之方法，其中該導電凸塊之該形成包括藉由一電鍍製程在該第二晶種層上選擇性地沉積該第一凸塊層，且進一步包括藉由一電鍍製程在該第一凸塊層上選擇性地沉積該第二凸塊層。
一種用於製造一積體電路之方法，該方法包括：形成覆蓋一導電墊之一第一鈍化層，其中該導電墊包括一墊材料；形成覆蓋該第一鈍化層之一第二鈍化層；執行至該第二鈍化層中之一第一蝕刻以形成上覆於該導電墊且暴露該第一鈍化層之一第一開口；形成填充該第一開口且進一步覆蓋該第一及該第二鈍化層之一犧牲層；執行至該犧牲層中之一第二蝕刻以形成上覆於該導電墊且在該第一開口之側壁之間側向隔開之一第二開口；形成襯於該第二開口之側壁且不具有水平區段之一阻障層，其中該阻障層包括在該第二開口之相對側壁上之一對阻障區段，且其中該阻障層經組態以阻止該墊材料擴散穿過該阻障層；在該第二開口內且直接在該等阻障區段之間形成一導電凸塊，其中該導電凸塊包括一第一凸塊層及覆蓋該第一凸塊層之一第二凸塊層；及執行至該犧牲層中之一第三蝕刻以移除該犧牲層。
如請求項17之方法，其中該犧牲層之該形成包括：形成覆蓋該犧牲層及襯於該第二開口之該犧牲層；及執行至該犧牲層中之一第四蝕刻以移除該犧牲層之水平區段而不移除該犧牲層之垂直區段。
如請求項18之方法，其進一步包括：在該犧牲層處於適當位置中的情況下執行至該第一鈍化層中之一第五蝕刻以將該第二開口擴大至該導電墊，其中該第二開口具有一階狀輪廓，且其中在擴大該第二開口之後形成該導電凸塊。
如請求項17之方法，其中進一步執行至該第一鈍化層中之該第二蝕刻，使得該第二開口暴露該導電墊。