[go: up one dir, main page]

TW201820540A - 鰭狀場效電晶體的形成方法 - Google Patents

鰭狀場效電晶體的形成方法 Download PDF

Info

Publication number
TW201820540A
TW201820540A TW106139479A TW106139479A TW201820540A TW 201820540 A TW201820540 A TW 201820540A TW 106139479 A TW106139479 A TW 106139479A TW 106139479 A TW106139479 A TW 106139479A TW 201820540 A TW201820540 A TW 201820540A
Authority
TW
Taiwan
Prior art keywords
layer
region
source
epitaxial
metal
Prior art date
Application number
TW106139479A
Other languages
English (en)
Other versions
TWI749102B (zh
Inventor
黃翊銘
張世杰
楊懷德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201820540A publication Critical patent/TW201820540A/zh
Application granted granted Critical
Publication of TWI749102B publication Critical patent/TWI749102B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D64/0112—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D64/01125—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P14/3411—
    • H10W20/0698—
    • H10W20/083—
    • H10W20/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10W20/033—
    • H10W20/047—
    • H10W20/40—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明實施例提供鰭狀場效電晶體裝置與其形成方法。方法包括蝕刻凹陷於閘極堆疊兩側上的基板中。方法亦包括磊晶成長源極/汲極區於每一凹陷中，其中每一源極/汲極區包括沿著個別源極/汲極區的上表面之蓋層，且每一源極/汲極區中的第一材料在蓋層與下方磊晶層的界面具有最高濃度。方法亦包括沉積多個金屬層於源極/汲極區上，且金屬層接觸源極/汲極區。方法亦包括進行回火，且在回火後形成金屬矽化物區於每一源極/汲極區中，其中每一金屬矽化物區延伸穿過蓋層並止於蓋層與下方磊晶層的界面。

Description

鰭狀場效電晶體的形成方法
本發明實施例關於半導體裝置的形成方法，更特別關於。
半導體裝置已用於多種電子應用，比如個人電腦、手機、數位相機、與其他電子設備。一般而言，半導體裝置的製程為依序沉積絕緣或介電層、導電層、與半導體的材料於半導體基板上，並以微影與蝕刻製程圖案化多種材料層，以形成電路構件與單元於其上。
半導體產業持續縮小最小結構尺寸，以持續改良多種電子構件如電晶體、二極體、電阻、電容、或類似物的積體密度，使更多構件整合至單位面積中。然而隨著最小結構尺寸縮小，需解決出現的額外問題。
本發明一實施例提供之鰭狀場效電晶體的形成方法，包括：形成閘極堆疊於基板上；蝕刻多個凹陷於基板中，且凹陷的第一凹陷與第二凹陷分別位於閘極堆疊的兩側上；分別磊晶成長多個源極/汲極區於每一凹陷中，其中每一源極/汲極區包括蓋層沿著源極/汲極區的上表面，其中每一源極/汲極區中的第一材料在蓋層與下方磊晶層之間的界面具有最高濃度；沉積多個含金屬層於每一源極/汲極區上並接觸每一源極/ 汲極區；以及進行回火，且在回火後形成多個金屬矽化物區於每一源極/汲極區上，其中每一金屬矽化物區延伸穿過蓋層並止於下方磊晶層之表面。
A-A、B-B、C-C‧‧‧剖面
D1、D2‧‧‧深度
T1、T2、T3、T4、T5、T7、T8‧‧‧厚度
23、35‧‧‧開口
39、45、51、57‧‧‧磊晶層
43、63‧‧‧虛線
47、71‧‧‧蓋層
50‧‧‧基板
52‧‧‧半導體帶
53、53A、53B、72、78‧‧‧遮罩
54‧‧‧隔離區
55‧‧‧溝槽
56‧‧‧鰭狀物
58‧‧‧虛置介電層
60‧‧‧虛置閘極層
62‧‧‧遮罩層
70、76‧‧‧虛置閘極
79、133‧‧‧輕摻雜源極/汲極區
80‧‧‧第一閘極間隔物
82、84‧‧‧磊晶源極/汲極區
83‧‧‧第二閘極間隔物
85‧‧‧第三閘極間隔物
87、101‧‧‧蝕刻停止層
88、100‧‧‧層間介電物
90‧‧‧凹陷
91‧‧‧第一金屬層
92、96‧‧‧閘極介電層
93‧‧‧第二金屬層
94、98‧‧‧閘極
95‧‧‧回火
97‧‧‧導電材料
100A‧‧‧第一區
100B‧‧‧第二區
102、104、106、108‧‧‧接點
130‧‧‧金屬矽化物區
第1圖係一些實施例中，鰭狀場效電晶體裝置的透視圖。
第2至5圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第6A與6B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第7A、7B、與7C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第8A、8B、與8C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第9A、9B、與9C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第10A、10B、與10C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第11A、11B、與11C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第12A與12B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第13A與13B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第14A與14B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第15A、15B、與15C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第16圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第17A與17B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第18A與18B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第19A與19B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第20A、20B、與20C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第21圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第22A、22B、與22C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第23A、23B、與23C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第24A、24B、與24C圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第25A與25B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第26A與26B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第27A與27B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第28A與28B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第29A與29B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第30A與30B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第31A與31B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第32A與32B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第33A與33B圖係一些實施例中，形成鰭狀場效電晶體裝置的中間階段其剖視圖。
第34圖係一些實施例中，源極/汲極區中的鍺濃度圖。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明的多種例子中可重複標號以簡化與清楚說明，但不表示多種實施例及/或設置之間具有相同標號的單元具有相 同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
一些實施例提供的鰭狀場效電晶體裝置，具有改良的源極/汲極接點區。
第1圖係一例中，鰭狀場效電晶體30的三維圖。鰭狀場效電晶體30包含鰭狀物36於基板32上。鰭狀場效電晶體30亦包含隔離區34於基32上，且鰭狀物36自相鄰的隔離區34之間向上凸起。閘極介電物38沿著鰭狀物36的側壁並位於鰭狀物36的上表面上，且閘極40位於閘極介電物38上。源極/汲極區42與44位於鰭狀物36中，且位於閘極介電物38及閘極40的兩側。第1圖更標示後續圖式中所用的剖面。剖面A-A穿過鰭狀場效電晶體30的通道、閘極介電物38、與閘極40。剖面C-C與剖面A-A平行，且穿過通道區之外的鰭狀物36。剖面B-B垂直於剖面A-A與剖面C-C，並沿著鰭狀物36的縱軸方向延伸，比如源極/汲極區42與44之間的電流方向。後續圖式對應剖面標號以清楚說明。
此處所述的一些實施例，採用閘極後製製程形成鰭狀場效電晶體。在其他實施例中，亦可採用閘極先製製程。同樣地，一些實施例可用於平面裝置如平面場效電晶體。
第2至34A與34B圖係一例示性實施例中，形成鰭狀場效電晶體的中間階段剖視圖。第2至5圖對應第1圖中的剖面A-A，除了其包含多個鰭狀場效電晶體。在第6至15C圖、第17A至20D圖、與第22A至24A及24B圖中，圖式結尾為A者對應剖面A-A，圖式結尾為B者對應剖面B-B，而圖式結尾為C者對應剖面C-C。第16與21圖對應剖面C-C。
第2圖的基板50可為半導體基板如半導體基體、絕緣層上半導體基板、或類似物，其可摻雜(比如摻雜p型摻質或n型摻質)或未摻雜。基板50可為晶圓如矽晶圓。一般而言，絕緣層上半導體基板包含半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。絕緣層可形成於基板上，且基板通常為矽基板或玻璃基板。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板50的半導體材料可包含矽或鍺，半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦，或上述之組合。
基板50具有第一區100A與第二區100B。第一區100A可用於形成n型裝置如n型金氧半電晶體(比如n型鰭狀場效電晶體)。第二區100B可用於形成p型裝置如p型金氧半電晶體(比如p型鰭狀場效電晶體)。
在第2圖中，亦形成遮罩53於基板50上。在一些實施例中，在後續圖案化基板50的蝕刻步驟中(見第3圖)，可採用遮罩53。如第2圖所示，遮罩53可包含遮罩53A與遮罩53B。遮 罩53A可為硬遮罩層如氮化矽或類似物，其形成方法可採用任何合適製程如沉積製程(原子層沉積或物理氣相沉積)。遮罩53A在後續的蝕刻步驟中(見第3圖)，可用以避免或最小化蝕刻遮罩53A下方的基板50。遮罩53B可包含光阻，且在一些實施例中用於圖案化遮罩53A，以用於後續的蝕刻步驟如前述。遮罩53B的形成方法可採用旋轉塗佈技術，且其圖案化的方法採用可接受的光微影技術。在一些實施例中，可採用三個或更多的遮罩53。
在第3中，形成半導體帶52於基板50中。首先，可圖案化遮罩53A與53B，使遮罩53A與53B中的開口露出基板50即將形成溝槽的區域。接著可進行蝕刻製程，以經由遮罩53中的開口形成溝槽於基板50中。位於圖案化遮罩53下的部份基板50可形成多個半導體帶52。蝕刻可為任何可接受的蝕刻製程，比如反應性離子蝕刻、中性束蝕刻、類似方法、或上述之組合。蝕刻可為非等向。
在一些實施例中，可採用多重圖案化製程如自對準雙重圖案化製程、自對準四重圖案化製程、或類似製程圖案化遮罩53A與53B，以形成關鍵尺寸及間距縮小的結構。在這些實施例中，一或多個額外遮罩層、一或多個芯層、及一或多個間隔物層(未圖示)可形成於遮罩53上。可圖案化一或多個額外遮罩層、一或多個芯層、及一或多個間隔物層以形成所需圖案，再將圖案轉移至遮罩53。
在第4圖中，絕緣材料形成於相鄰的半導體帶52之間，以形成隔離區54。絕緣材料可為氧化物如氧化矽、氮化物、 類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積(比如在遠端電漿系統中沉積化學氣相沉積為主的材料，再進行後硬化使其轉變為另一材料如氧化物)、類似方法、或上述之組合。此外亦可採用任何可接受的製程形成的其他絕緣材料。
此外，一些實施例中的隔離區54可包含襯墊物(未圖示)。在將隔離區54的絕緣材料填入溝槽55之前，可先順應性地形成襯墊物(未圖示)於溝槽55(見第3圖)之側壁與底部上。在一些實施例中，襯墊物可包含半導體(如矽)的氮化物、半導體(如矽)的氧化物、半導體(如矽)的熱氧化物、半導體(如矽)的氮氧化物、聚合物介電物、上述之組合、或類似物。襯墊物的形成方法可包含任何合適方法，比如原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、或類似方法。在這些實施例中，襯墊物可避免(或至少減少)在回火隔離區54時，半導體材料自半導體帶52(如矽及/或鍺)擴散至周圍的隔離區54中。
一旦形成絕緣材料，可進行回火製程。在例示性實施例中，絕緣材料為可流動的化學氣相沉積製程形成的氧化矽。絕緣材料可稱作隔離區54。在第4圖中，可進行平坦化製程如化學機械研磨以移除多餘的絕緣材料，並使隔離區54的上表面與半導體帶52的上表面共平面。在一些實施例中，化學機械研磨亦可移除遮罩53。在其他實施例中，可採用濕式清潔製程移除遮罩53。
第5圖顯示隔離區54的凹陷化步驟，其形成淺溝槽 隔離區。隔離區54凹陷後，第一區100A與第二區100B中的鰭狀物56自相鄰的隔離區54之間凸起。此外，隔離區54的上表面可為平坦表面(如圖示)、凸起表面、凹陷表面(如碟狀)、或上述之組合。隔離區54的上表面經由合適蝕刻，可具有平坦、凸起、及/或凹陷的形狀。隔離區54的凹陷化步驟採用可接受的蝕刻製程，比如對隔離區54之材料具有選擇性的蝕刻製程。舉例來說，可採用CERTAS®蝕刻、Applied Materials SICONI工具、或稀氫氟酸進行化學氧化物移除製程。
本技術領域中具有通常知識者應理解，第2至5圖所述的製程僅為如何形成鰭狀物56的一例。在其他實施例中，可形成介電層於基板50的上表面上；蝕刻穿過介電層以形成溝槽；磊晶成長同質磊晶結構於溝槽中；以及讓介電層凹陷，使同質磊晶結構自介電層凸起以形成鰭狀物。在其他實施例中，可採用異質磊晶結構作為鰭狀物。舉例來說，可讓第4圖中的半導體帶52凹陷，接著磊晶成長不同於半導體帶52的材料於凹陷處。在又一實施例中，介電層可形成於基板50的上表面上；蝕刻穿過介電層以形成溝槽；磊晶成長異質磊晶結構(材料不同於基板50)於溝槽中；以及讓介電層凹陷，使異質磊晶結構自介電層凸起以形成鰭狀物56。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，可在成長材料時臨場摻雜材料，以省略之前或之後的佈植。另一方面，臨場摻雜可搭配佈植摻雜。此外，磊晶成長於n型金氧半區中的材料不同於磊晶成長於p型金氧半區中的材料具有優勢。在多種實施例中，鰭狀物56可包含矽鍺(SixGe1-x，其中x可介於近似0至近似1之間)、碳 化矽、純鍺或實質上純鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。舉例來說，用於形成III-V族半導體化合物的合適材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、或類似物。
在第6A與6B圖中，虛置介電層58形成於鰭狀物56上。舉例來說，虛置介電層58可為氧化矽、氮化矽、上述之組合、或類似物，其形成方法為可接受的技術，包含沉積(如化學氣相沉積、物理氣相沉積、或類似方法)或熱成長(如熱氧化物或類似方法)。虛置閘極層60形成於虛置介電層58上，而遮罩層62形成於虛置閘極層60上。虛置閘極層60沉積於虛置介電層58上之後，接著可平坦化虛置閘極層60，且平坦化製程可為化學機械研磨。遮罩層62可沉積於虛置閘極層60上。舉例來說，虛置閘極層60可由多晶矽組成，但亦可採用在蝕刻隔離區54時具有高蝕刻選擇性的其他材料。舉例來說，遮罩層62可包含氮化矽或類似物。在此例中，單一的虛置閘極層60與單一的遮罩層62橫越第一區100A與第二區100B。在其他實施例中，可分別形成不同的虛置閘極層於第一區100A與第二區100B中，並可分別形成不同的遮罩層於第一區100A與第二區100B中。
在第7A、7B、與7C圖中，採用可接受的光微影與蝕刻技術圖案化遮罩層62，以形成遮罩72於第一區100A中，並形成遮罩78於第二區100B中。藉由可接受的蝕刻技術，可將遮罩72與78的圖案轉移至虛置閘極層60，以在第一區100A中形成虛置閘極70，並在第二區100B中形成虛置閘極76。可視情況以 類似方式將遮罩72與78的圖案轉移至虛置閘極層58。虛置閘極70與76覆蓋鰭狀物56的個別通道區。虛置閘極70與76之長度方向亦可實質上垂直於個別磊晶鰭狀物之長度方向。虛置閘極70與76的尺寸，以及虛置閘極70與76之間的間距，可取決於虛置閘極形成其中的晶粒區域而定。在一些實施例中，位於晶粒之輸入/輸出區中的虛置閘極70與76的尺寸與間距，大於位於晶粒之邏輯區中的虛置閘極70與76的尺寸與間距。
在第7A、7B、與7C圖中，可形成適當的井區(未圖示)於鰭狀物56、半導體帶52、及/或基板50中。舉例來說，p型井可形成於第一區100A中，且n型井可形成於第二區100B中。
搭配光罩或其他遮罩(未圖示)，可對第一區100A及100B進行不同的佈植步驟。舉例來說，光阻形成於第二區100B中的鰭狀物56與隔離區54上。圖案化光阻以露出基板50的第二區100B(如p型金氧半區)。光阻的形成方法可為旋轉塗佈技術，而其圖案化方法可採用可接受的光微影技術。一旦圖案化光阻，可對第二區100B佈植n型雜質，而光阻可作為遮罩以實質上避免n型雜質佈植至第一區100A(如n型金氧半區)中。佈植至第二區100B中的n型雜質(如磷、砷、或類似物)其濃度可低於或等於1018cm-3，比如介於約1017cm-3至約1018cm-3之間。在佈植後可移除光阻，且移除方法可為可接受的灰化製程。
在佈植第二區100B後，可形成光阻於第二區100B中的鰭狀物56與隔離區54上。圖案化光阻以露出基板50的第一區100A(如n型金氧半區)。光阻的形成方法可為旋轉塗佈技術， 而其圖案化方法可採用可接受的光微影技術。一旦圖案化光阻，可對第一區100A佈植p型雜質，而光阻可作為遮罩以實質上避免p型雜質佈植至第二區100B(如p型金氧半區)中。佈植至第一區100A中的p型雜質(如硼、二氟化硼、或類似物)其濃度可低於或等於1018cm-3，比如介於約1017cm-3至約1018cm-3之間。在佈植後可移除光阻，且移除方法可為可接受的灰化製程。
在佈植第一區100A與第二區100B後，可進行回火以活化佈植的p型雜質與n型雜質。佈植製程可形成p型井於第一區100A(如n型金氧半區)中，並形成n型井於第二區100B(如p型金氧半區)中。在一些實施例中，可在成長磊晶鰭狀物的材料時進行臨場摻雜，以省略佈植製程。然而臨場摻雜亦可搭配佈植製程。
在第8A、8B、與8C圖中，第一閘極間隔物80形成於鰭狀物56上之個別的虛置閘極70與76(見第8A與8B圖)及/或虛置閘極介電層58(見第8C圖)露出的表面上。可採用任何合適方法以形成第一閘極間隔物80。在一些實施例中，可採用沉積法如化學氣相沉積、原子層沉積、或類似方法以形成第一閘極間隔物80。如第8A圖所示的一些實施例中，第一閘極間隔物80的厚度T1為約30Å。第一閘極間隔物80可包含任何合適材料。在一些實施例中，第一閘極間隔物80可包含氮碳氧化矽。
在第9A、9B、與9C圖中，可進行佈植以用於輕摻雜源極/汲極區133及79。與第7A、7B、與7C圖所述的佈植類似，可形成遮罩(未圖示)如光阻於第一區100A(如n型金氧半區)上並露出第二區100B(如p型金氧半區)，使p型雜質得以佈植至第 二區100B中露出的鰭狀物56，以形成輕摻雜源極/汲極區79。接著可移除遮罩。接著可形成遮罩(未圖示)如光罩於第二區100B上並露出第一區100A，使n型雜質得以佈植至第一區100A中露出的鰭狀物56，以形成輕摻雜源極/汲極區133。接著可移除遮罩。n型摻質可為任何前述的n型雜質，而p型可為任何前述的p型雜質。輕摻雜源極/汲極區133與79的濃度可各自介於約1015cm-3至約1016cm-3之間。可採用回火以活化佈植的雜質。
如第10A至10C圖所示，可形成額外的閘極間隔物於第一閘極間隔物80上。首先，可形成第二閘極間隔物83於第一閘極間隔物80上。可採用任何合適方法以形成第二閘極間隔物83。在一些實施例中，可採用沉積如原子層沉積、化學氣相沉積、或類似方法形成第二閘極間隔物83。可採用任何合適材料形成第二閘極間隔物83。在一些實施例中，第二閘極間隔物83可包含氮碳氧化矽。如第10A圖所示的一些實施例中，第二閘極間隔物83的厚度T2可為約30Å。在形成第二閘極間隔物83後，形成第三閘極間隔物85於第二閘極間隔物83上。可採用任何合適方法形成第三閘極間隔物85。在一些實施例中，可採用沉積法如原子層沉積、化學氣相沉積、或類似方法形成第三閘極間隔物85。可採用任何適材料形成第三閘極間隔物85。在一些實施例中，第三閘極間隔物85可包含氮化矽。在一些實施例中，第三閘極間隔物85的厚度T3可為約40Å，如第10A圖所示。在一些實施例中，可形成更多或更少的間隔物。
接著進行圖案化製程以移除第一閘極間隔物80、第二閘極間隔物83、與第三閘極間隔物85的多餘部份，其採用 任何可接受的圖案化製程。在一些實施例中，採用可接受的微影技術以沉積並圖案化光阻，而光阻中的開口露出第一閘極間隔物80、第二閘極間隔物83、與第三閘極間隔物85需移除的部份。蝕刻製程採用光阻作為遮罩。蝕刻製程可為非等向。蝕刻之後，可移除輕摻雜汲極區與隔離區54上的部份第一閘極間隔物80、第二閘極間隔物83、與第三閘極間隔物85，如第11A至11C圖所示的結構。
在第12A至12C到第21圖中，形成磊晶源極/汲極區82與84於第一區100A與第二區100B中(見第15A至15C、16、20A至20C、及21圖所示的磊晶源極/汲極區82與84)。在一些實施例中，可在形成磊晶源極/汲極區84於第二區100B之前，先形成磊晶源極/汲極區82於第一區100A中。此外亦可在形成磊晶源極/汲極區82於第一區100A之前，先形成磊晶源極/汲極區84於第二區100B中。
在第12A至12C圖到第16圖中，形成磊晶源極/汲極區82於第一區100A中。在形成磊晶源極/汲極區82於第一區100A如n型金氧半區中時，可遮罩第二區100B如p型金氧半區(未圖示)。
如第12A與12B圖所示，蝕刻第一區100A中的鰭狀物56其源極/汲極區，以形成開口35。蝕刻可形成開口35於相鄰的虛置閘極70之間，其可為任何可接受的蝕刻製程。在一些實施例中，可進行多個蝕刻製程以形成開口35於基板50中。舉例來說，可先進行等向蝕刻如乾蝕刻，其蝕刻氣體可為四氟化碳、氯氣、三氟化氮、六氟化硫、或上述之組合。舉例來說， 等向蝕刻後的開口35其深度D1可介於約150Å至約500Å之間。
一些實施例接著進行濕蝕刻以擴大開口35。濕蝕刻可採用氫氧化四甲基銨溶液、氫氧化鉀溶液、或類似物。在一些例示性實施例中，氫氧化四甲基銨溶液的濃度介於約1%至約30%之間。在濕蝕刻時，氫氧化四甲基銨溶液的溫度可介於約20℃至約100℃之間。在濕蝕刻後，可形成晶面於開口35中，且晶面包含基板50的(111)平面。在一些例示性實施例中，濕蝕刻後的開口35其深度D1可介於約300Å至約800Å之間。上述製程形成的結構如第12A與12B圖所示。
如第13A與13B圖所示，接著形成磊晶層39。在磊晶前可先進行預清潔，其可採用氫氟酸為主的氣體或矽鈷鎳為主的氣體。預清潔步驟可移除任何不想要的氧化矽，比如開口35中露出的表面其原生氧化物。在一些實施例中，進行高溫烘烤。在其他實施例中，可省略烘烤步驟。高溫烘烤可視情況搭配氯化氫氣體。烘烤溫度可介於約700℃至約900℃之間。烘烤壓力可介於約10torr至約200torr之間。舉例來說，烘烤時間可介於約30秒至約4分鐘之間。高溫烘烤亦可自基板50其露出表面上移除原生氧化物，比如開口35中露出的表面。
接著選擇性磊晶成長半導體材料如矽鍺於開口35中，以形成磊晶層39。磊晶層39可包含任何可接受的材料，比如適用於n型鰭狀場效電晶體的任何材料。舉例來說，若鰭狀物56為矽，則磊晶源極/汲極區82可包含矽、碳化矽、磷碳化矽、磷化矽、或類似物。磊晶溫度可介於約600℃至約900℃之間。在一些實施例中，可添加蝕刻氣體以促進選擇性成長在基 板50的露出表面上，而不成長於介電物如第一閘極間隔物80、第二閘極間隔物83、第三閘極間隔物85、與遮罩72上。蝕刻氣體可包含氫氣、氯化氫、二氯化矽、二氯化鍺、或類似物。製程氣體的壓力可介於約10torr至約200torr之間。舉例來說，磊晶層39其厚度T4可介於約10Å至約200Å之間。
在磊晶中，可在成長步驟中摻雜所需的n型雜質。在一些實施例中，磊晶層39中n型雜質如磷的濃度低於約1E21/cm3，且可介於約1E18/cm3至約1E22/cm3之間。在其他實施例中，在磊晶磊晶層39時未添加n型雜質。
如第14A與14B圖所示，磊晶成長磊晶層45於磊晶層39上。磊晶層45的組成(如元素與其比例)可不同於磊晶層39的組成。形成磊晶層45的製程條件可與形成磊晶層39的製程條件類似，差別在於調整製程氣體的比例。此外，在磊晶磊晶層45時，可臨場摻雜n型雜質如磷。磊晶層45中的n型雜質濃度可高於磊晶層39中的n型雜質濃度。舉例來說，磊晶層45中n型雜質濃度可介於約1E20/cm3至約8E20/cm3之間。
磊晶層45可包含不同材料組成的下側層與上側層。第14B圖中的虛線43標示磊晶層45其上側層與下側層之間的界面。在其他實施例中，磊晶層45可具有實質上一致的組成。
在形成磊晶層45後，藉由磊晶形成蓋層47，如第15A與15B圖所示。蓋層47的組成(如所含元素與其比例)可不同於磊晶層45的組成。在一些實施例中，蓋層47的厚度T5可介於約10Å至約200Å之間。
在磊晶蓋層47時，可臨場摻雜n型雜質如磷。在一 些實施例中，蓋層47中的n型雜質濃度高於磊晶層45與39中的n型雜質濃度。可在相同腔室中臨場成長磊晶層39、45、與47而不破真空。
第一區100A中的磊晶源極/汲極區82可包含磊晶層39、磊晶層45、與蓋層47。第15A至15C圖的實施例中，每一磊晶源極/汲極區82與其他磊晶源極/汲極區82彼此物理分隔。在一些實施例中，兩個或更多相鄰的磊晶源極/汲極區82可合併。第16圖係一些實施例中，具有合併的磊晶源極/汲極區之鰭狀場效電晶體的剖視圖，其沿著第1圖之剖面C-C。在第16圖中，兩個相鄰的磊晶源極/汲極區82合併。在一些實施例中，超過兩個相鄰的磊晶源極/汲極區82可合併。
在第17A與17B圖至第21圖中，形成磊晶源極/汲極區84於第二區100B(如p型金氧半區)中。在此製程中，可遮罩n型金氧半區(未圖示)。
如第17A與17B圖所示，蝕刻第二區100B中的磊晶鰭狀物之源極/汲極區，以形成開口23。蝕刻製程可讓開口23形成於相鄰的虛置閘極76之間，如第17B圖所示。蝕刻製程可採用任何可接受的蝕刻製程。
在一些實施例中，進行等向蝕刻以形成開口23於基板50中。等向蝕刻可為乾蝕刻，其中蝕刻氣體可為四氟化碳、氯氣、三氟化氮、六氟化硫、或上述之組合。舉例來說，等向蝕刻後的開口23其深度D2可介於約150Å至約500Å之間。
接著可進行濕蝕刻以擴大開口23。濕蝕刻可採用氫氧化四甲基銨溶液、氫氧化鉀溶液、或類似物。在一些例示 性實施例中，氫氧化四甲基銨溶液的濃度介於約1%至約30%之間。在濕蝕刻時，氫氧化四甲基銨溶液的溫度可介於約20℃至約100℃之間。在濕蝕刻後，可形成晶面於開口23中，且晶面包含基板50的(111)平面。在一些例示性實施例中，濕蝕刻後的開口23其深度D2可介於約300Å至約800Å之間。上述製程形成的結構如第17A與17B圖所示。
在第18A與18B圖中，形成磊晶層51。在磊晶前可進行預清潔，其可採用氫氟酸為主的氣體或矽鈷鎳為主的氣體。預清潔步驟可移除任何不想要的氧化矽，比如開口23中露出的表面其原生氧化物。在一些實施例中，進行高溫烘烤。在其他實施例中，可省略烘烤步驟。高溫烘烤可視情況搭配氯化氫氣體。烘烤溫度可介於約700℃至約900℃之間。烘烤壓力可介於約10torr至約200torr之間。舉例來說，烘烤時間可介於約30秒至約4分鐘之間。高溫烘烤亦可自基板50其露出表面上移除原生氧化物，比如開口23中露出的表面。
如第18A與18B圖所示，選擇性磊晶成長半導體材料如矽鍺於開口23中，以形成磊晶層51。因此磊晶層51亦可稱作矽鍺層。製程氣體可包含氫氣、氮氣、二氯矽烷、矽烷、鍺烷、及/或類似物。磊晶溫度可介於約600℃至約900℃之間。在一些實施例中，可添加蝕刻氣體以促進選擇性成長在基板50的露出表面上，而不成長於介電物如第一閘極間隔物80、第二閘極間隔物83、第三閘極間隔物85、與遮罩78上。製程氣體的壓力可介於約10torr至約200torr之間。舉例來說，矽鍺的磊晶層51其厚度T7可介於約100Å至約400Å之間。
在磊晶層51的磊晶步驟中，可摻雜所需的p型雜質。舉例來說，摻雜硼時採用的製程氣體可包含乙硼烷。在一些實施例中，磊晶層51中的p型雜質(如硼)濃度低於約1E19/cm3，且可介於約1E18/cm3至約1E20/cm3之間。在其他實施例中，在磊晶磊晶層51時，未添加p型雜質。舉例來說，磊晶層51的第一鍺原子%介於約10%至約30%之間，但亦可採用不同的鍺原子%。
如第19A與19B圖所示，磊晶成長磊晶層57。磊晶層57的組成(如包含的元素與其比例)可不同於磊晶層51的組成。在一些實施例中，磊晶層57為矽鍺層，其鍺濃度高於磊晶層51的鍺濃度。舉例來說，磊晶層57的第二鍺原子%可介於約30%至約60%之間。形成磊晶層57的製程條件可與形成磊晶層51的製程條件類似，差別在於調整含矽氣體與含鍺氣體的比例。
此外，在磊晶時可臨場摻雜p型雜質如硼。磊晶層57中的p型雜質濃度可高於磊晶層51中的p型雜質濃度。舉例來說，磊晶層57中的p型雜質濃度介於約1E20/cm3至約8E20/cm3之間。
磊晶層57亦可包含鍺濃度不同的下側層與上側層，其中下側層與上側層各自具有實質上一致的鍺濃度。第19B圖的虛線63為磊晶層57的上側層與下側層之間的界面。此外，上側層中的鍺濃度可高於下側層中的鍺濃度。舉例來說，上側層的鍺濃度可大於約45%，且一些實施例中上側層與下側層的鍺濃度差異可大於約10%。
在一些實施例中，每一磊晶層51與57中的鍺濃度 實質上一致。在其他實施例中，磊晶層51與57中的一或兩者具有持續逐漸變化的鍺濃度。在個別的磊晶步驟中，含鍺前驅物(如鍺烷)的流速可持續逐漸增加。在這些實施例中，當鍺濃度逐漸增加的層狀物中，層狀物的下側部份其鍺濃度低於層狀物的上側部份其鍺濃度。
在形成磊晶層57之後，可藉由磊晶製程形成蓋層71，如第20A至20C圖所示。蓋層71的組成(如包含的元素與其比例)不同於磊晶層57的組成。蓋層71亦可為矽鍺層，而蓋層71中的鍺濃度低於磊晶層57中的鍺濃度。磊晶層57的頂部接觸蓋層71的部份，在磊晶層51、磊晶層57、與蓋層71的所有部份中具有最高鍺濃度。在一些實施例中，蓋層71的厚度T7可介於約10Å至約200Å之間。
在磊晶蓋層71時，可臨場摻雜p型雜質如硼。在一些實施例中，蓋層71中的p型雜質濃度高於磊晶層57與51中的p型雜質濃度。在一些實施例中，蓋層71中的p型雜質濃度與磊晶層57中的p型雜質濃度之間的比例大於約10。蓋層71中的p型雜質濃度與磊晶層57中的p型雜質濃度之間的比例，可介於約5至約15之間。在一些實施例中，蓋層71中的p型雜質濃度介於約1E21/cm3至約8E21/cm3之間。可在相同腔室中臨場成長磊晶層51、磊晶層57、與蓋層71而不需破真空。
如第20A至20C圖所示，磊晶源極/汲極區84包含磊晶層51、磊晶層57、與蓋層71。第20A至20C圖的實施例中，每一磊晶源極/汲極區84與其他磊晶源極/汲極區84彼此物理分隔。在一些實施例中，兩個或更多相鄰的磊晶源極/汲極區可 合併。第21圖係一些實施例中，具有合併的磊晶源極/汲極區84之鰭狀場效電晶體的剖視圖，其沿著第1圖之剖面C-C。在第21圖中，兩個相鄰的磊晶源極/汲極區84合併。在一些實施例中，超過兩個相鄰的磊晶源極/汲極區84可合併。
在第22A至22C圖中，蝕刻停止層87與層間介電物88沉積於第12A至12C圖至第21圖所示的結構上。在一實施例中，層間介電物88為可流動的化學氣相沉積法形成的可流動膜狀物。在一些實施例中，層間介電物88之組成為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其沉積方法可為任何合適方法如化學氣相沉積或電漿增強化學氣相沉積。蝕刻停止層87可由任何合適材料形成。在一些實施例中，蝕刻停止層87可由氮化矽或類似物形成，且其沉積方法可為任何合適方法如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、或類似方法。
在第23A至23C圖中，可進行平坦化製程如化學機械研磨，使虛置閘極70與76的上表面及層間介電物88的上表面齊平。在平坦化製程後，虛置閘極70與76的上表面自層間介電物88露出。在一些實施例中，化學機械研磨可移除虛置閘極70與76上的遮罩72與78(或其部份)。
在第24A至24C圖中，在移除步驟中移除保留的部份遮罩72與78及虛置閘極70與76，以形成凹陷90。每一凹陷90露出個別鰭狀物56的通道區。每一通道區位於相鄰的一對磊晶源極/汲極區82與84之間。在蝕刻虛置閘極70與76的移除步驟中，虛置介電層58可作為蝕刻停止層。在移除虛置閘極70與76 之後，接著可移除虛置介電層58。
在第25與25B圖中，形成閘極介電層92與96及閘極94與98以用於置換閘極。閘極介電層92與96沉積於凹陷90中，比如沉積於鰭狀物56的上表面及側壁上、第一閘極間隔物80的側壁上、以及層間介電物88的上表面上。在一些實施例中，閘極介電層92與96包含氧化矽、氮化矽、或上述之多層結構。在其他實施例中，閘極介電層92與96包含高介電常數介電材料。在這些實施例中，閘極介電層92與96的介電常數大於約7.0，且可包含鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛、或上述之組合的金屬氧化物或金屬矽酸鹽。閘極介電層92與96的形成方法可包含分子束磊晶、原子層沉積、電漿增強化學氣相沉積、或類似方法。
接著分別沉積閘極94與98於閘極介電層92與96上，其填入凹陷90的其餘部份。閘極94與98之組成可為含金屬材料如氮化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合、或上述之多層結構。在填入閘極94與98於凹陷90後，可進行平坦化製程如化學機械研磨，以移除閘極介電層92與96及閘極94與98超出層間介電物88之上表面的多餘部份。閘極94與98及閘極介電層92與96的保留部份，即形成鰭狀場效電晶體的置換閘極。
閘極介電層92與96可同時形成，因此兩者可由相同材料組成。閘極94與98可同時形成，因此兩者可由相同材料組成。然而在其他實施例中，閘極介電層92與96可由不同製程形成，因此兩者可由不同材料組成。閘極94與98可由不同製程 形成，因此兩者可由不同材料組成。在採用不同製程形成閘極介電層與閘極的製程中，可採用多個遮罩步驟以遮罩及露出適當的區域。
在第26A與26B圖中，蝕刻停止層101與層間介電物100沉積於層間介電物88上。在一實施例中，層間介電物100為可流動的化學氣相沉積法形成的可流動膜狀物。在一些實施例中，層間介電物100之組成為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其沉積方法可為任何合適方法如化學氣相沉積或電漿增強化學氣相沉積。蝕刻停止層101可由任何合適材料形成。在一些實施例中，蝕刻停止層101可由氮化矽或類似物形成，且其沉積方法可為任何合適方法如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、或類似方法。
在第27A與27B圖中，開口形成於層間介電物100、蝕刻停止層101、與層間介電物88中，其中開口露出第二區100B中的部份蓋層71以及第一區100A中的蓋層47。開口的形成方法可為任何合適方法，比如沉積遮罩(未圖示)、圖案化遮罩(比如採用可接受的微影技術)、以及經由遮罩進行蝕刻製程，以形成開口於層間介電物88、層間介電物100、與蝕刻停止層101中，如第27B圖所示。在一些實施例中，開口側壁可為錐狀。在其他實施例中，開口側壁可實質上垂直於層間介電物100的主要表面。
在第28A與28B圖至第30A與30B圖中，形成源極/汲極的金屬矽化物區130。在一些實施例中，接著可形成電性 連接物以連接至磊晶源極/汲極區82與84(見第33A與33B圖)。這些電性連接物的形成方法，可為沉積一或多個薄金屬層於磊晶源極/汲極區82與84上後進行回火。回火可讓薄金屬層與源極/汲極區中的矽之間產生反應，以形成磊晶源極/汲極區82與84中的金屬矽化物區。控制矽化物的參數，即可控制矽化物區延伸至磊晶成長的蓋層47與71及磊晶層45與57中的距離。在一些實施例中，可控制第二區100B(如p型金氧半區)中的矽化製程，使源極/汲極矽化區消耗蓋層71，並著陸在磊晶區57具有最高鍺濃度的區域上。在一些實施例中，磊晶層57具有最高鍺濃度的區域為蓋層71與磊晶層57的界面。如此一來，一些實施例中第二區100B內的源極/汲極矽化物區消耗蓋層71，並著陸在蓋層71與磊晶層57的界面。若源極/汲極金屬矽化物區延伸越過最高鍺濃度的區域並延伸至磊晶層57中，則可能降低磊晶源極/汲極區84的載子移動率，損傷通道區中的矽鍺應變、並增加擠壓(如TiGe擠壓)。控制矽化製程使源極/汲極的矽化物區著陸在鍺濃度最高的區域，可增加源極/汲極區中的載子移動率並增加鰭狀場效電晶體裝置的效能。
如第28A與28B圖所示，沉積第一金屬層91。第一金屬層91可包含任何合適材料如鈦、鈷、鎳、鎢、或類似物。第一金屬層91的沉積方法可為合適方法，比如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、或類似方法。第一金屬層91沿著層間介電物100的上表面延伸，並沿著層間介電物100與層間介電物88的開口側壁延伸。層間介電物100與層間介電物88中的開口露出蓋層71與47的表面，且第一金屬層91亦沿著 露出之蓋層71與47的表面延伸。
如第29A與29B圖所示，沉積第二金屬層93於第一金屬層91上。第二金屬層93可包含任何合適材料。在一些實施例中，第二金屬層93可為用於第一金屬層91之材料的氮化物。舉例來說，一些實施例之第一金屬層91可包含鈦，而第二金屬層93可包含氮化鈦。第二金屬層93的沉積方法可為任何合適方法，比如原子層沉積、化學氣相沉積、或電漿增強化學氣相沉積。在一些實施例中，第一金屬層91與第二金屬層93的合併厚度T8可介於約50Å至約500Å之間。
如第30A與30B圖所示，將第29A與29B圖中的結構升溫至回火溫度，以在結構上進行回火95。在一些實施例中，回火溫度可介於約100℃至約2000℃之間。回火可讓蓋層71與47的矽，以及第一金屬層91與第二金屬層93的金屬之間產生反應，以形成金屬矽化物區130。控制矽化製程參數，可在第二區100B中的反應消耗蓋層71，因此源極/汲極的金屬矽化物區130延伸穿過蓋層71以接觸(但未延伸超出)蓋層71與磊晶層57的界面。上述界面即鍺濃度最高處。舉例來說，可控制矽化製程的時間，使矽化物著陸在蓋層71與磊晶層57的界面。如上所述，當金屬矽化物區130止於鍺濃度最高的區域(比如第二區100B中的蓋層71及磊晶層57之間的界面)時，可增加磊晶源極/汲極區84中的載子移動率，並改善鰭狀場效電晶體裝置的效能。
如第31A與31B圖所示，導電材料97如鎢、銅、鋁、鈦、鈷、矽、鍺、及/或類似物形成於層間介電物88與層間介 電物100的開口中。在一些實施例中，導電材料97的形成方法可為電鍍。導電材料97可超出層間介電物88與層間介電物100中的開口。
如第32A與32B圖所示，可進行平坦化製程如化學機械研磨，使導電材料97的上表面與層間介電物100的上表面齊平。保留的導電材料97與第一金屬層91及第二金屬層93，一起形成接點102於第一區100A中，並形成接點104於第二區100B中。接點102與104經由金屬矽化物區130，電性連接至磊晶源極/汲極區82與84。
如第33A與33B圖所示，形成穿過層間介電物100的接點106與108。在一些實施例中，形成開口於層間介電物100中，以對應後續形成接點106與108的位置。開口的形成方法採用可接受的光微影與蝕刻技術。襯墊(如擴散阻障層)、黏著層、或類似物，以及導電材料形成於開口中。襯墊物可包含鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳、或類似物。可進行平坦化製程如化學機械研磨，自層間介電物100的表面移除多餘材料。保留的襯墊物與導電材料，即形成接點106與108於開口中。接點106物理與電性耦接至閘極94，而接點108物理與電性耦接至閘極98。
雖然第23B圖之接點102與104的剖視圖與接點106及108的剖視圖相同，但此僅用於說明目的。在一些實施例中，接點102與104的剖視圖不同於接點106與108的剖視圖。
第34圖係一些實施例中，p型金氧半裝置的源極/汲極區中的鍺濃度圖。為了說明目的，第34圖以第33A及33B 圖的實施例中的標號標示。如第34圖所示的一些實施例，蓋層71中的鍺濃度在蓋層71的表面(與基板50最遠)最低，並朝接觸磊晶層57的另一表面增加至最高。磊晶層57中的鍺濃度，可自磊晶層57接觸蓋層71的表面朝磊晶層57接觸磊晶層51的表面降低。磊晶層51中的鍺濃度，可在磊晶層51接觸磊晶層57的表面最高，且朝磊晶層51接觸基板50的另一表面降低。如第34圖所示，磊晶層51中的鍺濃度在磊晶層51與磊晶層57的界面可劇烈下降，接著朝磊晶層51與基板50的界面逐漸下降或甚至稍微增加。基板50中的鍺濃度在磊晶層51與基板50的界面最高，接著降低至0。當蓋層71、磊晶層57、與磊晶層51中的鍺濃度組合時，蓋層71與磊晶層57的界面具有最高的鍺濃度，且蓋層71遠離基板50的另一表面具有最低的鍺濃度。
如上述內容，p型金氧半裝置具有改良效能。進行金屬矽化製程以形成金屬矽化物區，以連接源極/汲極區至導電結構。控制矽化製程，可讓源極/汲極矽化物區消耗源極/汲極區的蓋層，並著陸在源極/汲極區其鍺濃度最高的區域上。在一些實施例中，源極/汲極區其鍺濃度最高的區域，為蓋層與下方磊晶區的界面。如此一來，一些實施例中的p型金氧半裝置內的源極/汲極矽化物區形成以消耗上方蓋層，並著陸在蓋層與下方磊晶層的界面。若源極/汲極的金屬矽化物區延伸穿過鍺濃度最高的區域，並延伸至下方磊晶層，則可能降低源極/汲極區的載子移動率、損傷通道區中的矽鍺應變、並增加擠壓(如TiGe擠壓)。控制矽化製程使源極/汲極的矽化物區著陸在鍺濃度最高的區域，可增加源極/汲極區中的載子移動率並 增加鰭狀場效電晶體裝置的效能。
一些實施例提供鰭狀場效電晶體的形成方法，其包括形成閘極堆疊於基板上。方法亦包括蝕刻多個凹陷於基板中，且凹陷的第一凹陷與第二凹陷分別位於閘極堆疊的兩側上。方法亦包括分別磊晶成長多個源極/汲極區於每一凹陷中，其中每一源極/汲極區包括蓋層沿著源極/汲極區的上表面，且每一源極/汲極區中的第一材料在蓋層與下方磊晶層之間的界面具有最高濃度。方法亦包括沉積多個含金屬層於每一源極/汲極區上並接觸每一源極/汲極區。方法亦包括進行回火，且在回火後形成多個金屬矽化物區於每一源極/汲極區上，其中每一金屬矽化物區延伸穿過蓋層並止於下方磊晶層之表面。在一實施例中，方法亦包括沉積層間介電物於每一源極/汲極區上；並形成多個開口於層間介電物中，其中每一開口露出源極/汲極區。在一實施例中，方法亦包括形成電性連接物於每一開口中，且電性連接物電性連接並接觸金屬矽化物區。在一實施例中，形成電性連接物於每一開口中的步驟包括：進行電鍍製程以沉積鎢於每一開口中。在一實施例中，第一材料包括鍺，且蓋層包括鍺。在一實施例中，回火後的每一金屬矽化物區止於第一材料在個別源極/汲極區中的最高濃度處。在一實施例中，沉積含金屬層的步驟包括沉積第一含金屬層與沉積第二含金屬層，且第二含金屬層為第一含金屬層的材料之氮化物。在一實施例中，第一含金屬層為鈦，而第二含金屬層為氮化鈦。在一實施例中，第一含金屬層與第二含金屬層的總厚度介於約50Å至約500Å之間。在一實施例中，蓋層包含矽鍺，而蓋層的 厚度介於約10Å至約200Å之間。在一實施例中，回火步驟包含加熱源極/汲極區的溫度到約100℃至2000℃之間。
一些實施例提供之方法包括形成閘極堆疊於基板上。方法亦包括形成兩個源極/汲極區於基板中，且兩個源極/汲極區位於閘極堆疊的兩側上，而形成兩個源極/汲極區於基板中的步驟包括：蝕刻兩個凹陷於基板中；磊晶成長第一區於每一凹陷中，其中第一區包含第一鍺濃度的矽鍺；磊晶成長第二區於每一凹陷中的第一區上，其中第二區包含第二鍺濃度的矽鍺；以及磊晶成長蓋層於第二區上，且蓋層包含第三鍺濃度的矽鍺，其中每一源極/汲極區中鍺濃度最高的區域為第二區與蓋層之間的界面。方法亦包括沉積第一含金屬層於每一源極/汲極區上，且第一含金屬層接觸源極/汲極區。方法亦包括沉積第二含金屬層於第一含金屬層上，且第二含金屬層接觸第一含金屬層。方法亦包括回火源極/汲極區以形成金屬矽化物區於每一源極/汲極區上，其中每一源極/汲極區的金屬矽化物區延伸穿過蓋層並接觸(但未延伸出)源極/汲極區中最高鍺濃度的區域。在一實施例中，第一含金屬層包含鈦，而第二含金屬層包含氮化鈦，且個別源極/汲極區中鍺濃度最高的區域對應形成金屬矽化物區之步驟前的蓋層與第二區之間的界面。在一實施例中，第一含金屬層與第二含金屬層的總厚度介於約50Å至約500Å之間。在一實施例中，蓋層的厚度介於約10Å至約200Å之間。在一實施例中，方法亦包括形成第一層間介電物於源極/汲極區上；形成第二層間介電物於第一層間介電物上；形成開口於第一層間介電物與第二層間介電物中，其中開口露 出金屬矽化物區；以及電鍍鎢於開口中，使鎢接觸金屬矽化物區。在一實施例中，第二鍺濃度高於第一鍺濃度。在一實施例中，第二區包括底層與上側層，其中上側層中的鍺濃度為約45%，而底層中的鍺濃度低於45%。
一些實施例提供之種鰭狀場效電晶體裝置包括：兩個源極/汲極區位於閘極堆疊的兩側上。其中每一源極/汲極區包括沿著個別源極/汲極區之上表面的蓋層；每一蓋層位於個別的磊晶區上，且每一源極/汲極區中鍺濃度最高的區域為接觸個別蓋層的個別磊晶區的上表面。鰭狀場效電晶體裝置亦包含金屬矽化物區，其位於每一源極/汲極區上，其中每一源極/汲極區中的金屬矽化物區延伸穿過個別蓋層，並接觸但未延伸出個別磊晶區的上表面。在一實施例中，層間介電物位於源極/汲極區上，且多個電性連接物延伸穿過層間介電物，使個別的電性連接物接觸金屬矽化物區。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種鰭狀場效電晶體的形成方法，包括：形成一閘極堆疊於一基板上；蝕刻多個凹陷於該基板中，且該些凹陷的一第一凹陷與一第二凹陷分別位於該閘極堆疊的兩側上；分別磊晶成長多個源極/汲極區於每一該些凹陷中，其中每一該些源極/汲極區包括一蓋層沿著該些源極/汲極區的上表面，其中每一該些源極/汲極區中的一第一材料在該蓋層與一下方磊晶層之間的界面具有最高濃度；沉積多個含金屬層於每一該些源極/汲極區上並接觸每一該些源極/汲極區；以及進行一回火，且在該回火後形成多個金屬矽化物區於每一該些源極/汲極區上，其中每一該些金屬矽化物區延伸穿過該蓋層並止於該下方磊晶層之表面。
TW106139479A 2016-11-29 2017-11-15 鰭狀場效電晶體與其形成方法 TWI749102B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427490P 2016-11-29 2016-11-29
US62/427,490 2016-11-29
US15/725,867 US10522359B2 (en) 2016-11-29 2017-10-05 FinFET device and method of forming
US15/725,867 2017-10-05

Publications (2)

Publication Number Publication Date
TW201820540A true TW201820540A (zh) 2018-06-01
TWI749102B TWI749102B (zh) 2021-12-11

Family

ID=62190459

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106139479A TWI749102B (zh) 2016-11-29 2017-11-15 鰭狀場效電晶體與其形成方法

Country Status (3)

Country Link
US (3) US10522359B2 (zh)
CN (1) CN108122777B (zh)
TW (1) TWI749102B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11315838B2 (en) 2018-09-28 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
TWI764050B (zh) * 2018-09-28 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11721745B2 (en) 2018-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for increasing germanium concentration of surfaces of a silicon germanium portion of a fin and resulting semiconductor devices

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
DE102015112427B4 (de) * 2015-07-29 2017-04-06 Infineon Technologies Ag Halbleitervorrichtung mit einer allmählich zunehmenden Felddielektrikumsschicht und Verfahren zum Herstellen einer Halbleitervorrichtung
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10522359B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
CN109427680B (zh) * 2017-08-28 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
US10879124B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form a fully strained channel region
KR102471539B1 (ko) * 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10431502B1 (en) * 2018-04-16 2019-10-01 International Business Machines Corporation Maskless epitaxial growth of phosphorus-doped Si and boron-doped SiGe (Ge) for advanced source/drain contact
CN111106173B (zh) * 2018-10-29 2023-06-06 联华电子股份有限公司 半导体装置及其形成方法
KR20240063193A (ko) * 2019-02-08 2024-05-09 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스, 반도체 디바이스를 제조하는 방법, 및 프로세싱 시스템
KR102655419B1 (ko) * 2019-05-14 2024-04-05 삼성전자주식회사 반도체 장치
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11329139B2 (en) * 2019-07-17 2022-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with reduced trap defect and method of forming the same
KR102821369B1 (ko) * 2019-08-07 2025-06-17 삼성전자주식회사 반도체 소자
US11502197B2 (en) * 2019-10-18 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxial layers
US11502005B2 (en) 2020-02-19 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US11398385B2 (en) 2020-05-08 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11631612B2 (en) 2020-05-26 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102021107477A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung
US11257926B2 (en) * 2020-06-08 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact structures
US11348835B2 (en) 2020-07-31 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Ion implantation for nano-FET
US11355587B2 (en) * 2020-08-06 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain EPI structure for device boost
US11508621B2 (en) * 2020-08-21 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11646377B2 (en) 2020-08-21 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US12068322B2 (en) * 2021-01-29 2024-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a multi-layer epitaxial source/drain region having varying concentrations of boron and germanium therein
US11495599B2 (en) * 2021-02-19 2022-11-08 Nanya Technology Corporation Semiconductor device with self-aligning contact and method for fabricating the same
US11984483B2 (en) 2021-03-26 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing thereof
US12414329B2 (en) * 2021-07-09 2025-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Forming low-resistance capping layer over metal gate electrode
CN115881538A (zh) * 2021-09-27 2023-03-31 联华电子股份有限公司 半导体元件及其制作方法
US12396192B2 (en) * 2021-10-20 2025-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Leakage reduction for multi-gate devices
US12302603B2 (en) 2022-04-28 2025-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of formation
US20250098219A1 (en) * 2023-09-15 2025-03-20 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with isolated source/drains and methods

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3516558B2 (ja) * 1996-08-26 2004-04-05 シャープ株式会社 半導体装置の製造方法
US7112483B2 (en) * 2003-08-29 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a device having multiple silicide types
JP2007214481A (ja) * 2006-02-13 2007-08-23 Toshiba Corp 半導体装置
KR100798814B1 (ko) * 2006-09-20 2008-01-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
KR100773359B1 (ko) * 2006-11-20 2007-11-05 삼성전자주식회사 높은 이동도를 갖는 트랜지스터들의 제조방법 및 그에 의해제조된 트랜지스터들
US20080119025A1 (en) * 2006-11-21 2008-05-22 O Sung Kwon Method of making a strained semiconductor device
US7825477B2 (en) * 2007-04-23 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with localized stressor
US9640638B2 (en) * 2008-05-15 2017-05-02 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure to achieve lower RDSON
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8482079B2 (en) * 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8609518B2 (en) * 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
KR101908451B1 (ko) * 2012-06-04 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8853060B1 (en) * 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9372249B2 (en) * 2013-06-27 2016-06-21 General Electric Company Systems and methods for calibrating phase and sensitivity of current transducers
US9209175B2 (en) 2013-07-17 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having epitaxy regions with reduced facets
US10522359B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721745B2 (en) 2018-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for increasing germanium concentration of surfaces of a silicon germanium portion of a fin and resulting semiconductor devices
TWI816801B (zh) * 2018-06-29 2023-10-01 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
US12237404B2 (en) 2018-06-29 2025-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for increasing germanium concentration of surfaces of a silicon germanium portion of a Fin and resulting semiconductor devices
US11315838B2 (en) 2018-09-28 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
TWI764050B (zh) * 2018-09-28 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US12211752B2 (en) 2018-09-28 2025-01-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI740250B (zh) * 2018-10-31 2021-09-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US11532507B2 (en) 2018-10-31 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
US20180151378A1 (en) 2018-05-31
US11004688B2 (en) 2021-05-11
US20200135476A1 (en) 2020-04-30
US20210233771A1 (en) 2021-07-29
CN108122777B (zh) 2022-11-18
US11854811B2 (en) 2023-12-26
TWI749102B (zh) 2021-12-11
US10522359B2 (en) 2019-12-31
CN108122777A (zh) 2018-06-05

Similar Documents

Publication Publication Date Title
TWI749102B (zh) 鰭狀場效電晶體與其形成方法
CN111223936B (zh) 半导体装置与其形成方法
TW202123387A (zh) 半導體裝置的製造方法
CN110875253A (zh) 半导体装置的形成方法
TW202011518A (zh) 半導體裝置的形成方法
CN111128886B (zh) 半导体装置的形成方法
CN110838488A (zh) 半导体装置与其形成方法
CN111952369A (zh) 半导体装置的形成方法
CN111261521B (zh) 半导体器件及其形成方法
TW201916257A (zh) 半導體裝置與其形成方法
TW202008433A (zh) 半導體裝置的形成方法
TW201816895A (zh) 半導體結構的形成方法
TWI873528B (zh) 半導體裝置及方法
TW202010050A (zh) 積體電路裝置的形成方法
TW202017057A (zh) 鰭狀場效電晶體裝置
TW202008597A (zh) 半導體裝置及其製造方法
TWI743502B (zh) 半導體裝置與其形成方法
TWI816801B (zh) 半導體裝置與其形成方法
TWI817165B (zh) 半導體裝置的形成方法
CN110957226A (zh) 半导体装置的形成方法
TWI865137B (zh) 半導體裝置的形成方法
TW202201547A (zh) 半導體裝置
CN113161353A (zh) 半导体装置
TWI743252B (zh) 鰭狀場效電晶體裝置與其形成方法
TWI807762B (zh) 半導體裝置的製作方法