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TW201820482A - 半導體裝置的製造方法 - Google Patents

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TW201820482A
TW201820482A TW106123786A TW106123786A TW201820482A TW 201820482 A TW201820482 A TW 201820482A TW 106123786 A TW106123786 A TW 106123786A TW 106123786 A TW106123786 A TW 106123786A TW 201820482 A TW201820482 A TW 201820482A
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fin
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gate
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廖志騰
陳志山
邱意為
夏英庭
翁子展
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台灣積體電路製造股份有限公司
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供鰭式場效電晶體裝置及其製造方法，此方法包含在基底上方形成鰭，形成隔離區相鄰於鰭，在鰭的上方形成虛設閘極結構，將相鄰於虛設閘極結構的鰭凹陷，以形成第一凹陷，第一凹陷具有U形底面，U形底面在隔離區的頂面下方，將第一凹陷重新塑形，以形成重新塑形後的第一凹陷，重新塑形後的第一凹陷具有V形底面，V形底面的至少一部分包含一或多個階梯，在重新塑形後的第一凹陷內磊晶成長源極/汲極區。

Description

半導體裝置的製造方法
本發明實施例是關於半導體技術，特別是有關於鰭式場效電晶體裝置及其製造方法。
半導體裝置用於多種電子應用中，舉例來說像是個人電腦、行動電話、數位相機及其他電子設備。通常藉由在半導體基底上方按順序地沉積絕緣或介電層、導電層和半導體層的各種材料，並使用微影技術將各種材料層圖案化，以形成電路組件及元件在半導體基底上而製造出半導體裝置。
半導體產業藉由不斷地縮減最小部件(feature)的尺寸，而持續改善了各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，這使得更多的元件可以被整合至指定的面積內。然而，隨著最小部件的尺寸縮減，其所衍生出的額外問題需要解決。
根據一些實施例，提供半導體裝置的製造方法。此方法包含在基底上方形成鰭，形成隔離區相鄰於鰭，在鰭的上方形成虛設閘極結構，將相鄰於虛設閘極結構的鰭凹陷，以形成第一凹陷，第一凹陷具有U形底面，U形底面在隔離區的頂面下方，將第一凹陷重新塑形，以形成重新塑形後的第一凹陷，重新塑形後的第一凹陷具有V形底面，V形底面的至少一 部分包含一或多個階梯，以及在重新塑形後的第一凹陷內磊晶成長源極/汲極區。
根據另一些實施例，提供半導體裝置的製造方法。此方法包含將基底圖案化以形成條狀物，條狀物包含第一半導體材料，沿著條狀物的側壁形成隔離區，條狀物的上部延伸至隔離區的頂面上方，沿著條狀物的上部之側壁和頂面形成虛設閘極結構，在條狀物的上部之暴露出的部分上實施異向性蝕刻製程，以形成第一凹陷，條狀物之暴露出的部分沒有被虛設閘極結構覆蓋，在第一凹陷的側壁和底面上實施等向性蝕刻製程，以形成重新塑形後的第一凹陷，重新塑形後的第一凹陷的底面具有一或多個階梯，以及在重新塑形後的第一凹陷內磊晶成長源極/汲極區，源極/汲極區包含與第一半導體材料不同的第二半導體材料。
根據又另一些實施例，提供半導體裝置。此裝置包含在基底上方的鰭，相鄰於鰭的隔離區，沿著鰭的通道區之側壁和頂面上方的閘極結構，以及在相鄰於閘極結構的鰭上方的磊晶區，磊晶區具有V形底面，V形底面的至少一部分具有階梯狀圖案。
30‧‧‧鰭式場效電晶體
32、50‧‧‧基底
34、54‧‧‧隔離區
36、56‧‧‧鰭
38‧‧‧閘極介電質
40‧‧‧閘極電極
42、44‧‧‧源極/汲極區
52‧‧‧半導體條
53、62、72、78‧‧‧遮罩
53A、62A‧‧‧第一遮罩層
53B、62B‧‧‧第二遮罩層
55‧‧‧溝槽
58‧‧‧虛設介電層
60‧‧‧虛設閘極層
70、76‧‧‧虛設閘極
75、79‧‧‧輕摻雜源極/汲極區
80‧‧‧閘極間隔層
80A‧‧‧第一閘極間隔層
80B‧‧‧第二閘極間隔層
80C‧‧‧第三閘極間隔層
82、84‧‧‧磊晶的源極/汲極區
87‧‧‧蝕刻停止層
88、102‧‧‧層間介電質
90、124、126‧‧‧凹陷
92、96‧‧‧閘極介電層
94、98‧‧‧閘極電極
100A‧‧‧第一區
100B‧‧‧第二區
104、106、108、110‧‧‧接觸
120‧‧‧三層遮罩
120A‧‧‧底層
120B‧‧‧中間層
120C‧‧‧頂層
122、130‧‧‧間隔物
128‧‧‧部分
2000‧‧‧方法
2001、2003、2005、2007、2009、2011、2013‧‧‧步驟
D1、D2、D3、D4‧‧‧深度
H1‧‧‧高度
W1、Wa、Wb、Wc、Wd、We、Wf‧‧‧寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據工業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例，說明鰭式場效電晶體(fin field-effect transistor，FinFET)裝置的透視示意圖。
第2A、3A、4A和5A圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第6A和6B圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第7A、7B和7C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第8A、8B和8C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第9A、9B和9C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第10A、10B和10C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第11A、11B和11C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第12A、12B、12C和12D圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第13A、13B和13C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第14A、14B和14C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第15A、15B和15C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第16A、16B和16C圖是根據一些實施例，說明鰭狀場效電 晶體裝置之製造中各個中間階段的剖面示意圖。
第17A、17B和17C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第18A、18B和18C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第19A、19B和19C圖是根據一些實施例，說明鰭狀場效電晶體裝置之製造中各個中間階段的剖面示意圖。
第20圖是根據一些實施例，說明製造鰭狀場效電晶體裝置的方法的流程圖。
以下揭露提供很多不同的實施例或範例，用於實施本發明實施例之不同部件(feature)。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同的範例中可重複參考數字及/或字母，此重複是為了簡化和清楚，並非用於指定在討論的不同實施例及/或組態之間的關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於描述中，以簡化一元件或部件與其他元件或部件之間如圖所示之關係的陳述。此空間上相關的措辭 意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
實施例係描述關於特定背景，亦即，鰭式場效電晶體裝置及其製造方法。以下討論的各種實施例能夠形成鰭式場效電晶體裝置的源極/汲極區，使得在源極/汲極區內的失配差排(misfit dislocation)的數量減少，從而避免經由失配差排的形成造成源極/汲極區的鬆弛。在此描述的各種實施例係討論使用閘極後製(gate-last)製程形成鰭式場效電晶體。在其他實施例中，可以使用閘極先製(gate-first)製程。此外，一些實施例的概念可用在平面裝置中，例如平面的場效電晶體。
第1圖係繪示鰭式場效電晶體(FinFET)30之三維示意圖的一個示範例。鰭式場效電晶體30包含在基底32上的鰭36。基底32包含隔離區34，且鰭36從相鄰的隔離區34之間突出並突出於隔離區34上方。閘極介電質38沿著鰭36的側壁且在鰭36的頂面上方，閘極電極40在閘極介電質38上方。源極/汲極區42和44相對於閘極介電質38和閘極電極40設置在鰭36的相對兩側內。第1圖更繪示在後續的圖式中使用的參考剖面。剖面A-A跨過鰭式場效電晶體30的通道、閘極介電質38和閘極電極40。剖面C-C是在平行於剖面A-A且跨過通道以外的鰭36的平面上。剖面B-B垂直於剖面A-A且沿著鰭36的縱軸，並且舉例來說，在源極/汲極區42和44之間的電流的方向上。為了清楚地說明，後續的圖式是參照這些參考剖面。
第2A至18A-C圖是根據一些實施例，說明鰭式場效 電晶體裝置之製造中各個中間階段的剖面示意圖。在第2A至18A-C圖中，結尾以「A」標示的圖說明沿著第1圖中的參考剖面A-A，只除了多個鰭式場效電晶體和每個鰭式場效電晶體的多個鰭之外；結尾以「B」標示的圖說明沿著第1圖中的參考剖面B-B；且結尾以「C」標示的圖說明沿著第1圖中的剖面C-C。
第2A圖說明基底50。基底50可以是半導體基底，例如整體的(bulk)半導體基底、絕緣體上的半導體(semiconductor-on-insulator，SOI)基底或類似的材料基底，可以將半導體基底摻雜(例如，使用p型或n型摻雜物)或不摻雜。基底50可以是晶圓，例如矽晶圓。一般來說，絕緣體上的半導體基底包含在絕緣層上形成的一層半導體材料。絕緣層可以是，舉例來說，埋藏氧化(buried oxide，BOX)層、氧化矽層或類似的絕緣層。在通常是矽或玻璃基底之基底上提供絕緣層，也可以使用其他基底，例如多層的(multi-layered)或梯度變化的(gradient)基底。在一些實施例中，基底50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
基底50可進一步包含積體電路裝置(未繪示)。本發明所屬技術領域中具有通常知識者將可理解，可以在基底50內及/或上形成各式各樣的積體電路裝置，例如電晶體、二極體、電容器、電阻器、類似的裝置或前述之組合，以產生用於所形成的鰭式場效電晶體之設計上的結構和功能需求，可以使用任 何合適的方法形成積體電路裝置。
在一些實施例中，基底50可以包含第一區100A和第二區100B。第一區100A可用於形成n型裝置，例如N型金屬氧化物半導體(NMOS)電晶體，例如n型鰭式場效電晶體。第二區100B可用於形成p型裝置，例如P型金屬氧化物半導體(PMOS)電晶體，例如p型鰭式場效電晶體。因此，第一區100A又可稱為NMOS區100A，且第二區100B又可稱為PMOS區100B。
第2A圖更說明在基底50上方形成遮罩53。在一些實施例中，可以在後續的蝕刻步驟中使用遮罩53以將基底50圖案化(見第3A圖)。如第2A圖所示，遮罩53可以包含第一遮罩層53A和第二遮罩層53B。第一遮罩層53A可以是硬遮罩層，其可以包含氮化矽、氮氧化矽、碳化矽、氮碳化矽、前述之組合或類似的材料，並且可以使用任何合適的製程形成，例如原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、前述之組合或類似的製程。可以在後續的蝕刻步驟(見第3A圖)使用第一遮罩層53A，以避免或將第一遮罩層53A底下的基底50蝕刻減至最低程度。第二遮罩層53B可以包含光阻，並且在一些實施例中，第二遮罩層53B可用於將第一遮罩層53A圖案化，以在上述的後續蝕刻步驟中使用。可以使用旋塗(spin-on)技術形成第二遮罩層53B，以及使用合適的微影(photolithography)技術將第二遮罩層53B圖案化。在一些實施例中，遮罩53可以包含三層或更多遮罩層。
第3A圖說明在基底50內形成半導體條52。首先， 可以將第一遮罩層53A和第二遮罩層53B圖案化，第一遮罩層53A和第二遮罩層53B中的開口所暴露出來的基底50的區域將會形成溝槽55。接著，可以實施蝕刻製程，蝕刻製程經由遮罩53中的開口在基底50內產生溝槽55。在圖案化的遮罩53底下的基底50的剩餘部分形成複數個半導體條52。此蝕刻可以是任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似的製程或前述之組合。此蝕刻製程可以是異向性的。在一些實施例中，半導體條52可以具有介於約50nm和約60nm之間的高度H1，以及介於約6nm和約8nm之間的寬度W1。
第4A圖說明在相鄰的半導體條52之間的溝槽55(見第3A圖)內形成絕緣材料，以形成隔離區54。絕緣材料可以是例如氧化矽之氧化物、例如氮化矽之氮化物、類似的材料或前述之組合，並且可以經由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動的化學氣相沉積(flowable CVD，FCVD)(例如，在遠距電漿系統(remote plasma system)中以化學氣相沉積為基礎的材料沉積，並在沉積之後固化(curing)以使沉積材料轉換成另一種材料，例如氧化物)、類似的沉積製程或前述之組合。也可以使用經由任何合適的製程所形成的其他絕緣材料。
此外，在一些實施例中，隔離區54可以包含在以隔離區54的絕緣材料填充溝槽55之前，在溝槽55(見第3A圖)的側壁和底面上形成的順形襯層(conformal liner)(未繪示)。在一些實施例中，襯層可以包含半導體(例如矽)的氮化物、半導體 (例如矽)的氧化物、半導體(例如矽)的熱氧化物(thermal semiconductor oxide)、半導體(例如矽)的氮氧化物、高分子介電質、前述之組合或類似的材料。襯層的形成可以包含任何合適的方法，例如原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、前述之組合或類似的製程。在此類實施例中，在隔離區54的後續退火期間，襯層可以避免(或至少降低)來自半導體條52的半導體材料(例如矽及/或鍺)擴散進入周圍的隔離區54。舉例來說，在沉積隔離區54的絕緣材料之後，可以在隔離區54的絕緣材料上實施退火製程。
再參照第4A圖，平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)，可以將隔離區54的任何過量絕緣材料移除，使得隔離區54的頂面和半導體條52的頂面共平面。在一些實施例中，化學機械研磨也可以移除遮罩53。在另一些實施例中，可以使用與化學機械研磨分開的濕式清潔製程移除遮罩53。
第5A圖說明將隔離區54凹陷以形成淺溝槽隔離(Shallow Trench Isolation，STI)區。將隔離區54凹陷，使得在第一區100A和在第二區100B內的鰭56從相鄰的隔離區54之間突出。此外，隔離區54的頂面可以具有如圖所示的平坦表面、外凸表面、內凹表面(例如碟狀)或前述之組合。可以經由適當的蝕刻將隔離區54的頂面形成平的、凸的及/或凹的。可以使用合適的蝕刻製程將隔離區54凹陷，例如對隔離區54的材料具有選擇性的製程。舉例來說，可以使用利用CERTAS®蝕刻之 化學氧化物移除(chemical oxide removal)、應用材料公司(Applied Materials)的SICONI工具、或稀釋的氫氟酸(dilute hydrofluoric acid，dHF)。
在本發明所屬技術領域具有通常知識者將輕易地理解，參照第2A至5A圖所描述的製程僅是如何形成鰭56的其中一個示範例。在其他的實施例中，可以在基底50的頂面上方形成介電層；可以將蝕刻出溝槽穿過介電層；可以在溝槽內磊晶成長同質磊晶(homoepitaxial)結構；以及可以將介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭。在其他的實施例中，可將異質磊晶(heteroepitaxial)結構用於鰭。舉例來說，可以將第4A圖中的半導體條52凹陷，並且可以在凹陷的位置內磊晶成長與半導體條52不同的材料。在其他的實施例中，可以在基底50的頂面上方形成介電層；可以蝕刻出溝槽穿過介電層；可以使用與基底50不同的材料，在溝槽內磊晶成長異質磊晶結構；以及可以將介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭56。在一些實施例中，磊晶成長同質磊晶或異質磊晶結構，在成長期間可以對成長的材料進行原位(in situ)摻雜。在其他的實施例中，在磊晶成長同質磊晶或異質磊晶結構之後，可以使用例如離子植入對同質磊晶或異質磊晶結構進行摻雜。另外，在NMOS區100A(又可稱為第一區)內磊晶成長與PMOS區100B(又可稱為第二區)內的材料不同的材料可能是有優勢的。在各種實施例中，鰭56可以包含矽鍺(SixGe1-x，其中x可以介於約0和100之間)、碳化矽、純或大抵上純的鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似的材料。舉例來說， 用於形成第III-V族化合物半導體的可用材料包含，但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似的材料。
在第6A和6B圖中，在鰭56上形成虛設介電層58。虛設介電層58可以是，舉例來說，氧化矽、氮化矽、前述之組合或類似的材料，並且可以根據合適的技術沉積(例如使用化學氣相沉積、物理氣相沉積、前述之組合或類似的技術)或熱成長(例如使用熱氧化或類似的技術)。在虛設介電層58上方形成虛設閘極層60，以及在虛設閘極層60上方形成遮罩62。在一些實施例中，可以在虛設介電層58上方沉積虛設閘極層60，以及接著使用例如化學機械研磨製程將虛設閘極層60平坦化。可以在虛設閘極層60上方沉積遮罩62。虛設閘極層60可以由例如多晶矽製成，但也可以使用相對於隔離區54的材料具有高蝕刻選擇性的其他材料。遮罩62可以包含例如氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似的材料或前述之組合的一或多層。在一實施例中，遮罩62包含以氮化矽形成的第一遮罩層62A和以氧化矽形成的第二遮罩層62B。在一些實施例中，第一遮罩層62A可以具有介於約9nm和約13nm之間的厚度，以及第二遮罩層62B可以具有介於約110nm和約130nm之間的厚度。
再參照第6A和6B圖，在繪示的實施例中，跨過第一區100A和第二區100B形成單一的虛設介電層58、單一的虛設閘極層60和單一的遮罩62。在其他的實施例中，可以在第一區100A和第二區100B內形成分開的虛設介電層、分開的虛設閘極層和分開的遮罩。在一些實施例中，虛設介電層58可以具 有介於約11nm和約15nm之間的厚度，以及虛設閘極層60可以具有介於約155nm和約165nm之間的厚度。在一些實施例中，可以省略虛設介電層58。
在第7A、7B和7C圖中，可以使用合適的微影和蝕刻技術將遮罩62(見第6A和6B圖)圖案化，以在第一區100A內形成遮罩72，並在第二區100B內形成遮罩78。然後可以經由合適的蝕刻製程將遮罩72和78的圖案轉移到虛設閘極層60，以在第一區100A內形成虛設閘極70，並在第二區100B內形成虛設閘極76。可選擇地，可以將遮罩72和78的圖案類似地轉移到虛設介電層58。虛設閘極70和76的圖案覆蓋鰭56的各自的通道區，且將鰭56的源極/汲極區暴露出來。虛設閘極70和76也可以具有縱長的方向，其大抵上垂直於各自的鰭56的縱長方向。虛設閘極70和76的尺寸以及在虛設閘極70和76之間的間距(pitch)，可以取決於晶粒內形成虛設閘極的區域。在一些實施例中，相較於虛設閘極70和76位於晶粒的邏輯區(例如，設置邏輯電路的地方)，當虛設閘極70和76位於晶粒的輸入/輸出區(例如，設置輸入/輸出電路的地方)時，虛設閘極70和76可以具有較大的尺寸和較大的間距。在一些實施例中，虛設閘極70可以具有介於約15nm和約27nm之間的寬度，以及虛設閘極76可以具有介於約15nm和約27nm之間的寬度。
再參照第7A、7B和7C圖，可以在鰭56、半導體條52及/或基底50內形成適當的井(未繪示)。舉例來說，可以在第一區100A內形成P型井，以及可以在第二區100B內形成N型井。可以使用光阻或其他的遮罩(未繪示)，以達到對不同的區 100A(又可稱為第一區)和100B(又可稱為第二區)的不同植入步驟。舉例來說，可以在第一區100A和第二區100B內的鰭56和隔離區54上方形成光阻。將光阻圖案化以暴露出基底50的第二區100B，例如PMOS區，同時保護第一區100A，例如NMOS區。可以經由使用旋塗技術形成光阻，以及可以使用合適的微影技術將光阻圖案化。一旦光阻圖案化後，在第二區100B內植入n型雜質，且光阻可作為遮罩以大抵上避免n型雜質植入第一區100A內。n型雜質可以是磷、砷或類似的材料，且可以在第二區100B內植入等於或小於1018cm-3的濃度，例如在從約1017cm-3至約1018cm-3的範圍內。在植入製程之後，可以使用例如合適的灰化(ashing)製程將光阻移除，接著進行溼式清潔製程。
在第二區100B的植入之後，可以在第一區100A和第二區100B內的鰭56和隔離區54上方形成第二光阻(未繪示)。將第二光阻圖案化，以暴露出基底50的第一區100A，同時保護第二區100B。可以經由使用旋塗技術形成第二光阻，以及使用合適的微影技術將第二光阻圖案化。一旦第二光阻圖案化後，在第一區100A內植入p型雜質，且第二光阻可作為遮罩，以大抵上避免p型雜質植入第二區100B內。p型雜質可以是硼、BF2或類似的材料，且可以在第一區100A內植入等於或小於1018cm-3的濃度，例如在從約1017cm-3至約1018cm-3的範圍內。在植入製程之後，可以使用舉例來說合適的灰化製程將第二光阻移除，接著進行溼式清潔製程。
在第一區100A和第二區100B內植入適當的雜質之 後，可以實施退火以活化植入的p型和n型雜質。植入製程可以在第一區100A內形成P型井，以及可以在第二區100B內形成N型井。在一些實施例中，鰭為磊晶成長，在成長製程期間，鰭56的成長材料可以實施原位摻雜。
在第8A、8B和8C圖中，在虛設閘極70和76(見第8A和8B圖)之暴露出的表面及/或在鰭56(見第8C圖)上方的虛設介電層58上形成閘極間隔層80。可以使用任何合適的方法形成閘極間隔層80。在一些實施例中，可以使用沉積(例如化學氣相沉積、原子層沉積或類似的製程)形成閘極間隔層80。在一些實施例中，閘極間隔層80可以包含例如氮化矽(SiN)、氮氧化矽、氮碳化矽、氮碳氧化矽(SiOCN)、前述之組合或類似的材料之一或多層。在一些實施例中，閘極間隔層80可以包含第一閘極間隔層80A、在第一閘極間隔層80A上方的第二閘極間隔層80B、和在第二閘極間隔層80B上方的第三閘極間隔層80C。在一些實施例中，第一閘極間隔層80A包含氮碳氧化矽(SiOCN)，第二閘極間隔層80B包含氮碳氧化矽(SiOCN)，以及第三閘極間隔層80C包含氮化矽(SiN)。在一些實施例中，第一閘極間隔層80A具有介於約3nm和約5nm之間的厚度，第二閘極間隔層80B具有介於約3nm和約5nm之間的厚度，以及第三閘極間隔層80C具有介於約4nm和約6nm之間的厚度。
再參照第8A、8B和8C圖，在形成第一閘極間隔層80A之後，可以分別在第一區100A和第二區100B內的基底50內形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區75和79。與上述參照第7A、7B和7C圖的植入製程相似，可以在 例如NMOS區的第一區100A上方形成遮罩(未繪示)，例如光阻，同時暴露出例如PMOS區的第二區100B，以及可以在第二區100B內暴露出的鰭56內植入p型雜質，以形成輕摻雜源極/汲極區79。在輕摻雜源極/汲極區79的植入期間，虛設閘極76可作為遮罩以避免(或至少減少)摻雜物植入暴露出的鰭56之通道區內。因此，大抵上可以在暴露出的鰭56的源極/汲極區內形成輕摻雜源極/汲極區79。然後可以移除遮罩。接著，可以在第二區100B上方形成第二遮罩(未繪示)，例如光阻，同時暴露出第一區100A，以及可以在第一區100A內暴露出的鰭56內植入n型雜質，以產生輕摻雜源極/汲極區75。在輕摻雜源極/汲極區75的植入期間，虛設閘極70可作為遮罩，以避免(或至少減少)摻雜物植入暴露出的鰭56的通道區內。因此，大抵上可以在暴露出的鰭56的源極/汲極區內形成輕摻雜源極/汲極區75。然後可以移除第二遮罩。n型雜質可以是先前討論的任何n型雜質，以及p型雜質可以是先前討論的任何p型雜質。輕摻雜源極/汲極區75和79可以各自具有從約1015cm-3至約1016cm-3的雜質濃度。可以實施退火製程以活化植入的雜質。
再參照第8A、8B和8C圖，在形成輕摻雜源極/汲極區75和79之後，可以使用合適的摻雜製程對第一閘極間隔層80A摻雜碳。在說明的實施例中，在輕摻雜源極/汲極區75和79形成之後，實施第一閘極間隔層80A的碳摻雜。在其他的實施例中，可以在形成第一閘極間隔層80A之後，但是在形成輕摻雜源極/汲極區75和79之前，實施第一閘極間隔層80A的碳摻雜。接著，在第一閘極間隔層80A上方形成第二閘極間隔層80B， 以及在第二閘極間隔層80B上方形成第三閘極間隔層80C。在一些實施例中，也可以使用合適的摻雜製程對第二閘極間隔層80B進行碳摻雜。在其他的實施例中，也可以使用合適的摻雜製程對第二閘極間隔層80B和第三閘極間隔層80C進行碳摻雜。
再參照第9A、9B、9C、10A、10B和10C圖，實施圖案化製程，以移除在第一區100A內的閘極間隔層80的過量部分。可以使用任何合適的圖案化製程。首先參照第9A、9B和9C圖，在一些實施例中，在第一區100A和第二區100B上方形成三層遮罩120。三層遮罩120包含底層120A、在底層120A上方的中間層120B、以及在中間層120B上方的頂層120C。在一些實施例中，底層120A可以包含有機材料，例如旋塗碳(spin-on carbon，SOC)材料或類似的材料，並且可以使用旋轉塗布、化學氣相沉積、原子層沉積或類似的製程形成。中間層120B可以包含無機材料，其可以是氮化物(例如SiN、TiN、TaN或類似的材料)、氮氧化物(例如SiON)、氧化物(例如氧化矽)或類似的材料，並且可以使用化學氣相沉積、原子層沉積或類似的製程形成。頂層120C可以包含有機材料，例如光阻材料，並且可以使用旋轉塗布或類似的製程形成。在一些實施例中，將三層遮罩120的頂層120C圖案化以暴露出第一區100A。可以使用合適的微影技術將頂層120C圖案化。
再參照第10A、10B和10C圖，可以使用圖案化的三層遮罩120作為遮罩實施蝕刻製程。蝕刻製程可以是異向性的。在實施蝕刻製程之後，可以移除在輕摻雜源極/汲極區75上方 和在隔離區54上方的第一閘極間隔層80A、第二閘極間隔層80B和第三閘極間隔層80C的橫向部分，以為了虛設閘極70暴露出鰭56和遮罩72的頂面。第一閘極間隔層80A、第二閘極間隔層80B和第三閘極間隔層80C之沿著虛設閘極70和鰭56的側壁的部分可以留下並形成間隔物122。在其他的實施例中，也可以從鰭56的側壁移除閘極間隔層80。在圖案化閘極間隔層80之後，可以使用任何合適的移除製程移除三層遮罩120。
第11A至15C圖說明在第一區100A和第二區100B內形成磊晶的源極/汲極區82和84。在一些實施例中，在第二區100B內形成磊晶的源極/汲極區84(見第15B和15C圖)之前，可以在第一區100A內形成磊晶的源極/汲極區82(見第15B和15C圖)。在其他的實施例中，在第一區100A內形成磊晶的源極/汲極區82之前，可以在第二區100B內形成磊晶的源極/汲極區84。
第11A至14C圖說明在第一區100A內形成磊晶的源極/汲極區82。在例如NMOS區的第一區100A內形成磊晶的源極/汲極區82期間，可以遮蔽例如PMOS區的第二區100B(未繪示)。首先參照第11A、11B和11C圖，在鰭56上實施第一圖案化製程以形成在鰭56的源極/汲極區內的凹陷124。如第11B圖的剖面所示，可以使用在相鄰的虛設閘極70之間(在鰭56的內部區域中)，或者是在隔離區54和鄰近的虛設閘極70之間(在鰭56的發送(send)區域中)形成凹陷124的方式實施第一圖案化製程。在一些實施例中，第一圖案化製程可以包含合適的異向性乾式蝕刻製程，同時使用虛設閘極70、間隔物122及/或隔離區 54作為組合的遮罩。合適的異向性乾式蝕刻製程可以包含反應性離子蝕刻(RIE)、中子束蝕刻(NBE)、類似的製程或前述之組合。在一些實施例中，在第一圖案化製程中使用反應性離子蝕刻，可以選擇製程參數，像是，例如，製程氣體混合物、偏壓和射頻(RF)功率，使得實施蝕刻主要是使用物理性蝕刻，例如離子轟擊(ion bombardment)，而不是化學性蝕刻，例如經由化學反應的自由基蝕刻。在一些實施例中，可以增加偏壓以增加用在離子轟擊製程中離子的能量，且因此增加物理性蝕刻的速率。由於物理性蝕刻本質上是異向性的，且化學性蝕刻本質上是等向性的，此種蝕刻製程在垂直方向的蝕刻速率大於在橫向方向的蝕刻速率。在一些實施例中，實施異向性蝕刻製程可以使用製程氣體混合物，其包含CH3F、CH4、HBr、O2、Ar、前述之組合或類似的氣體。在一些實施例中，第一圖案化製程形成具有U形底面的凹陷124。凹陷124也可以被稱為U形凹陷124。在一些實施例中，U形凹陷124具有從鰭56的頂面量測的深度D1，其介於約53nm和約59nm之間。在一些實施例中，用於形成U形凹陷124的蝕刻製程也可以蝕刻隔離區，這在第11C圖中以虛線繪示。
參照第12A、12B和12C圖，在鰭56上實施第二圖案化製程以重新塑形U形凹陷124，並形成具有V形底面的凹陷126。凹陷126也可以稱為V形凹陷126。在一些實施例中，第二圖案化製程可以包含合適的等向性乾式蝕刻製程，同時使用虛設閘極70、間隔物122及/或隔離區54作為組合的遮罩。合適的等向性乾式蝕刻製程可以包含乾式蝕刻製程，使得實施蝕刻主 要是使用化學性蝕刻，例如經由化學反應的自由基蝕刻，而不是物理性蝕刻，例如離子轟擊。在一些實施例中，可以選擇製程參數，像是，例如，製程氣體混合物，使得實施蝕刻主要是使用化學性蝕刻而不是物理性蝕刻。在一些實施例中，可以減少偏壓以降低在離子轟擊製程中使用的離子能量，且因此降低物理性蝕刻的速率。由於物理性蝕刻本質上是異向性的，且化學性蝕刻本質上是等向性的，此種蝕刻製程在垂直方向的蝕刻速率大抵上與在橫向方向的蝕刻速率相同。在一些實施例中，用於等向性蝕刻製程的自由基可以是電中性的。在一些實施例中，實施等向性蝕刻製程可以使用製程氣體混合物，其包含HBr、CH3F、Cl2、NF3、H2、前述之組合或類似的材料。除了將U形凹陷124重新塑形成V形凹陷126之外，第二圖案化製程的等向性蝕刻製程可以將半導體條52沿著U形凹陷124的側壁和底部的部分移除，這些部份受到第一圖案化製程的異向性蝕刻製程(離子轟擊)的損傷。再者，V形凹陷126的底部可以具有階梯狀圖案。在一些實施例中，用於形成V形凹陷126的蝕刻製程也可以蝕刻隔離區54，這在第12C圖中以虛線繪示。
第12D圖說明在第12B圖中繪示的結構的一部分128(包含V形凹陷126)的放大示意圖。在圖示的實施例中，V形凹陷126具有階梯狀圖案的底部，其具有三個階梯。在其他的實施例中，階梯狀圖案可以具有少於或多於三個階梯。在一些實施例中，在階梯狀圖案中階梯的數量取決於第二圖案化製程的製程參數，像是，例如，在製程氣體混合物中的各種蝕刻氣體的數量的比例，以及第二圖案化製程的持續時間。在一些 實施例中，可以調整第二圖案化製程的蝕刻參數，以改變在階梯狀圖案中階梯的數量。V形凹陷126具有從鰭56的頂面量測的深度D2，使得深度D2大於U形凹陷124(見第11B圖)的深度D1。在一些實施例中，深度D2可以介於約53nm和約59nm之間。V形凹陷126具有從鰭56的頂面在零深度處的寬度Wa、從鰭56的頂面在深度D4處的寬度Wb、以及從鰭56的頂面在深度D3處的寬度Wc。在圖示的實施例中，深度D4是約0.5倍的深度D2，以及深度D3是約0.9倍的深度D2。在一些實施例中，寬度的比例Wa：Wb：Wc是約1：約0.98至約1.01：約0.97至約0.99。因此，V形凹陷126可以具有達到深度D3的大抵上垂直的側壁。在一些實施例中，V形凹陷126可以具有大於約5的深寬比(aspect ratio)。在圖示的實施例中，V形凹陷126的底部在深度D3和深度D2之間具有三個階梯的階梯狀圖案。在圖示的實施例中，V形凹陷126在階梯狀圖案的第一階處具有寬度Wd、在階梯狀圖案的第二階處具有寬度We、以及在階梯狀圖案的第三階處具有寬度Wf，第一階最靠近鰭56的頂面，第三階最遠離鰭56的頂面，且第二階在第一階和第三階之間。在一些實施例中，寬度的比例Wd：We：Wf是約1.5至約1.8：約1.3至約1.5：約1。
再參照第12A、12B、12C和12D圖，經由將半導體條52沿著U形凹陷124的底部和側壁的受損部分移除，以及經由將U形凹陷124重新塑形成V形凹陷126，減少或消除後續形成的源極/汲極區內的失配差排的數量。因此，可以避免經由失配差排的形成造成源極/汲極區的鬆弛。非鬆弛的源極/汲極區允許對所形成的鰭式場效電晶體的通道區施加更大的應力，其 增進所形成的鰭式場效電晶體裝置的效能特性。再者，經由減少在源極/汲極區內的失配差排的數量，可以將晶圓內已知不良裝置的數量降低至低於約30%，其提升已知良好裝置的產率。
第13A、13B和13C圖說明在第一區100A內形成磊晶的源極/汲極區82。在一些實施例中，磊晶的源極/汲極區82在V形凹陷126(見第12B、12C和12D圖)內磊晶成長，其係使用金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶成長(selective epitaxial growth，SEG)、前述之組合或類似的製程。磊晶的源極/汲極區82可以包含任何合適的材料，像是適合於n型鰭式場效電晶體的任何材料。舉例來說，若鰭56是矽，磊晶的源極/汲極區82可以包含矽、SiC、SiCP、SiP或類似的材料。磊晶的源極/汲極區82可以具有從鰭56的各自的表面升起的表面，並且可以具有晶面(facet)。在鰭56內形成磊晶的源極/汲極區82，使得每個虛設閘極70設置在各自的相鄰的一對磊晶的源極/汲極區82之間。在一些實施例中，磊晶的源極/汲極區82可以延伸超過鰭56並進入半導體條52。
在第一區100A內的磊晶的源極/汲極區82的材料可以植入摻雜物，類似於先前討論用於形成輕摻雜源極/汲極區(LDD)75的製程，隨後進行退火(見第8A、8B和8C圖)。磊晶的源極/汲極區82可以具有在從約1019cm-3至約1021cm-3的範圍內的雜質濃度。在例如NMOS區的第一區100A內的源極/汲極區 的n型雜質可以是先前討論的任何n型雜質。在其他的實施例中，可以在成長期間對磊晶的源極/汲極區82的材料進行原位摻雜。在圖示的實施例中，磊晶的源極/汲極區82中的每一個與其他的磊晶的源極/汲極區82物理性分開。在其他的實施例中，可以將兩個或更多個相鄰的磊晶的源極/汲極區82合併。在第19A、19B和19C圖中繪示此類實施例，使得兩個相鄰的磊晶的源極/汲極區82合併形成共用的源極/汲極區。在一些實施例中，可以將兩個以上相鄰的磊晶的源極/汲極區82合併。
參照第14A、14B和14C圖，在第一區100A內形成磊晶的源極/汲極區82之後，在第二區100B內形成磊晶的源極/汲極區84。在一些實施例中，使用類似於前述參照第9A至14C圖形成磊晶的源極/汲極區82的方法，在第二區100B內形成磊晶的源極/汲極區84，且為了簡潔起見，不重複詳細的描述。在一些實施例中，在例如PMOS的第二區100B內形成磊晶的源極/汲極區84期間，可以遮蔽例如NMOS區的第一區100A(未繪示)。在一些實施例中，將在第二區100B內的閘極間隔層80圖案化，以沿著虛設閘極76和鰭56的側壁形成間隔物130。可以使用類似於前述將第一區100A內的閘極間隔層80圖案化的方法，如參照第9A-10C圖，將第二區100B內的閘極間隔層80圖案化，且為了簡潔起見，在此不重複描述。隨後，蝕刻在第二區100B內的鰭56的源極/汲極區，以形成類似於V形凹陷126(見第12B、12C和12D圖)的凹陷(如第14B和14C圖中以磊晶的源極/汲極區84填充所示)。可以使用類似前述在第一區100A內形成V形凹陷126的方法，如上所述參照第11A-12D圖，在第二區 100B中形成凹陷，且為了簡潔起見，在此不重複描述。
接著，源極/汲極區在凹陷內磊晶成長第二區100B內的磊晶的源極/汲極區84，可以使用金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶成長(SEG)、前述之組合或類似的製程。磊晶的源極/汲極區84可以包含任何合適的材料，例如適合於p型鰭式場效電晶體的任何材料。舉例來說，如果鰭56是矽，磊晶的源極/汲極區84可以包含SiGe、SiGeB、Ge、GeSn或類似的材料。磊晶的源極/汲極區84可以具有從鰭56的各自表面升起的表面，並且可以具有晶面。在第二區100B內，在鰭56內形成磊晶的源極/汲極區84，使得每個虛設閘極76設置在各自的相鄰的一對磊晶的源極/汲極區84之間。在一些實施例中，磊晶的源極/汲極區84可以延伸超過鰭56並且進入半導體條52。
在第二區100B內的磊晶的源極/汲極區84的材料可以植入摻雜物，類似於前述用於形成輕摻雜源極/汲極區79的製程，接著進行退火(見第8A、8B和8C圖)。磊晶的源極/汲極區84可以具有在從約1019cm-3至約1021cm-3的範圍內的雜質濃度。在例如PMOS區的第二區100B內的磊晶的源極/汲極區84的p型雜質可以是前述的任何p型雜質。在其他的實施例中，可以在成長期間對磊晶的源極/汲極區84進行原位摻雜。在圖示的實施例中，磊晶的源極/汲極區84中的每一個與其他的磊晶的源極/汲極區84物理性分開。在其他的實施例中，可以將兩個或更多個相鄰的源極/汲極區84合併。在第19A、19B和19C圖中描述此類實施例，使得兩個相鄰的磊晶的源極/汲極區84 合併，以形成共用的源極/汲極區。在一些實施例中，可以將兩個以上相鄰的磊晶的源極/汲極區84合併。
再參照第14A、14B和14C圖，在虛設閘極70和76上方和磊晶的源極/汲極區82和84上方沉積蝕刻停止層87和層間介電質(interlayer dielectric，ILD)88源極/汲極區。在一實施例中，層間介電質88是經由可流動的化學氣相沉積(flowable CVD)形成的可流動的膜。在一些實施例中，層間介電質88由介電材料形成，例如磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)或類似的材料，並且可以經由任何合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、前述之組合或類似的方法。在一些實施例中，在將層間介電質88圖案化以形成開口用於後續形成接觸時，使用蝕刻停止層87作為停止層。因此，可以選擇蝕刻停止層87的材料，使得蝕刻停止層87的材料具有低於層間介電質88的材料的蝕刻速率。
參照第15A、15B和15C圖，可以實施平坦化製程，例如化學機械研磨，以使層間介電質88的頂面和虛設閘極70和76的頂面齊平。在平坦化製程之後，虛設閘極70和76的頂面穿過層間介電質88暴露出來。在一些實施例中，化學機械研磨也可以移除在虛設閘極70和76上的遮罩72和78，或部分遮罩72和78。
參照第16A、16B和16C圖，在蝕刻步驟中移除遮罩 72和78及虛設閘極70和76的剩餘部分，使得凹陷90形成。每一個凹陷90暴露出各自的鰭56的通道區。每個通道區設置在第一區100A內的一對相鄰的磊晶的源極/汲極區82之間，或設置在第二區100B內的一對相鄰的磊晶的源極/汲極區84之間。在移除期間，當蝕刻虛設閘極70和76時，可以使用虛設介電層58作為蝕刻停止層。在虛設閘極70和76的移除之後，可以接著將虛設介電層58移除。
參照第17A、17B和17C圖，閘極介電層92和96，以及閘極電極94和98分別在第一區100A內和第二區100B內形成用於取代閘極。在凹陷90內順形地沉積閘極介電層92和96，例如在鰭56的頂面和側壁上、分別在間隔物(又可稱為閘極間隔物)122和130的側壁上、以及在層間介電質88的頂面上。在一些實施例中，閘極介電層92和96包含氧化矽、氮化矽或前述之多層結構。在其他的實施例中，閘極介電層92和96包含高介電常數的介電材料，並且在這些實施例中，閘極介電層92和96可以具有大於約7.0的介電常數值，以及可以包含金屬氧化物；或鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的矽化物及前述之組合。閘極介電層92和96的形成方法可以包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、前述之組合或類似的方法。
接著，分別在閘極介電層92和96上方沉積閘極電極94和98，並且填充凹陷90的剩餘部分。閘極電極94和98可以由含金屬的材料製成，例如TiN、TaN、TaC、Co、Ru、Al、 Ag、Au、W、Ni、Ti、Cu、前述之組合或前述之多層結構。在填充閘極電極94和98之後，可以實施平坦化製程，例如化學機械研磨，以移除閘極介電層92和96及閘極電極94和98的過量部分，過量部分在層間介電質88的頂面上方。閘極電極94和98及閘極介電層92和96的材料所產生的剩餘部分因此形成所產生的鰭式場效電晶體的取代閘極。
在一些實施例中，閘極介電層92和96的形成可以同時發生，使得閘極介電層92和96以相同的材料製成，以及閘極電極94和98的形成可以同時發生，使得閘極電極94和98以相同的材料製成。然而，在其他的實施例中，可以經由不同的製程形成閘極介電層92和96，使得閘極介電層92和96可以由不同的材料製成，以及可以經由不同的製程形成閘極電極94和98，使得閘極電極94和98可以由不同的材料製成。當使用不同的製程時，可以使用各種遮罩步驟，以遮蔽和暴露出適當的區域。
參照第18A、18B和18C圖，在層間介電質88上方沉積層間介電質102，穿過層間介電質102和層間介電質88形成接觸104和106，以及穿過層間介電質102形成接觸108和110。在一實施例中，使用與層間介電質88相似的材料和方法形成層間介電質102，如參照上述第14A、14B和14C圖，且為了簡潔起見，在此不重複描述。在一些實施例中，層間介電質102和層間介電質88以相同的材料形成。在其他的實施例中，層間介電質102和層間介電質88以不同的材料形成。
穿過層間介電質88和102及蝕刻停止層87形成接觸104和106的開口。穿過層間介電質102和蝕刻停止層87形成 接觸108和110的開口。這些開口可以全部在相同的製程中同時形成，或在分開的製程中形成。可以使用合適的微影和蝕刻技術形成開口。在開口內形成襯層，例如擴散阻障層、黏著層或類似的層，以及在開口內形成導電材料。襯層可以包含鈦、氮化鈦、組、氮化鉭或類似的材料。導電材料可以是銅、銅合金、銀、金、鎢、鋁、鎳或類似的材料。可以實施平坦化製程，例如化學機械研磨，以從層間介電質102的頂面移除過量的材料。剩餘的襯層和導電材料在開口內形成接觸104、106、108和110。可以實施退火製程分別在磊晶的源極/汲極區82和84與接觸104和106之間的介面形成矽化物(未繪示)。接觸104物理性地且電性耦接至磊晶的源極/汲極區82，接觸106物理性地且電性耦接至磊晶的源極/汲極區84，接觸108物理性地且電性耦接至閘極電極94，以及接觸110物理性地且電性耦接至閘極電極98。雖然在第18B圖中的接觸104和106是以與接觸108和110相同的剖面繪示，但此繪示是為了說明的目的，並且在一些實施例中，接觸104和106與接觸108和110設置在不同的剖面中。
第19A、19B和19C圖說明鰭式場效電晶體裝置的剖面示意圖，其類似於在第18A、18B和18C圖中繪示的鰭式場效電晶體裝置，具有以相似的參考數字標示的相似元件。在一些實施例中，可以使用與第18A、18B和18C圖的鰭式場效電晶體裝置相似的材料和方法形成第19A、19B和19C圖的鰭式場效電晶體裝置，如參照上述第1-18C圖，且為了簡潔起見，在此不重複描述。在圖示的實施例中，將兩個相鄰的磊晶的源極/汲極區82和兩個相鄰的磊晶的源極/汲極區84合併，以形成各自 的共同源極/汲極區。在其他的實施例中，可以將兩個以上相鄰的磊晶的源極/汲極區82和兩個以上相鄰的磊晶的源極/汲極區84合併。
第20圖是根據一些實施例，說明形成鰭式場效電晶體裝置的方法的流程圖。方法2000以步驟2001開始，參照上述第2A和3A圖，將基底(例如在第2A圖中繪示的基底50)圖案化以形成條狀物(例如在第3A圖中繪示的半導體條52)。在步驟2003中，參照上述第4A和5A圖，在相鄰的條狀物之間形成隔離區(例如在第5A圖中繪示的隔離區54)。在步驟2005中，參照上述第6A、6B和7A-7C圖，在條狀物上方形成虛設閘極堆疊(例如在第7A和7B圖中繪示的虛設閘極70和76)。在步驟2007中，參照上述第8A-11C圖，在條狀物上方實施第一圖案化製程，以在條狀物內形成凹陷(例如在第11B和11C圖中繪示的凹陷124)。在步驟2009中，參照上述第12A-12D圖，在條狀物上實施第二圖案化製程，以在條狀物內形成重新塑形後的凹陷(例如在第12B-12D圖中繪示的凹陷126)。在步驟2011中，參照上述第13A-13D圖，在重新塑形後的凹陷內磊晶成長源極/汲極區(例如在第13B和13C圖中繪示的磊晶的源極/汲極區82)。在一些實施例中，在形成n型裝置之基底的第一區內設置的條狀物上實施步驟2007、2009和2011。在此類實施例中，參照上述第14A-14C圖，可以在形成p型裝置之基底的第二區內設置的條狀物上重複實施步驟2007、2009和2011。在步驟2013中，參照上述第15A-17C圖，在條狀物上方形成取代閘極堆疊(例如在17A和17B圖中繪示的閘極介電層92/閘極電極94和閘極介電層96/ 閘極電極98)。
於此討論的各種實施例可以減少在源極/汲極區內的失配差排的數量，並且避免經由失配差排的形成造成源極/汲極區的鬆弛。經由形成非鬆弛的源極/汲極區，改善源極/汲極區的應力特性，其增進所產生的鰭式場效電晶體裝置的效能特性。另外，經由減少在源極/汲極區內的失配差排的數量，改善已知良好裝置的產率。
根據一些實施例，提供半導體裝置的製造方法，此方法包含在基底上方形成鰭，形成隔離區相鄰於鰭，在鰭的上方形成虛設閘極結構，將相鄰於虛設閘極結構的鰭凹陷以形成第一凹陷，第一凹陷具有U形底面，U形底面低於隔離區的頂面，將第一凹陷重新塑形以形成重新塑形後的第一凹陷，重新塑形後的第一凹陷具有V形底面，V形底面的至少一部分包含一或多個階梯，在重新塑形後的第一凹陷內磊晶成長源極/汲極區。
如前述之半導體裝置的製造方法，其中將鰭凹陷包含在鰭上實施第一蝕刻製程。
如前述之半導體裝置的製造方法，其中第一蝕刻製程為異向性乾式蝕刻製程。
如前述之半導體裝置的製造方法，其中第一蝕刻製程物理性地蝕刻鰭的材料。
如前述之半導體裝置的製造方法，其中將第一凹陷重新塑形包含在鰭上實施第二蝕刻製程，第二蝕刻製程與第一蝕刻製程不同。
如前述之半導體裝置的製造方法，其中第二蝕刻製程為等向性乾式蝕刻製程。
如前述之半導體裝置的製造方法，其中第二蝕刻製程化學性地蝕刻鰭的材料。
如前述之半導體裝置的製造方法，其中將第一凹陷重新塑形更包含沿著第一凹陷的側壁和U形底面移除受損的材料。
如前述之半導體裝置的製造方法，其中在重新塑形後的第一凹陷內磊晶成長源極/汲極區包含在重新塑形後的第一凹陷內磊晶成長第一半導體材料，第一半導體材料與鰭的第二半導體材料不同。
根據另一些實施例，提供半導體裝置的製造方法，此方法包含將基底圖案化以形成條狀物，條狀物包含第一半導體材料，沿著條狀物的側壁形成隔離區，條狀物的上部延伸至隔離區的頂面之上，沿著條狀物的上部的側壁和頂面形成虛設閘極結構，在條狀物的上部之暴露出的部分上實施異向性蝕刻製程以形成第一凹陷，條狀物之暴露出的部分沒有被虛設閘極結構覆蓋，在第一凹陷的側壁和底面上實施等向性蝕刻製程，以形成重新塑形後的第一凹陷，重新塑形後的第一凹陷的底面具有一或多個階梯，在重新塑形後的第一凹陷內磊晶成長源極/汲極區，源極/汲極區包含與第一半導體材料不同的第二半導體材料。
如前述之半導體裝置的製造方法，其中實施等向性蝕刻製程更包含沿著第一凹陷的側壁和底面移除受損的材 料。
如前述之半導體裝置的製造方法，其中異向性蝕刻製程物理性地蝕刻第一半導體材料。
如前述之半導體裝置的製造方法，其中異向性蝕刻製程藉由離子轟擊蝕刻第一半導體材料。
如前述之半導體裝置的製造方法，其中等向性蝕刻製程使用自由基化學性地蝕刻第一半導體材料。
如前述之半導體裝置的製造方法，更包含在虛設閘極結構的側壁上和在條狀物的上部之暴露出的部分的側壁上形成間隔物。
如前述之半導體裝置的製造方法，其中重新塑形後的第一凹陷的底面在隔離區的頂面下方。
根據又另一些實施例，提供半導體裝置，此裝置包含在基底上方的鰭，相鄰於鰭的隔離區，沿著鰭的通道區的側壁和頂面上方的閘極結構，以及在相鄰於閘極結構的鰭上方的磊晶區，磊晶區具有V形底面，V形底面的至少一部分具有階梯狀圖案。
如前述之半導體裝置，其中階梯狀圖案包含一或多個階梯。
如前述之半導體裝置，其中磊晶區的V形底面在隔離區的頂面下方。
如前述之半導體裝置，其中鰭包含第一半導體材料，且磊晶區包含第二半導體材料，第二半導體材料與第一半導體材料不同。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。

Claims (1)

  1. 一種半導體裝置的製造方法，包括：在一基底上方形成一鰭；形成一隔離區相鄰於該鰭；在該鰭的上方形成一虛設閘極結構；將相鄰於該虛設閘極結構的該鰭凹陷以形成一第一凹陷，該第一凹陷具有一U形底面，該U形底面在該隔離區的一頂面之下；將該第一凹陷重新塑形，以形成一重新塑形後的第一凹陷，該重新塑形後的第一凹陷具有一V形底面，該V形底面的至少一部分包括一或多個階梯；以及在該重新塑形後的第一凹陷內磊晶成長一源極/汲極區。
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