TW201828600A - 移位電路 - Google Patents
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Abstract
本發明提供一種移位電路，不僅可轉換正電壓位準，亦可轉換負電壓位準。本發明的移位電路於輸入電晶體與負載之間具備閘極連接有電壓源的開關電晶體，所輸入的負電壓位準被轉換為基於電壓源的電壓與開關電晶體的臨限值電壓的第二負電壓位準。
Description
本發明是有關於一種移位（level shift）電路。
作為習知的移位電路，已知有專利文獻1所示的電路。圖4是表示習知的移位電路的電路圖。
習知的移位電路具備N通道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體（transistor）401、402、PMOS電晶體411、412、反相器421、輸入端子441與輸出端子431。
輸入信號是在第1正電壓位準VDD1與負電壓位準VSS之間變化的信號。電晶體401、402、411、412是以第2正電壓位準VDD2與負電壓位準VSS的電壓進行動作。
當輸入至輸入端子441的輸入信號由負電壓位準VSS變化為第1正電壓位準VDD1時，若電晶體401的驅動力超過電晶體411的驅動力，則輸出端子431的輸出信號開始朝向低電壓位準變化。此時，電晶體402斷開（off），電晶體412的驅動力提高，因此電晶體411進一步受到斷開控制。作為結果，輸出信號成為負電壓位準VSS。
當輸入信號由第1正電壓位準VDD1變化為負電壓位準VSS時，若電晶體402的驅動力超過電晶體412的驅動力，則電晶體411的閘極（gate）電位開始朝向低電壓位準變化。此時，電晶體401斷開，電晶體411的驅動力提高，因此電晶體412進一步受到斷開控制。作為結果，輸出信號成為第2正電壓位準VDD2。
如此，習知的移位電路中，可輸出將輸入信號的正電壓位準由第1正電壓位準VDD1轉換為第2正電壓位準VDD2而得的輸出信號。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2011-223052號公報 [發明所欲解決之問題]
習知的移位電路是將正電壓位準的信號轉換為不同的正電壓位準的信號的移位電路。
例如，當由外部電源所給予的負電壓位準的信號為雜訊過多的狀態時，理想的是，藉由將該負電壓位準轉換為其他穩定的電壓系統的負電壓位準來應對。
本發明是為了解決如上所述的問題而完成，提供一種可對正電壓位準與負電壓位準進行轉換的移位電路。 [解決問題之手段]
為了解決習知的問題，本發明的移位電路的特徵在於包括：第1電晶體，其閘極連接有輸入端子，其源極輸入第1負電壓位準的信號；第2電晶體，其閘極連接有電壓源，其汲極連接有所述第1電晶體的汲極；負載，設於所述第2電晶體的源極與輸入第2正電壓位準的信號的電源端子之間；以及輸出端子，連接於所述第2電晶體的源極，對所述輸入端子，輸入電壓較所述第2正電壓位準低的第1正電壓位準與所述第1負電壓位準的二進制電壓信號，從所述輸出端子輸出所述第2正電壓位準與第2負電壓位準的二進制電壓信號。 [發明的效果]
根據本發明的移位電路，在輸入電晶體與負載之間具備閘極連接有電壓源的開關電晶體，因此所輸入的負電壓位準可轉換為大致將電壓源140的電壓與開關電晶體121的臨限值電壓相加所得的第2負電壓位準VSS2，因此有負電壓位準不受負電壓電源的雜訊影響的效果。
以下，參照圖式來說明本發明的實施形態。
實施形態中，第1正電壓端子的電位為第1正電壓位準VDD1，第2正電壓端子的電位為第2正電壓位準VDD2，負電壓端子的電位為第1負電壓位準VSS1。而且，輸入至輸入端子101的輸入信號是在第1正電壓位準VDD1與第1負電壓位準VSS1之間變化的信號，輸出至輸出端子102的輸出信號是在第2正電壓位準VDD2與第2負電壓位準VSS2之間變化的信號。對於第2負電壓位準VSS2，在以下的實施形態中進行說明。
（第1實施形態） 圖1是表示本發明的第1實施形態的移位電路100的電路圖。
移位電路100具備作為PMOS電晶體的開關電晶體121、NMOS電晶體131、電壓源140、負載110、輸入端子101與輸出端子102。
負載110的其中一個端子連接於第2正電壓端子，另一個端子連接於輸出端子102與開關電晶體121的源極。開關電晶體121的閘極連接於電壓源140的其中一個端子，汲極連接於NMOS電晶體131的汲極。NMOS電晶體131的閘極連接於輸入端子101，源極連接於負電壓端子。電壓源140的另一個端子連接於負電壓端子。
首先考慮對輸入端子101施加第1正電壓位準VDD1作為輸入信號的情況。NMOS電晶體131的閘極施加有第1正電壓位準VDD1的信號而成為導通（on）狀態。NMOS電晶體131所控制的電流經由開關電晶體121來驅動負載110。當NMOS電晶體131所控制的電流增加時，負載110中產生的壓降變大。開關電晶體121由於源極的電位下降而閘極與源極的電位差變小，因此逐漸斷開。因而，輸出端子102輸出大致將電壓源140的電壓與開關電晶體121的臨限值電壓相加所得的第2負電壓位準VSS2的信號。
接下來，考慮對輸入端子101施加第1負電壓位準VSS1作為輸入信號的情況。NMOS電晶體131的閘極施加有第1負電壓位準VSS1的信號而成為斷開狀態。儘管開關電晶體121導通，但流至負載110的電流極小。因而，負載110中無壓降，輸出端子102輸出第2正電壓位準VDD2。
如以上所說明般，根據第1實施形態的移位電路100，負電壓位準可轉換為大致將電壓源140的電壓與開關電晶體121的臨限值電壓相加所得的第2負電壓位準VSS2，因此具有負電壓位準不受負電壓電源的雜訊影響的效果。
另外，電壓源140是設為第1負電壓位準VSS1基準的電壓源來進行說明，但只要是可獲得所期望的第2負電壓位準VSS2的結構，例如亦可設為第2正電壓位準VDD2基準的電壓源。
而且，開關電晶體121既可為增強（enhancement）型，亦可為空乏（depression）型。在開關電晶體121為空乏型的情況下，可使輸出信號的負電壓位準相對於開關電晶體121的閘極電壓而言相同或較低，因此無須給予大的第2正電壓位準VDD2，便可加大輸出信號的電位差。
而且，負載110既可為電阻，亦可為電晶體。
（第2實施形態） 在負載110由電晶體構成的情況下，例如可藉由控制阻抗（impedance）值來實現正反饋的動作。因而，移位電路可提高動作速度（speed）。
圖2是表示本發明的第2實施形態的移位電路200的電路圖。
移位電路200具備開關電晶體121、122、PMOS電晶體211、212、NMOS電晶體131、132、電壓源140、反相器150、輸入端子101與輸出端子102。PMOS電晶體211、212構成負載110。
PMOS電晶體211的閘極連接於PMOS電晶體212的汲極，源極連接於第2正電壓端子，汲極連接於PMOS電晶體212的閘極。PMOS電晶體212的閘極連接於PMOS電晶體211的汲極，源極連接於第2正電壓端子，汲極連接於PMOS電晶體211的閘極。開關電晶體121的閘極連接於電壓源140的其中一個端子，源極連接於PMOS電晶體211的汲極，汲極連接於NMOS電晶體131的汲極。開關電晶體122的閘極連接於電壓源140的其中一個端子，源極連接於PMOS電晶體212的汲極，汲極連接於NMOS電晶體132的汲極。NMOS電晶體131的閘極連接於輸入端子101，源極連接於負電壓端子。NMOS電晶體132的閘極經由反相器150而連接於輸入端子101，源極連接於負電壓端子。反相器150是以第1正電壓位準VDD1與第1負電壓位準VSS1的電壓進行動作。
首先考慮對輸入端子101施加第1正電壓位準VDD1作為輸入信號的情況。當輸入至輸入端子101的輸入信號由第1負電壓位準VSS1變化為第1正電壓位準VDD1時，若NMOS電晶體131的驅動力超過PMOS電晶體211的驅動力，則輸出端子102的輸出信號開始朝向低電壓位準變化。此時，NMOS電晶體132斷開，PMOS電晶體212的驅動力提高，因此PMOS電晶體211進一步受到斷開控制。作為結果，開關電晶體121由於源極電位下降而閘極與源極的電位差變小，因此逐漸斷開。因而，輸出端子102輸出大致將電壓源140的電壓與開關電晶體121的臨限值電壓相加所得的第2負電壓位準VSS2的信號。
接下來，考慮對輸入端子101施加第1負電壓位準VSS1作為輸入信號的情況。當輸入信號由第1正電壓位準VDD1變化為第1負電壓位準VSS1時，若NMOS電晶體132的驅動力超過PMOS電晶體212的驅動力，則PMOS電晶體211的閘極電位開始朝向低電壓位準變化。此時，NMOS電晶體131斷開而PMOS電晶體211的驅動力提高，因此PMOS電晶體212進一步受到斷開控制。因而，PMOS電晶體211導通，因此輸出端子102輸出第2正電壓位準VDD2的信號。
PMOS電晶體211的閘極與PMOS電晶體212的汲極連接，PMOS電晶體212的閘極與PMOS電晶體211的汲極連接，因此藉由靈活地控制他們的阻抗值，可實現正反饋的動作。具體而言，當NMOS電晶體131欲變化為導通狀態時，PMOS電晶體211欲變化為斷開狀態，因此輸出端子102的輸出信號將快速到達第2負電壓位準VSS2。而且，當NMOS電晶體131欲變化為斷開狀態時，PMOS電晶體211欲變化為導通狀態，因此輸出端子102的輸出信號將快速到達第2正電壓位準VDD2。
如以上所說明般，根據第2實施形態的移位電路200，負電壓位準可轉換為大致將電壓源140的電壓與開關電晶體121的臨限值電壓相加所得的第2負電壓位準VSS2，因此具有負電壓位準不受負電壓電源的雜訊影響的效果。進而，亦可獲得實現轉換速度的提高的效果。
另外，於以上的說明中，設輸出端子102為開關電晶體121的源極進行了說明，但亦可取代於此而為開關電晶體122的源極。
而且，開關電晶體121既可為增強型，亦可為空乏型。在開關電晶體121為空乏型的情況下，可使輸出信號的負電壓位準相對於開關電晶體121的閘極電壓而言相同或較低，因此無須給予大的第2正電壓位準VDD2，便可加大輸出信號的電位差。
（第3實施形態） 圖3是表示本發明的第3實施形態的移位電路300的電路圖。
移位電路300相對於移位電路200而追加具備NMOS電晶體301、302、鎖存電路310與電容器320。其他方面與移位電路200同樣，因此對於相同的構成要素標註相同的符號，並適當省略重複說明。
NMOS電晶體301的源極連接於NMOS電晶體131的汲極，汲極連接於開關電晶體121的汲極，閘極與反相器150的輸出端子連接。NMOS電晶體302的源極連接於NMOS電晶體132的汲極，汲極連接於開關電晶體122的汲極，閘極與輸入端子101連接。
鎖存電路310的二個輸入端子與PMOS電晶體211及PMOS電晶體212的汲極分別連接，輸出端子連接於輸出端子102。鎖存電路310以第2正電壓位準VDD2與電壓源140的電壓而被給予動作電壓，將輸入信號的遷移作為觸發（trigger）而對矩形波進行整形並予以輸出。
電容器320連接於NMOS電晶體301的源極與NMOS電晶體302的源極之間。
電容器320藉由NMOS電晶體131、302或者NMOS電晶體132、301中的任一個處於導通狀態的組合來充入電荷。例如，當NMOS電晶體131、302導通時，開關電晶體122的源極電壓驟降，隨後，基於由PMOS電晶體212的電流值與電容器320的電容器值所決定的速率（rate），開關電晶體122的源極電壓上升。因而，開關電晶體121及開關電晶體122的源極電壓將對應於輸入端子101的輸入信號而瞬間驟降。並且，鎖存電路310對應於此，對矩形波進行整形並輸出。鎖存電路310所輸出的矩形波成為基於第2正電壓位準VDD2與電壓源140的電壓的矩形波。
此時，於更具備NMOS電晶體301、302、電容器320及鎖存電路310的移位電路300中，亦可獲得藉由設置開關電晶體121、122與電壓源140帶來的效果。
另外，鎖存電路310只要具有將輸入信號的遷移作為觸發來對矩形波進行整形並輸出的功能即可，本實施形態並不受圖3的電路任何限定。
如以上所說明般，根據第3實施形態的移位電路300，負電壓位準可轉換為大致將電壓源140的電壓與開關電晶體121的臨限值電壓相加所得的第2負電壓位準VSS2，因此具有負電壓位準不受負電壓電源的雜訊影響的效果。進而，亦可獲得實現轉換速度的提高的效果。
PMOS電晶體的開關電晶體的121、122的背閘極為N型阱區域，且連接於源極的情況多。在此情況下，於高溫動作時，漏（leak）電流將朝向成為VSS電位的P型基板區域流動，因此可能引起開關電晶體121、122的源極電位顯著下降的情況。此時，開關電晶體121、122中，閘極與源極的電位差有可能變得過大而超過耐壓。此時，亦可於開關電晶體121、122的閘極與源極之間設置用於電壓鉗位的鉗位元件。
如以上所說明般，根據本發明的移位電路，不僅可轉換正電壓位準，亦可轉換負電壓位準，因此具有負電壓位準不受負電壓電源的雜訊影響的效果。
100、200、300‧‧‧移位電路
101、441‧‧‧輸入端子
102、431‧‧‧輸出端子
110‧‧‧負載
121、122‧‧‧開關電晶體
131、132、301、302‧‧‧NMOS電晶體
140‧‧‧電壓源
150、421‧‧‧反相器
211、212‧‧‧PMOS電晶體
310‧‧‧鎖存電路
320‧‧‧電容器
401、402‧‧‧NMOS電晶體（電晶體）
411、412‧‧‧PMOS電晶體（電晶體）
VDD1‧‧‧第1正電壓位準
VDD2‧‧‧第2正電壓位準
VSS‧‧‧負電壓位準
VSS1‧‧‧第1負電壓位準
圖1是表示本發明的第1實施形態的移位電路的電路圖。 圖2是表示本發明的第2實施形態的移位電路的電路圖。 圖3是表示本發明的第3實施形態的移位電路的電路圖。 圖4是表示習知的移位電路的電路圖。
Claims (6)
- 一種移位電路，包括： 第1電晶體，其閘極連接有輸入端子，其源極輸入第1負電壓位準的信號； 第2電晶體，其閘極連接有電壓源，其汲極連接有所述第1電晶體的汲極； 負載，設於所述第2電晶體的源極與輸入第2正電壓位準的信號的電源端子之間；以及 輸出端子，連接於所述第2電晶體的源極， 對所述輸入端子，輸入電壓較所述第2正電壓位準低的第1正電壓位準與所述第1負電壓位準的二進制電壓信號， 從所述輸出端子輸出所述第2正電壓位準與第2負電壓位準的二進制電壓信號。
- 如申請專利範圍第1項所述的移位電路，更包括： 第3電晶體，其閘極經由反相器而連接有所述輸入端子，其源極輸入所述第1負電壓位準；以及 第4電晶體，其閘極連接有所述電壓源，其汲極連接有所述第3電晶體的汲極，其源極連接有所述負載。
- 如申請專利範圍第2項所述的移位電路，更包括： 第5電晶體，設於所述第1電晶體與所述第2電晶體之間，且其閘極經由所述反相器而連接有所述輸入端子； 第6電晶體，設於所述第3電晶體與所述第4電晶體之間，且其閘極連接有所述輸入端子； 電容器，設於所述第1電晶體的汲極與所述第3電晶體的汲極之間；以及 鎖存電路，設於所述負載與所述輸出端子之間。
- 如申請專利範圍第1項所述的移位電路，其中 於所述第2電晶體的閘極與源極之間具備鉗位元件。
- 如申請專利範圍第2項所述的移位電路，其中 所述第2電晶體與所述第4電晶體分別於各自的閘極與源極之間具備鉗位元件。
- 如申請專利範圍第3項所述的移位電路，其中 所述第2電晶體與所述第4電晶體分別於各自的閘極與源極之間具備鉗位元件。
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