TW201826065A - 監控電路及方法 - Google Patents

Abstract

廣而言之，本技術之實施例提供用於低功率最小能量感測器節點之電壓監控電路。電路包含：感測電路系統，用以感測具有複數個工作信號狀態之信號；第一比較器，具有用於接收上閾值信號之第一輸入；及第二比較器，具有用於接收下閾值信號之第一輸入，此上閾值信號及下閾值信號界定一範圍，此範圍包括此信號之此複數個工作狀態之至少一個信號狀態，其中第一及第二比較器具有用於接收偏壓配置設定之偏壓輸入，此偏壓配置設定根據此信號之工作信號狀態為可選擇的。

Description

監控電路及方法

本技術大體係關於實現感測器節點之最小能量操作的設備及方法。這種感測器節點通常用在小型、低成本且節能之無線網路中且為物聯網(Internet of Things; IoT)之重要部分。

最近工作已經證明中央處理單元(central processing unit ; CPU)設計在低於電晶體閾值電壓（諸如亞-550mV）之供電電壓下工作。這種操作實現對感測器有好處之最小能量操作，此等感測器受能量約束且具有低活動率。這些感測器亦可自它們的環境收穫能量且具有非常長之使用壽命。最小化洩漏能量對這種CPU設計是重要的，因為感測器節點可花費較長時間進入休眠模式並且洩漏能量在低壓下指數增長。為了最小化洩漏，已知在多個功率域中使用細粒功率閘控，並且整合調壓器經常用以獲得低於閾值操作所需之低電壓(Vreg)，以及用以在休眠及活動模式轉變期間減少晶片外介面延遲。快速寬範圍之動態電壓縮放用於無線感測器節點，以便能夠頻繁進入休眠模式且最大化休眠時間。

在喚醒時對CPU-系統啟用時鐘需要謹慎，因為提早啟用可能導致時序違規，而延遲啟用可能導致高能耗。電壓監控器通常與調壓器結合使用以在啟用時鐘之前證實所要之調節器電壓(Vreg)位準。

電壓監視器通常使用具有工廠調整閾值電壓之比較器來偵測不安全之幹線電壓條件。感測緩慢上升或非單調幹線類比電壓可導致振盪，因為幹線電壓接近比較器閾值電壓。這可藉由使用具有輕微偏移閾值電壓之兩個比較器解決。此二階監控增加遲滯至比較器，但僅允許監控低電壓之不安全條件。然而，對於最小能量感測器節點，需要獨立監控過電壓條件，因為過量洩漏會對操作產生不利影響。在習知方案中，這將需要四個比較器，使得監控變成一項耗能巨大的任務。

本技術揭示低功率監控電路及方案，諸如可形成與CPU系統對接之功率管理單元(power management unit; PMU)之一部分的電壓或電流監控電路，此CPU系統用以控制最小能量感測器節點。

無

第1a圖為與CPU系統12對接且包含電壓監控器14之電壓監控功率管理單元(PMU)10。PMU 10進一步包含整合調壓器16、PMU狀態機18及CPU-系統時鐘產生器20。

在理想條件下，（第1b圖）CPU系統12在需要模式改變時斷定電壓更改請求CHV(1)，通常為數位信號。更改請求CHV(1)藉由PMU狀態機18俘獲及停用CPU-系統時鐘20 CKEN(2)。設定IVR(3)之整合調壓器16隨後在否定ACK(5)信號時轉換為請求值。假定系統幹線電壓V_REG 立即穩定，在ACK(5)之後斷定CKEN(2)。CPU-系統12在請求模式中繼續並且否定CHV(1)。在這種理想情況下，可能不需要電壓監控方案。

參看第2圖，典型調壓器特性之模式轉變波形的示意圖圖示轉變時間長的多，該轉變時間由電壓穩定時間(T_VS )及時間主導，電壓監控器14花費該時間偵測範圍內情況(T_VMON )。較佳最小化T_VS 及T_VMON 。T_VS 受對溫度、製程及系統工作負荷及IVR設計特性（諸如輸出阻抗及晶片上/外去耦電容）敏感之負荷電流影響。本文揭示之技術試圖最小化T_VMON 。

本技術使用參考調諧來增加遲滯，從而允許使用兩個比較器監控上限及下限。第3圖為根據本技術之電壓監控電路14的示意圖。

參看第3圖，電壓監控電路14包含上閾值比較器22及下閾值比較器24。信號QU及信號QL分別為上閾值比較器22及下閾值比較器24之輸出，且藉由PMU狀態機18（在第3圖中未圖示）監控。感測分壓器26包含耦接至上閾值比較器22及下閾值比較器24兩者之正輸入端子的輸出及為正被監控之類比幹線電壓的輸入Vreg。

上比較閾值及下比較閾值，上比較器22之V_TU 及下比較器24之V_TL ，可使用分別藉由閾值上模組28及閾值下模組30耦接至比較器22、比較器24的信號T_USEL 及信號T_LSEL 程式化。V_TU 與V_TL 之間的調諧範圍覆蓋CPU-系統12之整個動態電壓縮放(dynamic voltage scaling; DVS)範圍。另外，用於上比較器22及下比較器24兩者之偏壓電流選擇位元BUSEL及BLSEL耦接至各別比較器22、比較器24之輸入，且用以當維持高監控速度之同時最小化電壓監控器14之靜止功率。

可使用PGEN及nPGEN信號功率閘控上比較器22及下比較器24。這可最小化當諸如在系統深度休眠模式中功率閘控電壓監控器14時之靜態功率。在此模式中，關閉整合調壓器16且因此可電壓監控電路14之功率降低。

第4圖為不同V_REG 位準之電壓監控器14回應波形32的圖表。為簡明性起見，V_REG 圖示為在低於V_TL 之電壓下啟動。輸出信號QU及輸出信號QL兩者都為高並且否定Q_INRANGE ，從而指示用於啟用CPU-系統時鐘20之範圍外或不安全情況。在狀態(1)中上比較器22及下比較器24兩者關閉。當V_REG 開始上升（狀態(2)）時，當V_REG ＞V_TL 時觸發第一事件。此事件藉由下閾值比較器24來通知。因此PMU 10可斷電上閾值比較器24直到此事件發生，從而降低電壓監控器14靜止功率。一旦V_REG 在所需界限內，即狀態(3)，則接通上閾值比較器22及下閾值比較器24兩者但在窄帶模式中以滿足範圍外條件之微秒級偵測。當V_REG 超過V_TU 時，即狀態(4)，斷電下閾值比較器24，因為當V_REG 降低至V_TU 以下時觸發可藉由上閾值比較器22可靠地產生。因此，本技術允許利用PMU 10中之電流狀態感知來最小化電壓監控電路14中的靜止功率。

狀態(3)-(2)轉變可能對系統是致命的，而(3)-(4)轉變不那麼關鍵。CPU-系統12在狀態(4)中保留功能，但潛在之能量成本高的多。因此，在狀態(3)中，可進一步降低上閾值比較器22靜止電流。本技術允許任意數目（在目前情況下為三個）之偏壓電流設定撥入比較器22、比較器24中。「3」之BxSEL設定在最高靜止功率下提供最快回應，以及「1」之設定提供最低功率操作。表I總結了在第4圖中凸顯之每個狀態的偏壓配置。 表I

可根據對應比較器數位輸出QU、QL來增加遲滯，以及本技術使用TxSEL位元以實現遲滯。因此狀態(2)-(3)轉變在V_TL 加小電壓(∆V)處，而(3)-(2)轉變在V_TL -∆V處。類似地，(3)-(4)發生在V_TU +∆V處，以及(4)-(3)發生在V_TU -∆V處，從而避免任何振盪。這在表I中指示為∆V_TU 及∆V_TL 。

參看第5圖，示意圖圖示根據本技術之比較器電路34且能夠提供上閾值比較器22或下閾值比較器24。上閾值比較器22或下閾值比較器24包含作為厚閘極氧化物(thick gate oxide; TGO)裝置以允許更好V_偏壓 控制尾電流的尾電流電晶體M06。在操作中，偏壓選擇位元BxSEL有效地改變M17與M6之間的鏡比，從而控制比較器電路34之回應速度及其靜止電流。二極體連接電壓閾值電晶體之堆疊(M11-M17)用於偏壓生成。根據本技術之輸入差分對(M4,M5)使用NMOS電晶體，以及增益之缺乏藉由使用大的低閾值電壓裝置補償。這允許可靠地感測到輸入電壓（諸如達至0.2V）。差分級之輸出驅動包含堆疊電壓閾值裝置(M8-M10)之反相器36，其限制短路電流且幫助降低功率。M01及M07允許比較器34被功率閘控，而Q強制為高位準。

第6a圖為回應速度對供電電壓之比較器模擬結果圖，第6b圖為速度對溫度之圖以及第6c圖圖示不同偏壓配置設定下隨著溫度變化的回應速度。第6a圖圖示1.0-1.4V之供電電壓及0-100C之溫度範圍的模擬結果。回應速度量測為V_REGINT 從VT-100mV變化至VT+100mV時Q正確轉換的平均延遲。第6b圖圖示比較器回應速度對供電電壓變動(T=25C)。在充分大之尾電流處，比較器速度受溫度影響較少。速度及靜止功率兩者隨著偏壓設定指數增長，所以速度可與功率對換。減小功率之另一結果為比較器速度對電壓及溫度的增大的靈敏度。

第7圖為不同偏壓設定之回應速度對供電電壓及溫度的靈敏度的比較器模擬結果圖，以及模擬結果圖示溫度靈敏度提高了20,000倍，電壓靈敏度提高了2,000倍。然而，因為本技術僅當比較器回應不那麼關鍵或不需要時依靠使用低偏壓電流模式，此增大的靈敏度不影響系統活動-休眠-活動轉變。

第8a圖為內部閾值電壓產生器之示意圖以及第8b圖為根據本技術之分壓器的示意圖。參看第8a圖，內部閾值電壓產生器38圖示V_TU 及V_TL 兩者自堆疊下半部獲得以隨著溫度變化給出相同行為。對於1.2V之標稱供電電壓，堆疊中之全部電晶體在次閾值範圍工作。PMOS裝置用在源極連接隔離N阱中以避免體效應且便於佈局。分壓器堆疊中之每個節點使用20fF MOS電容器去耦以提供對高頻電源波紋之抑制。另外，輸出節點上之多工器及120fF電容之接通電阻減輕參考節點上之噪音。

比較之速度及準確度取決於比較器22、比較器24及閾值電壓產生器38。比較器22、比較器24使用在主動裝置之間具有充足距離之大型裝置、共質心匹配佈局、護環及虛設裝置及最小化阱鄰近效應之阱邊緣。因此，最小化導致跳閘點變化之比較器變化。另一方面閾值電壓產生器38使用不與佈局匹配之隔離阱中的裝置。這些裝置更傾於晶片上變化。因此比較器之準確度很大程度上由閾值電壓產生器38中之變化決定。

第9圖為超過1000次蒙特卡洛模擬之上閾值電壓位準及下閾值電壓位準的傳播圖。參看第9圖，V_TL 傳播之最壞情況為V_TU 之約60mV及64mV。對於V_TU 及V_TL 兩者，箱高度圖示隨著指示對應構件之中心條的傳播。對於同一閾值電壓設定，V_TU 與V_TL 不重疊，意謂電路總會提供可靠的比較窗口(VCOMP)。自模擬獲得之VCOMP與對應遲滯(∆V)的平均值在表II中概括。 表II

對於大於大約VBAT/2之V_REG ，比較器感測電壓使用輸入FB2除以2（如第3圖圖示）。因為在二極體堆疊之中點處獲得V_REG 之分開版本（如第8圖圖示），所以比率與溫度及V_REG 無關。

第10圖為根據本技術之不同工作狀態之量測的DC結果圖。第10圖圖示兩種情況下之DC結果：(a)其中V_REG 在降低之前增大至所需範圍及(b)其中V_REG 增大到所需範圍之外（過電壓）。第10a圖圖示220mV之∆V_TL 。然而當V_REG 超過V_TU （第10b圖）時，∆V_TL 為多餘的且降至5mV。120mV ∆V_TU 阻止QU振蕩。應注意，僅對於V_TL ＜V_REG ＜V_TU ，確定Q_INRANGE 。

第11圖為根據技術之偏壓配置設定之比較器速度之量測的瞬變結果圖。第11圖圖示隨著V_REG 自V_TL -30mV轉變至V_TL +30mV的瞬時結果。因為這不超過V_TU ，所以QL決定Q_INRANGE 。應注意，偵測範圍內情況時之延遲為6μs(1.2V，室溫）。

第12圖為調節器電壓自保留值轉變至超閾值電壓之電壓監控器回應的示意圖。V_REG 在10ms中自0.3V保留值電壓轉變至0.4V、0.6V及0.8V。在每個模式中，電壓監控器正確地偵測範圍內及範圍外之情況（上下限）。應注意，FB2經確定為0.4V以繞過分壓器。在0.8V下之模式轉變為在超閾值電壓下可獲得之更高CPU時鐘頻率所指示之亞微秒級。

電壓監控器在狀態3中當CMPU及CMPL具有1及2之偏壓設定時（表I）具有最高之能量消耗（功率持續時間）。電壓監控器在如第13圖圖示之1.2V處之此設定中消耗50nW，第13圖為電壓監控器之電壓及溫度的量測功率圖。亦圖示靜止功率隨供電電壓及溫度之變化。所提及之設計與表III中之當前技術相比。在等待監控器之回應時消耗的能量(Ewait)對於本技術為最低的。 表III(NR: 沒有報告)

表III及第15圖中之比較參考： [1]- H. B. Le, X. D. Do, S. G. Lee, 及S. T. Ryu, 「A Long Reset-Time Power- On Reset Circuit with Brown-Out Detection Capability」, IEEE Transactions on Circuits and Systems II: Express Briefs, 第58卷, 第11期, 第778–782頁, 2011年11月。 [2]- I. Lee, S. Bang, Y. Lee, Y. Kim, G. Kim, D. Sylvester, 及D. Blaauw, 「A 635pW Battery Voltage Supervisory Circuit for Miniature Sensor Nodes」, 2012 Symposium on VLSI Circuits (VLSIC), June 2012, 第202–203頁。 [3]- B. Mishra, C. Botteron, G. Tasselli, C. Robert, 及P. A. Farine, 「A Sub-UA Power Management Circuit in 0.18um CMOS for Energy Har-vesters」, Design, Automation Test in Europe Conference Exhibition (DATE), 2013, 2013年3月, 第1197–1202頁。 [4]- J. Guo, W. Shi, K. N. Leung, 及C. S. Choy, 「Power-On-Reset Circuit with Power-off Auto-Discharging Path for Passive RFID Tag ICs」, 2010 53rd IEEE international Midwest Symposium on Circuits and Systems, 2010年8月）, 第21–24頁。 [5]- I. Lee, Y. Lee, D. Sylvester, 及D. Blaauw, 「Low Power Battery Supervisory Circuit with Adaptive Battery Health Monitor」, 2014 Symposium on VLSI Circuits Digest of Technical Papers, 第1–2頁.

廣而言之，本技術之實施例提供用於縮放供電電壓至低於/近閾值位準之設備及方法，並且用於對於處理器中實現最小能量操作，獲得小、低成本且節能之無線網路。本技術提供在回應速度與靜止功率之間的改進的平衡性，如在第14圖中圖示。

根據第一技術，提供包含以下之監控電路：感測電路系統，用以感測具有複數個工作信號狀態之類比信號；第一比較器，具有用於接收上閾值信號之第一輸入；及第二比較器，具有用於接收下閾值信號之第一輸入，此上閾值信號及下閾值信號界定一範圍，此範圍包括信號之複數個工作狀態之至少一個信號狀態，其中第一及第二比較器具有用於接收配置設定之數位控制輸入，此配置設定根據信號之工作信號狀態為可選擇的。

在實施例中，範圍包括監控信號之複數個工作狀態之至少一個信號狀態，並且彼信號狀態可為監控信號之安全工作信號狀態。安全工作信號狀態本身可為由正被監控之裝置的設計決定之電壓範圍。數位控制輸入可為用於接收偏壓配置設定之偏壓輸入。

比較器可藉由偏壓配置設定控制，此偏壓配置設定可操作以回應於監控信號之工作信號狀態調整第一或第二比較器之速度及功率設定的至少一個。偏壓配置設定可藉由偏壓電流選擇位元控制且可具有取決於解析度之許多設定，但通常偏壓配置設定具有三個偏壓設定，以及偏壓設定可提供自更高靜止功率處之更快回應速度至更低靜止功率處之更慢回應速度的比較器性質之範圍。

在實施例中，第一或第二比較器可包含為厚閘極氧化物(thick gate oxide; TGO)裝置之尾部閘極電流電晶體。

在實施例中，第一及第二比較器之每個具有用以接收指示監控信號之信號的第二輸入。

在實施例中，監控電路可包括用以接收來自第一及第二比較器之輸出信號及用以回應於監控電壓之工作信號狀態產生控制信號的控制電路，以及每當監控信號處於監控信號之安全工作信號狀態時可斷定此輸出信號或者此電路可經設計以在給定事件下斷定或否定信號。

技術提供監控信號為變化電壓以及監控電路為電壓監控電路。電路可與包含調壓器之功率管理單元組合。無線感測器裝置可處於耦接至功率管理單元之CPU系統的控制之下。

根據本技術之第二態樣，提供監控類比信號之方法，此方法包含以下步驟：感測具有複數個工作信號狀態之類比信號；接收界定第一比較器之上閾值限制之第一類比信號及接收界定第二比較器之下閾值限制之第二類比信號，此上閾值信號及下閾值信號提供一範圍，此範圍包括信號之複數個工作狀態之至少一個信號狀態；以及選擇用於比較器之數位控制輸入設定，此配置設定根據信號之工作信號狀態為可選擇的。

在實施例中，範圍包括監控信號之安全工作信號狀態。

在實施例中，方法包括回應於監控信號之工作信號狀態調整第一或第二比較器之速度及功率設定之至少一個。

在實施例中，方法包括在控制電路處接收來自第一及第二比較器之輸出信號且因此回應於監控電壓之工作信號狀態產生控制信號。

在實施例中，方法包括每當監控信號處於監控信號之安全工作信號狀態時確定輸出信號。

在實施例中，監控信號為可變電壓信號。

在實施例中，方法提供用於最小能量感測器節點之低功率電壓監控方案，此方法包含監控信號之方法。

本領域技術人員將認識到，儘管在上文描述了被認為是最佳模式且還在適當情況下描述了執行本發明之其他方式，但是本發明不應被限於在對較佳實施例之該描述中所揭示之特定配置及方法。熟習此項技術者將認識到，本技術具有大量應用，及實施例可在不偏離如在所附申請專利範圍中限定之本發明的構思的情況下可以對所述實施例做出許多修改。

10‧‧‧功率管理單元(PMU)

12‧‧‧CPU系統

14‧‧‧電壓監控器

16‧‧‧整合調壓器

18‧‧‧PMU狀態機

20‧‧‧CPU系統時鐘

22‧‧‧上閾值比較器

24‧‧‧下閾值比較器

28‧‧‧閾值上模組

30‧‧‧閾值下模組

32‧‧‧波形

34‧‧‧比較器電路

38‧‧‧內部閾值電壓產生器

本技術以舉例方式在附圖及實施例中圖解說明，其中：

第1a圖為電壓監控功率管理單元方塊圖，以及第1b圖為在動態電壓縮放期間之理論模式轉變波形的示意圖；

第2圖為實際調壓器特性之模式轉變波形的示意圖；

第3圖為電壓監控電路之示意圖；

第4圖為不同調節器電壓位準之電壓監控器回應波形的示意圖；

第5圖為比較器電路之示意圖；

第6a圖為回應速度對供電電壓之比較器模擬結果圖，第6b圖為不同偏壓配置設定之速度對溫度之比較器模擬結果圖，以及第6c圖圖示不同偏壓下改變溫度之回應速度；

第7圖為不同偏壓設定下回應速度對供電電壓及溫度之靈敏度的比較器模擬結果圖；

第8a圖為內部閾值電壓產生器之示意圖以及第8b圖為分壓器之示意圖；

第9圖為超過1000次蒙特卡洛模擬之上閾值電壓位準及下閾值電壓位準的傳播圖；

第10圖為不同工作狀態之量測的DC結果圖；

第11圖為配置設定之比較器速度之量測的瞬變結果圖；

第12圖為調節器電壓自保留值轉變至超閾值電壓之電壓監控器回應的示意圖；

第13圖為電壓監控器之電壓及溫度的量測功率圖；以及

第14圖為相比於現有技術之功率延遲平衡圖。

國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無

國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (20)

1. 一種監控電路，包含： 感測電路系統，用以感測具有複數個工作信號狀態之一類比信號； 一第一比較器，具有用於接收一第一閾值信號之一第一輸入；以及 一第二比較器，具有用於接收一第二閾值信號之一第一輸入，該第一及第二閾值信號界定一監控範圍，其包括該信號之複數個工作狀態之至少一個信號狀態， 其中該第一及第二比較器具有用於接收一配置設定之一數位控制輸入，該配置設定根據該信號之一工作信號狀態為可選擇的。
2. 如請求項1所述之監控電路，其中包括該信號之複數個工作狀態之該至少一個信號狀態的該監控範圍包括一連接處理器之一動態電壓縮放(DVS)範圍。
3. 如請求項1或請求項2所述之監控電路，其中該配置設定可操作以回應於該信號之該工作信號狀態調整該第一或第二比較器之一速度及功率設定的至少一個。
4. 如請求項3所述之監控電路，其中該配置設定為一偏壓配置設定且藉由偏壓電流選擇位元控制。
5. 如請求項4所述之監控電路，其中該偏壓配置設定具有三個或更多個偏壓設定。
6. 如請求項5所述之監控電路，其中該三個或更多個偏壓設定提供自更高靜止功率處之更快回應速度至更低靜止功率處之更慢回應速度的比較器性質之一範圍。
7. 如請求項6所述之監控電路，其中該第一或第二比較器包含為一厚閘極氧化物(TGO)裝置之一尾部閘極電流電晶體。
8. 如請求項1所述之監控電路，其中該第一及第二比較器之每個具有用以接收指示該信號之一信號的一第二輸入。
9. 如請求項1所述之監控電路，包括一控制電路，其用以接收來自該第一及第二比較器之一數位輸出信號及用以回應於該信號之該工作信號狀態產生一控制信號。
10. 如請求項9所述之監控電路，其中每當該信號處於一預定工作信號狀態時，斷定該數位輸出信號。
11. 如請求項1所述之監控電路，其中該信號為一可變電壓以及該監控電路為一電壓監控電路。
12. 一種包含一調壓器及一監控電路之功率管理單元，包含： 感測電路系統，用以感測具有複數個工作信號狀態之一信號； 一第一比較器，具有用於接收一上閾值信號之一第一輸入；以及 一第二比較器，具有用於接收一下閾值信號之一第一輸入，該上閾值信號及下閾值信號界定一範圍，其包括該信號之複數個工作狀態之至少一個信號狀態， 其中該第一及第二比較器具有用於接收一配置設定之一控制輸入，該配置設定根據該信號之一工作信號狀態為可選擇的。
13. 如請求項12所述之功率管理單元，其中該功率管理單元經配置以耦接至包含一處理器系統之一無線感測器裝置。
14. 一種監控一信號之方法，包含以下步驟: 感測具有複數個工作信號狀態之一信號；接收界定一第一比較器之一上閾值限制之一第一信號； 接收界定一第二比較器之一下閾值限制之一第二信號，該上閾值信號及下閾值信號提供一範圍，其包括該信號之複數個工作狀態之至少一個信號狀態；以及 選擇用於一比較器之一配置設定，該配置設定根據該信號之一工作信號狀態為可選擇的。
15. 如請求項14所述之方法，其中包括該信號之複數個工作狀態之該至少一個信號狀態的該範圍包括一所連接處理器之一動態電壓縮放(DVS)範圍。
16. 如請求項14或15所述之方法，進一步包含以下步驟：回應於該信號之該工作信號狀態調整該第一或第二比較器之一速度及功率設定的至少一個。
17. 如請求項14所述之方法，進一步包含以下步驟： 在一控制電路處接收來自該第一及第二比較器之一輸出信號；以及 回應於該信號之該工作信號狀態產生一控制信號。
18. 如請求項17所述之方法，進一步包含以下步驟：每當該信號處於一預定工作信號狀態時斷定該輸出信號。
19. 如請求項14所述之方法，其中該信號為一可變電壓信號。
20. 如請求項14所述之方法，其中該方法提供用於最小能量感測器節點之一低功率電壓監控方案。