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TW201813037A - 積體電路以及配置積體電路之方法 - Google Patents

積體電路以及配置積體電路之方法 Download PDF

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TW201813037A
TW201813037A TW106111773A TW106111773A TW201813037A TW 201813037 A TW201813037 A TW 201813037A TW 106111773 A TW106111773 A TW 106111773A TW 106111773 A TW106111773 A TW 106111773A TW 201813037 A TW201813037 A TW 201813037A
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陳勝雄
黃博祥
張鈞皓
陳俊臣
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台灣積體電路製造股份有限公司
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Abstract

積體電路包含至少一第一導電特徵及至少一第二導電特徵。第二導電特徵具有至少一延伸部。且二導電特徵的延伸部突出自第一導電特徵在第二導電特徵上的投影。積體電路更包含至少一第三導電特徵，以及至少一第一導電通孔，第一導電通孔電連接第三導電特徵及第二導電特徵的延伸部。

Description

積體電路以及配置積體電路之方法
本揭露係關於一種積體電路及其配置方法。
電腦輔助標準單元設計(computer-aided cell-based design)已被發展於設計大尺度之積體電路(integrated circuit；IC)，諸如特殊應用積體電路(application specific integrated circuits；ASICs)及閘陣列(gate array)。每個單元為一個預先設計且預先檢驗的電路，以作為建構模塊。在標準單元設計中，每個獨特的單元在資料庫(library)可具有若干主動層、閘極層，及金屬層。標準單元或閘陣列單元，舉例而言，可為相反器(inverter)、反及閘(NAND gate)、反或閘(NOR gate)、正反器(flip flop)，及其他類似之邏輯電路。
積體電路設計包含兩步驟：佈局(placement)及繞線(routing)。在佈局階段中，確立單元的位置及方位。在繞線階段中，加入內連接或導電特徵以連接單元上之連接埠。
根據本揭露之一實施例，積體電路包含至少一第 一導電特徵、至少一第二導電特徵，第一導電特徵具有至少一端，第二導電特徵具有至少一延伸部。第一導電特徵的一端在第二導電特徵上具有投影，而第二導電特徵的延伸部突出自第一導電特徵之該端在第二導電特徵上的投影。積體電路更包含至少一第三導電特徵，以及至少一第一導電通孔，第一導電通孔電連接第三導電特徵及第二導電特徵的延伸部。
根據本揭露之另一實施例，積體電路包含複數個第一導電特徵及複數個第二導電特徵。各第一導電特徵具有第一端，第一導電特徵之第一端彼此對齊。第二導電特徵具有第一端，第二導電特徵之第一端彼此對齊。第一導電特徵與第二導電特徵形成交錯配置。
根據本揭露之又一實施例，使用處理器配置積體電路佈局之方法包含：使用處理器產生複數個導電特徵。使用處理器將至少一導電特徵延伸以形成交錯配置。產生一組指令並根據積體電路佈局以製造積體電路。以及儲存該組指令於非暫態(non-transitory)機器可讀儲存媒介。
100、200、300、400a、400b、400c、700‧‧‧單元佈局
110、210、310、410、520、560‧‧‧邊界
112、212、312、412、522、532、542、562‧‧‧上緣
114、214、314、414、524、564、574、584‧‧‧下緣
116、118、216、218‧‧‧側邊
120、320a、320b、320c、320d、320e、320f‧‧‧標準導電特徵
120’‧‧‧縮短之標準導電特徵
122、132、142、222‧‧‧頂端
124、134、144、234‧‧‧底端
126、128、228、238、330a、330b、330e、432、434‧‧‧延伸部
130、140、220、230、340a、340b、340c、340d、340e、340f、421a、422a、423a、424a、425a、426a、421b、422b、423b、424b、425b、426b、421c、422c、423c、424c、425c、426c、530、540、570、580、710‧‧‧導電特徵
226、236、430‧‧‧主體
500‧‧‧積體電路
510、550‧‧‧單元
600a、600b、600c、600d‧‧‧橫向導電特徵
610a、610b、610c、610d‧‧‧導電通孔
800‧‧‧處理系統
802‧‧‧處理器
804‧‧‧輸入裝置
806‧‧‧輸出裝置
808‧‧‧機器可讀永久儲存媒介
810‧‧‧光罩產生器
d1、d2、d3、d4、d1’、d2’、d3’、d4’、d5‧‧‧距離
g‧‧‧間隙
H‧‧‧高度
L1、L2、L3‧‧‧長度
LB、LT‧‧‧線
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。
第1A圖至第1C圖分別為本揭露之部分實施例之設計具有交錯導電特徵的單元佈局之方法在不同階段的上視示意圖。
第2圖為本揭露之部分實施例之單元的上視示意圖。
第3A圖至第3B圖分別為本揭露之部分實施例之設計具有交錯導電特徵的單元佈局之方法在不同階段的上視示意圖。
第4A圖至第4C圖分別為本揭露之部分實施例之單元的上視示意圖。
第5圖為本揭露之部分實施例之積體電路之上視示意圖。
第6圖為本揭露之部分其他實施例之積體電路之上視示意圖。
第7A圖至第7C圖分別為本揭露之部分實施例之製造單元的方法在不同階段的上視示意圖。
第8圖為產生一個或多個上述佈局實施例的處理系統。
以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。
此外，空間相對術語，諸如「下方(beneath)」、 「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。此設備可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行解釋。
第1A圖至第1C圖分別為本揭露之部分實施例之設計具有交錯導電特徵的單元佈局之方法在不同階段的上視示意圖。設計之方法自第1圖開始，單元佈局100，如標準單元之佈局，可從單元資料庫中取得。單元佈局100具有邊界110。邊界110實質上為矩形。邊界110具有上緣112、下緣114，以及相對之兩側邊116及118。單元高度H定義為上緣112及下緣114間之距離。(應注意，邊界110之上緣112雖繪製於上部，然而旋轉單元佈局100並不會改變所繪元件之功能以及相對位置。如圖所示，邊界110之下緣114的方位位於下部，然而，方位的不同並不會使下緣114的部分改變。)
單元佈局110包含複數個定義於邊界110內的標準導電特徵120。於部分實施例中，標準導電特徵120實質上彼此平行且具有相同間隔。舉例而言，第1A圖繪製四個位於單元佈局100之邊界110內之標準導電特徵120。於部分其他實施例中，標準導電特徵120之數量可根據實際設計上的需求而改變。相鄰之標準導電特徵120的間距可根據設計的規則而決定。
於部分實施例中，標準導電特徵120實質上具有相同長度L1。標準導電特徵120可彼此對齊。亦即，標準導電特徵120實質上位於相同之高度水平。如第1A圖所示，標準導電特徵120之頂端122對齊線LT，而標準導電特徵120之底端124對其線B。
於部分實施例中，標準導電特徵120用於五間距(5-pitch)繞線，即每個標準導電特徵120具有五個存取點。存取點為一個導電特徵(如：第二金屬線(metal-2 line))連接至另一導電特徵(如：第一金屬線(metal-1 line))的位置。存取點的數量對於繞線能力(如繞線密度、繞線彈性)扮演著決定性的角色。
請參照第1B圖。第1A圖之標準導電特徵120被縮短而成為縮短之標準導電特徵120’。如第1B圖所示，縮短之標準導電特徵120’被縮短。因此，至少一縮短之標準導電特徵120’的頂端122與底端124之距離小於線LT與線LB之距離。縮短之標準導電特徵120’位於線LT及線LB內的空間中。因此，由於縮短了第1A圖之標準導電特徵120，額外的空間被創造出來。於部分實施例中，縮短之標準導電特徵120’實質上仍具有相同之長度L2，且縮短之標準導電特徵120’之長度L2小於標準導電特徵120(如第1A圖所示)之長度L1(如第1A圖所示)。
請參照第1C圖。上方之延伸部126及下方之延伸部128分別加入至縮短之標準導電特徵120’。於部分實施例中，各縮短之標準導電特徵120’皆加入一延伸部，如上方之延伸部126及下方之延伸部128。如第1C圖所示，上方之延伸部 126加入至部份縮短之標準導電特徵120’而下方之延伸部128加入至其餘之縮短之標準導電特徵120。縮短之標準導電特徵120’與下方之延伸部128合併稱為第一導電特徵130。縮短之標準導電特徵120’與上方之延伸部126合併稱為第二導電特徵140。
於部分實施例中，第一導電特徵130及第二導電特徵140實質上具有相同長度L3。第一導電特徵130與第二導電特徵140之長度L3可近似於標準導電特徵120之長度L1(如第1A圖所示)，亦可長於或短於標準導電特徵120之長度L1(如第1A圖所示)。第一導電特徵130及第二導電特徵140之長度L3小於邊界110之單元高度H。
於部分實施例中，第一導電特徵130可位於靠近邊界110之下緣114之位置，而第二導電特徵140可位於靠近邊界110之上緣112之位置。亦即，第一導電特徵130之頂端132至邊界110之上緣112間的第一距離d1大於第二導電特徵140之頂端142至邊界110之上緣112間的第二距離d2。第一導電特徵130之底端134至邊界110之下緣114間的第三距離d3小於第二導電特徵140之底端144至邊界110之下緣114間的第四距離d4。於部分實施例中，由於第二導電特徵140突出自第一導電特徵130之頂端132，相對的第一導電特徵130突出自第二導電特徵140之底端144。於部分實施例中，各第一導電特徵130之頂端132及底端134皆位於邊界110內，而各第二導電特徵140之頂端142及底端144皆位於邊界110內。
請參照第1A圖至第1C圖。第一導電特徵130及第 二導電特徵140交錯，使得包含第一導電特徵130及第二導電特徵140的佈局之導電特徵間的電容小於包含標準導電特徵120的佈局之導電特徵間的電容。
第2圖為本揭露之部分實施例之上視示意圖。單元佈局200係根據第1A圖至第1C圖之單元佈局100所製造。單元佈局200包含邊界210、至少一第一導電特徵220，及至少一第二導電特徵230。邊界210具有上緣212、下緣214，及相對兩側邊216及218。
第一導電特徵220及第二導電特徵230於邊界210內彼此互相平行，且第一導電特徵220及第二導電特徵230互相交錯。於部分實施例中，第一導電特徵220及第二導電特徵230實質上具有相同長度。第一導電特徵220及第二導電特徵230皆由導電材料製造。於部分實施例中，第一導電特徵220及第二導電特徵230由金屬製成，如銅、鎢、鋁，或上述之組合。第一導電特徵220及第二導電特徵230之形狀為線性。
於部分實施例中，第一導電特徵220及第二導電特徵230交錯配置。各第一導電特徵220配置於兩個第二導電特徵230之間。各第二導電特徵230配置於兩個第一導電特徵220之間。從上方觀看時，第一導電特徵220及第二導電特徵230彼此交錯配置。於部分其他實施例中，第一導電特徵220及第二導電特徵230的順序並非交錯。
於部分實施例中，各第一導電特徵220具有第一主體226及第一延伸部228，而各第二導電特徵230具有第二主體236及第二延伸部238。第一導電特徵220之一端(如頂端 222)於第二導電特徵230上具有投影，而第二導電特徵230之第二延伸部238突出自第一導電特徵220之該端於第二導電特徵230上之投影。第二導電特徵230之遠離第二延伸部238的一端(如底端234)於第一導電特徵220上具有投影，而第一導電特徵220之遠離該端(如頂端222)的第一延伸部228突出自第二導電特徵230之遠離第二延伸部238的該端於第一導電特徵220上之投影。
透過引入延伸部228及238，可增加單元佈局200所提供之存取點的數量。例如，各第一導電特徵220可具有五個存取點，而各第二導電特徵230可具有五個存取點。由於第一導電特徵220配置於靠近單元佈局200內下緣214，而第二導電特徵230配置於靠近單元佈局200內之上緣212，部分第一導電特徵220突出自第二導電特徵230，如第一延伸部228，而部分第二導電特徵230突出自第一導電特徵220，如第二延伸部238。此配置可增加存取點之數量。
例如，各第一主體226可具有四存取點，而各第一延伸部228可具有一存取點。各第二主體228可具有四存取點，而各第二延伸部238可具有一存取點。因此，單元佈局200提供六間距(6-pitch)存取點(如包含各第一延伸部228之一存取點、各第一(第二)主體226(236)之四存取點，以及各第二延伸部238之一存取點)，大於各第一導電特徵220或各第二導電特徵230本身之存取點之數量。
第3A圖至第3B圖為分別為本揭露之部分實施例之設計具有交錯導電特徵的單元佈局之方法在不同階段的上 視示意圖。方法自第3A圖開始，一個單元佈局300，如標準單元之佈局，可自單元資料庫取得。單元佈局300具有邊界310及複數個位於邊界310內之導電特徵320a至320f。於部分實施例中，單元佈局300內之標準導電特徵320a至320f分別具有不同長度。例如，在標準導電特徵320a至320f中，標準導電特徵320a可具有最長之長度，而標準導電特徵320e可具有最短之長度。於部分實施例中，標準導電特徵320a至320f之至少兩者，如標準導電特徵320c及320f，實質上可具有相同長度。於部分實施例中，標準導電特徵320a至320f並非彼此對齊，如標準導電特徵320a至320f交錯配置於單元佈局300內。
請參照第3B圖，根據所欲之繞線佈局，至少一延伸部330加入至至少一標準導電特徵320中。延伸部330加入至部分標準導電特徵320中以提供額外的存取點至連接第二金屬線(metal-2 line)之位置。例如，上延伸部330a加入至標準導電特徵320a，下延伸部330b加入至標準導電特徵320b，而上延伸部330e加入至標準導電特徵320e。各延伸部330之長度可相同或不同。由於延伸部330之長度、位置，以及數量可根據所欲之繞線佈局有所改變，也因此增加了設計之彈性以及繞線之效率。
於部分實施例中，導電特徵340a至340f包含標準導電特徵320a至320f以及對應的延伸部330a、330b及330e。導電特徵340a至340f位於單元佈局300之邊界內。導電特徵340a至340f配置於單元佈局300之上緣312與下緣314之間。於部分實施例中，導電特徵340a至340f彼此平行且實質上具 有相同間隔。於部分實施例中，導電特徵340a至340f之長度可不同，且導電特徵340a至340f彼此不對齊。於部分實施例中，導電特徵340a至340f可交錯配置。因此，相鄰的導電特徵(如導電特徵340a至340f)之間的電容可相應地降低。
第4A圖至第4C圖分別為本揭露之部分實施例之單元的上視示意圖。例如，單元佈局400a包含六個依序排列在邊界410內的導電特徵421a至426a，如第4A圖所示。於部分實施例中，導電特徵421a至426a實質上具有相同長度，且導電特徵421a至426a呈平行配置。導電特徵421a至426a可分別具有主體430及上延伸部432或下延伸部434。於部分實施例中，主體430配置於相同水平且實質上具有相同長度。根據所欲之繞線佈局，上延伸部432及下延伸部434選擇性地加入對應的主體430。結果，部分導電特徵421a至426a突出自其他導電特徵。例如，導電特徵421a及424a靠近邊界410之上緣412，而導電特徵421a及424a之頂部突出自其他導電特徵(如導電特徵422a、423a、425a及426a)。亦即，導電特徵422a、423a、425a及426a靠近邊界410之下緣414，而導電特徵422a、423a、425a及426a之底部突出自其他導電特徵(導電特徵421a及424a)。
於部分實施例中，如第4B圖之單元佈局400b，單元佈局400b具有六個位於邊界410內之導電特徵421b至426b。於部分實施例中，單元佈局400b為自單元資料庫取得的標準單元，而交錯之導電特徵421b至426b為單元佈局400b內固有的導電特徵。
又於部分實施例中，導電特徵係隨機分布於邊界內，如第4C圖所示。單元佈局400c具有六個導電特徵421c至426c，且導電特徵421c至426c依序排列並呈平行配置。導電特徵421c至426c可具有不同長度，且導電特徵421c至426c可配置於不同水平。於部分實施例中，導電特徵421c至426c之至少一者延伸出並跨越邊界410之邊緣。例如，導電特徵424c之底部延伸出並跨越邊界410之下緣414，而導電特徵425c之頂部延伸出並跨越邊界410之上緣412。於部分實施例中，單元佈局400c為自單元資料庫取得的標準單元，而交錯之導電特徵421c至426c為單元佈局400c內固有的導電特徵。
應了解第4A圖至第4C圖所討論之實施例僅為範例，根據詳細之敘述，本領域之技術人員可更好地理解本揭露。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。
第5圖為本揭露之部分實施例之積體電路之上視示意圖。積體電路500包含複數個單元。例如，積體電路500包含第一單元510及第二單元550。第二單元550垂直連接在第一單元510之上方。於部分實施例中，第一單元510及第二單元550實質上具有相同之佈局。
第一單元510具有第一邊界520、複數個第一導電 特徵530，及複數個第二導電特徵540。第一邊界520具有界定單元之高度的第一上緣522及第一下緣524。第一導電特徵530及第二導電特徵540配置於第一邊界520內。第一導電特徵530及第二導電特徵540具有相同長度。第一導電特徵530靠近第一上緣522，而第二導電特徵540靠近第一下緣524。
第二單元550具有第二邊界560、複數個第三導電特徵570，及複數個第四導電特徵580。第二邊界560具有界定單元之高度的第二上緣562及第二下緣564。第二下緣564與第一上緣522重疊。亦即，第一單元510與第二單元550之共邊緣可視為第二下緣564或第一上緣522。第三導電特徵570及第四導電特徵580配置於第二邊界560內。第三導電特徵570及第四導電特徵580具有相同長度。第三導電特徵570靠近第二上緣562，而第四導電特徵580靠近第二下緣564。
第一導電特徵530、第二導電特徵540、第三導電特徵570及第四導電特徵580為矩形。第一導電特徵530、第二導電特徵540、第三導電特徵570及第四導電特徵580呈平行配置。
於部分實施例中，第一導電特徵530可延伸出並橫跨第一上緣522，而第二導電特徵540可延伸出並橫跨第一下緣524。第三導電特徵570可延伸出並橫跨第二上緣562，而第四導電特徵580可延伸出並橫跨第二下緣564。第二下緣564與第三導電特徵570的下緣574之間的距離d3’大於第一導電特徵530的上緣532與第一上緣522之間的距離d1’，使得第三導電特徵570與第一導電特徵530隔開。第二導電特徵540的上 緣542與第一上緣522之間的距離d2’大於第二下緣564與第四導電特徵580的下緣584之間的距離d4’，使得第二導電特徵540與第四導電特徵580隔開。
於部分實施例中，第一導電特徵530、第二導電特徵540、第三導電特徵570及第四導電特徵580可為單元資料庫的標準單元之固有導電特徵。於部分其他實施例中，第一導電特徵530、第二導電特徵540、第三導電特徵570及第四導電特徵580可包含主體及延伸部，其中主體可為標準單元之標準導電特徵，或縮短之標準導電特徵。第一導電特徵530、第二導電特徵540、第三導電特徵570及第四導電特徵580之數量、比例，以及配置可根據不同設計規則、設計需求而有所改變。
第6圖為本揭露之部分其他實施例之積體電路之上視示意圖。積體電路，如第5圖內所討論之積體電路500，進一步包含複數個橫向導電特徵600a至600d，以及導電通孔610a至610d，其中導電通孔610a至610d係用於內連接橫向導電特徵600a至600d以及導電特徵530、540、570，及580。橫向導電特徵600a至600d與導電通孔610a至610d的佈局可透過其他工具進行設計，如電子設計自動化(Electronic Design Automation；EDA)工具。第一導電特徵530、第二導電特徵540、第三導電特徵570及第四導電特徵580位於第一金屬線(metal-1 line)。橫向導電特徵600a至600d位於第二金屬線(metal-2 line)。
橫向導電特徵600a用於內連接至少二個第二導電特徵540，且連接點位於第二導電特徵540之延伸部(如第二 導電特徵540自第一導電特徵530突出的部分)。第二導電特徵540之延伸部及橫向導電特徵600a在導電通孔610a處交叉，且導電通孔610a電連接第二導電特徵540及橫向導電特徵600a。於部分實施例中，橫向導電特徵600b用於內連接至少任意二個第一導電特徵530與第二導電特徵540，例如，第一導電特徵530及橫向導電特徵600b在導電通孔610b處交叉，且導電通孔610b電連接第一導電特徵530及橫向導電特徵600b。橫向導電特徵600c用於內連接至少任意二個第三導電特徵570與第四導電特徵580，例如，第三導電特徵570之一及第四導電特徵580之一分別與橫向導電特徵600c在導電通孔610c處交叉，且且導電通孔610c電連接第三導電特徵570、第四導電特徵580，及橫向導電特徵600c。橫向導電特徵600d用於內連接至少二個第三導電特徵570，且連接點位於第三導電特徵570之延伸部(如第三導電特徵570自第四導電特徵580突出的部分)。第三導電特徵570之延伸部及橫向導電特徵600d在導電通孔610d處交叉，且導電通孔610d電連接第三導電特徵570及橫向導電特徵600d。
於部分實施例中，導電特徵530、540、570及580之突出部分的長度大於或等於橫向導電特徵600a至600d之相鄰兩者的間距p。間距p可視為接腳層上方的層的導線間的最小距離，如導電通孔610d之中心線及導電通孔610c之中心線。於部分實施例中，間距p不超過64nm。於部分實施例中，第三導電特徵570之下緣與第二導電特徵540之上緣間的距離d5大於或等於第一導電特徵530與第三導電特徵570之間隙g與導 電特徵600d和導電特徵600e間的間距p之總和，如：d5(g+p)。
然而，積體電路之單元佈局僅為範例，本領域之技術人員應了解其他單元佈局，諸如第3A圖、第4A圖至第4C圖所討論之單元佈局，或其他具有交錯導電特徵之單元佈局，亦可應用於積體電路以提供額外的繞線源並增加繞線彈性。
第7A圖至第7C圖分別為本揭露之部分實施例之製造單元的方法在不同階段的上視示意圖。請參照第7A圖，提供一單元佈局。為方便了解，舉例而言，單元佈局700之設計如同第1A圖至第1C圖所描述。於部分實施例中，由於導電特徵之間的距離極小，因此使用兩遮罩來製造導電特徵。例如，於第7B圖中，使用第一遮罩製造奇數排(或偶數排)的導電特徵710。在奇數排(或偶數排)的導電特徵710形成後，使用第二遮罩製造偶數排(或奇數排)的導電特徵710，如第7C圖所示。
第8圖為產生一個或多個上述佈局實施例的處理系統。處理系統800包含一個處理器802，處理器802可具有中央處理單元、輸入/輸出電路、信號處理電路，以及揮發性記憶體及/或非揮發性記憶體。處理器802從輸入裝置接收輸入訊號，如使用者的輸入訊號。輸入裝置804可包含一個或多個鍵盤、滑鼠、平板、觸控感應面、觸控筆、麥克風，及相似者。處理器802亦可自機器可讀永久儲存媒介808(machine readable permanent storage medium)接收輸入訊號，如標準單元、單元資料庫、模組，及相似者。機器可讀永久儲存媒介 808可本地位於處理器802，或遠離處理器802，其中機器可讀永久儲存媒介808與處理器802的通訊係透過網路，如電話網路、網際網路、區域網路、廣域網路，或相似者。機器可讀永久儲存媒介808可包含一個或多個硬碟、磁儲存元件、光學儲存元件、非揮發性記憶儲存元件，及相似者。機器可讀永久儲存媒介808包含數據庫軟體，用於組織儲存於機器可讀永久儲存媒介808內的數據及指令。處理系統800可包含輸出裝置806以輸出資訊至使用者，如一個或多個顯示器元件、揚聲器，或相似者。如上方描述，處理器802產生用於積體電路之佈局。佈局可儲存於機器可讀永久儲存媒介808。一個或多個積體電路製造機器，如光罩產生器810可與機器可讀永久儲存媒介808通訊，並透過本地連接或網路連接，直接或透過中間處理器(如處理器802)連接。於部分實施例中，光罩產生器810產生一個或多個光罩並用於積體電路之製造，並按照儲存在機器可讀永久儲存媒介808內的佈局來進行製造。
導電特徵在單元內並非配置於相同水平，其中部分導電特徵自其他導電特徵突出，由於導電特徵的延伸部可視為額外的存取點，使得單元的存取點可增加。
根據本揭露之部分實施例，積體電路包至少一第一導電特徵、至少一第二導電特徵，第一導電特徵具有至少一端，第二導電特徵具有至少一延伸部。第一導電特徵的一端在第二導電特徵上具有投影，而第二導電特徵的延伸部突出自第一導電特徵之該端在第二導電特徵上的投影。積體電路更包含至少一第三導電特徵，以及至少一第一導電通孔，第一導電通 孔電連接第三導電特徵及第二導電特徵的延伸部。
根據部分實施例，積體電路包含複數個第一導電特徵及複數個第二導電特徵。各第一導電特徵具有第一端，第一導電特徵之第一端彼此對齊。第二導電特徵具有第一端，第二導電特徵之第一端彼此對齊。第一導電特徵與第二導電特徵形成交錯配置。
根據部分實施例，使用處理器配置積體電路佈局之方法包含：使用處理器產生複數個導電特徵。使用處理器將至少一導電特徵延伸以形成交錯配置。產生一組指令並根據積體電路佈局以製造積體電路。以及儲存該組指令於非暫態(non-transitory)機器可讀儲存媒介。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。

Claims (10)

  1. 一種積體電路，包含：至少一第一導電特徵，具有至少一端；至少一第二導電特徵，具有至少一延伸部，該第一導電特徵之該端在該第二導電特徵上具有一投影，該第二導電特徵之該延伸部突出自該第一導電特徵之該端在該第二導電特徵上之該投影；至少一第三導電特徵；以及至少一第一導電通孔，電連接該第三導電特徵與該第二導電特徵之該延伸部。
  2. 如請求項1所述之積體電路，其中該第二導電特徵具有一端，該第二導電特徵之該端位於遠離該第二導電特徵之該延伸部的一側，該第一導電特徵具有至少一延伸部，該第一導電特徵之該延伸部位於遠離該第一導電特徵之該端的一側，該第二導電特徵之該端在該第一導電特徵上具有一投影，且該第一導電特徵之該延伸部突出自該第二導電特徵之該端在該第一導電特徵上之該投影。
  3. 如請求項2所述之積體電路，更包含：一第四導電特徵；以及一第二導電通孔，電連接該第四導電特徵與該第一導電特徵之該延伸部。
  4. 如請求項3所述之積體電路，更包含： 一第五導電特徵，具有一端，該第五導電特徵之該端與該第一導電特徵之該延伸部之一端實質上對齊；以及一第三導電通孔，電連接該第四導電特徵與該第五導電特徵。
  5. 如請求項1所述之積體電路，更包含：至少一第四導電特徵，具有一端，該至少一第四導電特徵之該端與該第二導電特徵之該延伸部之一端實質上對齊；以及至少一第二導電通孔，電連接該第三導電特徵與該第四導電特徵。
  6. 一種積體電路，包含：複數個第一導電特徵，該些第一導電特徵分別具有一第一端，該些第一導電特徵之該些第一端彼此對齊；以及複數個第二導電特徵，該些第二導電特徵分別具有一第一端，該些第二導電特徵之該些第一端彼此對齊，其中該些第一導電特徵與該些第二導電特徵排列成一交錯配置。
  7. 如請求項6所述之積體電路，更包含：複數個第三導電特徵，該些第三導電特徵分別具有一端，該些第三導電特徵之該些端彼此對齊，其中該些第一導電特徵、該些第二導電特徵，及該些第三導電特徵排列成該交錯配置。
  8. 如請求項6所述之積體電路，其中該些第一導電特徵分別具有一第二端，該些第一導電特徵之該些第二端位於遠離對應的該些第一導電特徵之該第一端的一側，且該些第一導電特徵之該些第二端彼此對齊。該些第二導電特徵分別具有一第二端，該些第二導電特徵之該些第二端位於遠離對應的該些第二導電特徵之該第一端的一側，且該些第二導電特徵之該些第二端彼此對齊。
  9. 一種配置積體電路之方法，包含：使用一處理器產生複數個導電特徵；使用該處理器，延長至少一該些導電特徵之一長度，以形成一交錯配置；產生一組指令，用以根據一積體電路佈局，製造一積體電路；以及儲存該組指令於一非暫態機器可讀儲存媒介中。
  10. 如請求項9所述之方法，更包含：使用該處理器，在延伸之前，縮短至少一該些導電特徵之該長度。
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