[go: up one dir, main page]

TW201810669A - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

Info

Publication number
TW201810669A
TW201810669A TW105129704A TW105129704A TW201810669A TW 201810669 A TW201810669 A TW 201810669A TW 105129704 A TW105129704 A TW 105129704A TW 105129704 A TW105129704 A TW 105129704A TW 201810669 A TW201810669 A TW 201810669A
Authority
TW
Taiwan
Prior art keywords
edge
doped region
fin
gate structure
semiconductor device
Prior art date
Application number
TW105129704A
Other languages
English (en)
Other versions
TWI698021B (zh
Inventor
張哲瑋
王群雄
陳志瑋
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW105129704A priority Critical patent/TWI698021B/zh
Priority to US15/344,602 priority patent/US9837541B1/en
Priority to US15/700,193 priority patent/US10396204B2/en
Publication of TW201810669A publication Critical patent/TW201810669A/zh
Application granted granted Critical
Publication of TWI698021B publication Critical patent/TWI698021B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明揭露一種半導體元件，其主要包含：一閘極結構設於一基底上、一第一摻雜區設於閘極結構之一側、一第二摻雜區設於閘極結構之另一側以及複數個鰭狀結構設於基底上。其中由閘極結構所覆蓋之鰭狀結構之數量較佳不同於重疊該第一摻雜區或重疊該第二摻雜區之鰭狀結構之數量。

Description

半導體元件及其製作方法
本發明是關於一種半導體元件，尤指一種具有閘極結構一側之鰭狀結構數量不同於閘極結構另一側之鰭狀結構數量之半導體元件。
橫向擴散金氧半導體元件(lateral double-diffused MOS，LDMOS)因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。
另外隨著元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor, Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering, DIBL)效應，並可以抑制短通道效應(short channel effect, SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
然而隨著元件尺寸持續縮小下現行橫向擴散金氧半導體元件與鰭狀結構的整合上仍存在許多挑戰，例如漏電流以及崩潰電壓的控制等等。因此，如何改良現有高壓元件架構即為現今一重要課題。
本發明較佳實施例揭露一種半導體元件，其主要包含：一閘極結構設於一基底上以及複數個鰭狀結構設於閘極結構兩側，其中閘極結構一側之該鰭狀結構之數量不同於該閘極結構另一側之該鰭狀結構之數量。
本發明另一實施例揭露一種半導體元件，其主要包含：一閘極結構沿著一第一方向延伸並設於一基底上，其中閘極結構包含一第一邊緣以及一第二邊緣沿著該第一方向延伸；一第一摻雜區設於該閘極結構之一側，其中第一摻雜區包含一第三邊緣以及一第四邊緣沿著該第一方向延伸；一第二摻雜區設於該閘極結構之另一側，其中第二摻雜區包含一第五邊緣以及一第六邊緣沿著該第一方向延伸；一第一鰭狀結構由閘極結構之第二邊緣向第一摻雜區之第三邊緣方向延伸；以及一第二鰭狀結構由閘極結構之第一邊緣向第二摻雜區之第六邊緣方向延伸。
本發明又揭露一種半導體元件，其主要包含：一閘極結構設於一基底上、一第一摻雜區設於閘極結構之一側、一第二摻雜區設於閘極結構之另一側以及複數個鰭狀結構設於基底上。其中由閘極結構所覆蓋之鰭狀結構之數量較佳不同於重疊該第一摻雜區或重疊該第二摻雜區之鰭狀結構之數量。
請參照第1圖至第2圖，第1圖為本發明較佳實施例之一橫向擴散金氧半導體元件之上視圖，第2圖則為第1圖中沿著切線AA'之剖面示意圖。如第1圖與第2圖所示，橫向擴散金氧半導體元件主要包含一基底12、複數個鰭狀結構14、16、18、20、22、24設於基底12上、一淺溝隔離(shallow trench isolation, STI)26環繞鰭狀結構14、16、18、20、22、24，一閘極介電層28設於淺溝隔離26與鰭狀結構14、16、18、20、22、24上、一閘極結構30設於閘極介電層28與鰭狀結構14、16、18、20、22、24上、一第一摻雜區32設於閘極結構30之一側以及一第二摻雜區34設於閘極結構30之另一側。
依據本發明之較佳實施例，鰭狀結構14、16、18、20、22、24較佳透過側壁圖案轉移(sidewall image transfer, SIT)等技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構14、16、18、20、22、24之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構14、16、18、20、22、24。另外，鰭狀結構14、16、18、20、22、24之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構14、16、18、20、22、24。這些形成鰭狀結構的實施例均屬本發明所涵蓋的範圍。
在本實施例中，基底12例如是矽基底、磊晶矽基底或碳化矽基底等之半導體基底，但不以此為限。閘極介電層28可包含二氧化矽(SiO2 )、氮化矽(SiN)或高介電常數(high dielectric constant, high-k)材料。閘極結構30周圍可設有側壁子(圖未示)，閘極結構30本身則可依據製程需求為一由多晶矽所構成的多晶矽閘極或一金屬閘極。第一摻雜區32與第二摻雜區34可依據所製備電晶體的型態包含N型摻質或P型摻質，其中第一摻雜區32在本實施例中較佳為一源極區域而第二摻雜區34較佳為一汲極區域，但均不侷限於此。
依據本發明一實施例，若閘極結構30為一金屬閘極，其可細部包含一高介電常數介電層、一功函數金屬層、以及一低阻抗金屬層。其中高介電常數介電層可包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al2 O3 )、氧化鑭(lanthanum oxide, La2 O3 )、氧化鉭(tantalum oxide, Ta2 O5 )、氧化釔(yttrium oxide, Y2 O3 )、氧化鋯(zirconium oxide, ZrO2 )、鈦酸鍶（strontium titanate oxide, SrTiO3 )、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO4 )、鋯酸鉿(hafnium zirconium oxide, HfZrO4 )、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi2 Ta2 O9 , SBT)、鋯鈦酸鉛(lead zirconate titanate, PbZrx Ti1-x O3 , PZT)、鈦酸鋇鍶(barium strontium titanate, Bax Sr1-x TiO3 , BST)、或其組合所組成之群組。
功函數金屬層較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若金氧半導體電晶體為N型電晶體，功函數金屬層可選用功函數為3.9電子伏特(eV)～4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC (碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層可選用功函數為4.8 eV～5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層與低阻抗金屬層之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide, CoWP)等低電阻材料或其組合。
從第1圖的上視圖來看，閘極結構30較佳沿著一第一方向，例如Y軸方向延伸，閘極結構30具有一第一邊緣74與一第二邊緣76沿著第一方向延伸，第一摻雜區32包含一第三邊緣36與一第四邊緣38沿著該第一方向延伸，且第二摻雜區34包含一第五邊緣40與一第六邊緣42也沿著第一方向延伸。其中，位於第一摻雜區32內的各鰭狀結構14、16、18、20、22、24係用來當作橫向擴散金氧半導體元件的源極，位於第二摻雜區34內的各鰭狀結構16、18、20、22則係用來當作橫向擴散金氧半導體元件的汲極，而且閘極結構30兩側的鰭狀結構為不對稱設計，使得第一摻雜區32內鰭狀結構14、16、18、20、22、24的數量、長度、寬度、高度等不同於位於第二摻雜區34內的鰭狀結構16、18、20、22。基本上，構成源極之鰭狀結構14、16、18、20、22、24的總表面積要大於或等於構成汲極之鰭狀結構16、18、20、22的總表面積，而被閘極結構30所覆蓋之鰭狀結構的數量，意即構成通道寬度(Channel Width)之鰭狀結構的數量，要大於或等於構成源極及/或汲極之鰭狀結構的數量。
整體來看，本實施例中閘極結構30一側之鰭狀結構14、16、18、20、22、24數量較佳不同於閘極結構30另一側之鰭狀結構14、16、18、20、22、24數量，或從另一角度來看，由閘極結構30所覆蓋之鰭狀結構14、16、18、20、22、24數量較佳不同於重疊第一摻雜區32或重疊第二摻雜區34之鰭狀結構14、16、18、20、22、24數量。
更具體而言，本實施例的橫向擴散金氧半導體元件包含複數根鰭狀結構，例如第1圖所示的六根鰭狀結構14、16、18、20、22、24，其中鰭狀結構14與鰭狀結構24分別由第一摻雜區32的第三邊緣36延伸至第二摻雜區34，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40但不接觸第二摻雜區34的第六邊緣42。鰭狀結構16、18、20、22則由第一摻雜區32的第三邊緣36經過閘極結構30並延伸至第二摻雜區34，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40並接觸第二摻雜區34的第六邊緣42。
從另一角度來看，鰭狀結構14與鰭狀結構24具有相同長度，且各鰭狀結構14、24位於第一摻雜區32的長度不同於各鰭狀結構14、24位於第二摻雜區34的長度。例如本實施例中各鰭狀結構14、24由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離較佳大於各鰭狀結構14、24由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。另外鰭狀結構16、18、20、22之間也具有相同長度，但本實施例中各鰭狀結構16、18、20、22由閘極結構30第一邊緣74延伸至第三邊緣36的距離較佳等於各鰭狀結構16、18、20、22由閘極結構30第二邊緣76延伸至第六邊緣42的距離。
換句話說，若以閘極結構30為中心來看，閘極結構30一側的鰭狀結構14、16、18、20、22、24數量不同於閘極結構30另一側的鰭狀結構14、16、18、20、22、24數量，例如閘極結構30左側與第一摻雜區32重疊的鰭狀結構14、16、18、20、22、24數量為六根，而閘極結構30右側與第二摻雜區34重疊的鰭狀結構16、18、20、22數量則只有四根。
值得注意的是，在本實施例中，閘極結構30兩側的鰭狀結構較佳提供了一種不對稱的設計，其中閘極結構30左側重疊第一摻雜區32的鰭狀結構14、24可作為載子注入的額外途徑但卻不會影響整個元件的崩潰電壓，使其電流開關比(Ion /Ioff ratio)因此與中間的鰭狀結構16、18、20、22不同。在此條件下，本發明可依據產品需求來改變電流開關比以及/或電流開啟與崩潰電壓之間的比例，藉此提供元件在操作上更高的彈性度。若以操作方式來看，本實施例中訊號較佳由閘極結構30一側的鰭狀結構，例如第一摻雜區32內的鰭狀結構14進入後，沿著第2圖的箭頭於斷掉處經由底下的基底12，再進入閘極結構30另一側，例如第二摻雜區34內的鰭狀結構16。
需注意的是，本實施例中雖以總數六根鰭狀結構為例，但鰭狀結構的數量並不侷限於此，而可視產品需求任意調整。例如可參照第3圖，第3圖為本發明一實施例之半導體元件之上視圖。如第3圖所示，本實施例中較佳設有二根鰭狀結構44、46，其中鰭狀結構44由閘極結構30的第二邊緣76向第一摻雜區32的第三邊緣36方向延伸，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40。鰭狀結構46則由閘極結構30的第一邊緣74向第二摻雜區34的第六邊緣42方向延伸，包括重疊第二摻雜區34的第五邊緣40。
從另一角度來看，鰭狀結構44由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離不同於鰭狀結構44由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。例如本實施例中鰭狀結構44由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離較佳大於鰭狀結構44由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。換句話說，鰭狀結構44在第一摻雜區32中的長度不同於鰭狀結構44在第二摻雜區34中的長度，而相類似的，鰭狀結構46在第二摻雜區34中的長度亦不同於第一摻雜區32中的長度。
相較於第1圖所揭露之實施例中閘極結構30一側的鰭狀結構14、16、18、20、22、24數量不同於閘極結構30另一側的鰭狀結構14、16、18、20、22、24數量，本實施例中閘極結構30一側的鰭狀結構44、46數量等於閘極結構30另一側的鰭狀結構44、46數量。例如閘極結構30左側與第一摻雜區32重疊的鰭狀結構44數量為一根，而閘極結構30右側與第二摻雜區34重疊的鰭狀結構46數量也為一根。以操作方式來看，本實施例中訊號較佳由閘極結構30一側的鰭狀結構44進入後，於斷掉處經由底下基底12，再進入閘極結構30另一側的鰭狀結構46。
請接著參照第4圖，第4圖為本發明一實施例之半導體元件之上視圖。如第4圖所示，本實施例中較佳設有三根鰭狀結構48、50、52，其中鰭狀結構48與鰭狀結構52分別由閘極結構的第二邊緣76向第一摻雜區32的第三邊緣36延伸，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40但不接觸第二摻雜區34的第六邊緣42。鰭狀結構50則由閘極結構30的第一邊緣74向第二摻雜區34的第六邊緣42延伸，包括重疊第二摻雜區34的第五邊緣40。
從另一角度來看，鰭狀結構48與鰭狀結構52具有相同長度，且各鰭狀結構48、52由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離不同於各鰭狀結構48、52由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。例如本實施例中各鰭狀結構48、52由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離較佳大於各鰭狀結構48、52由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。
如同第1圖所揭露之實施例，本實施例中閘極結構30一側的鰭狀結構48、50、52數量不同於閘極結構30另一側的鰭狀結構48、50、52數量，例如閘極結構30左側與第一摻雜區32重疊的鰭狀結構48、52數量為二根，而閘極結構30右側與第二摻雜區34重疊的鰭狀結構50數量則為一根。相類似的，本實施例中訊號較佳由閘極結構30一側的鰭狀結構48進入後，於斷掉處經由底下基底12，再進入閘極結構30另一側的鰭狀結構50。
請接著參照第5圖，第5圖為本發明一實施例之半導體元件之上視圖。如第5圖所示，本實施例中較佳設有四根鰭狀結構54、56、58、60，其中鰭狀結構54與鰭狀結構60分別由閘極結構30的第二邊緣76向第一摻雜區32的第三邊緣36延伸，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40。鰭狀結構56與鰭狀結構58則由閘極結構30的第一邊緣74向第二摻雜區34的第六邊緣42延伸，包括重疊第二摻雜區34的第五邊緣40。
從另一角度來看，鰭狀結構54與鰭狀結構60具有相同長度，且各鰭狀結構54、60由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離不同於各鰭狀結構54、60由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。例如本實施例中各鰭狀結構54、60由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離較佳大於各鰭狀結構54、60由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。
相較於第1圖所揭露之實施例中閘極結構30一側的鰭狀結構14、16、18、20、22、24數量不同於閘極結構30另一側的鰭狀結構14、16、18、20、22、24數量，本實施例中閘極結構30一側的鰭狀結構54、56、58、60數量等於閘極結構30另一側的鰭狀結構54、56、58、60數量。例如閘極結構30左側與第一摻雜區32重疊的鰭狀結構54、56數量為二根，而閘極結構30右側與第二摻雜區34重疊的鰭狀結構56、58數量也為二根。同樣的，本實施例中訊號較佳由閘極結構30一側的鰭狀結構54、60進入後，於斷掉處經由底下基底12，再進入閘極結構30另一側的鰭狀結構56、58。
請接著參照第6圖，第6圖為本發明一實施例之半導體元件之上視圖。如第6圖所示，本實施例中較佳設有六根鰭狀結構62、64、66、68、70、72，其中鰭狀結構62、64與鰭狀結構70、72分別由閘極結構30的第二邊緣76向第一摻雜區32的第三邊緣36方向延伸，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40。鰭狀結構66、68則由閘極結構30的第一邊緣74向第二摻雜區34的第六邊緣42方向延伸，包括重疊第二摻雜區34的第五邊緣40。
從另一角度來看，鰭狀結構62、64與鰭狀結構70、72具有相同長度，且各鰭狀結構62、64、70、72由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離不同於鰭狀結構62、64、70、72由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。例如本實施例中各鰭狀結構62、64、70、72由第一摻雜區32第四邊緣38延伸至第三邊緣36的距離較佳大於各鰭狀結構62、64、70、72由第二摻雜區34第五邊緣40延伸至第六邊緣42的距離。
如同第1圖所揭露之實施例，本實施例中閘極結構30一側的鰭狀結構62、64、66、68、70、72數量不同於閘極結構30另一側的鰭狀結構62、64、66、68、70、72數量，例如閘極結構30左側與第一摻雜區32重疊的鰭狀結構62、64、70、72數量為四根，而閘極結構30右側與第二摻雜區34重疊的鰭狀結構66、68數量則為二根。同樣的，本實施例中訊號較佳由閘極結構30一側的鰭狀結構62、64、70、72進入後，於斷掉處經由底下基底12，再進入閘極結構30另一側的鰭狀結構66、68。
請接著參照第7圖，第7圖為本發明一實施例之半導體元件之上視圖，更具體為第3圖重複鰭狀結構44、46交錯態樣之實施例。如第7圖所示，本實施例中較佳設有四根鰭狀結構78、80、82、84，其中鰭狀結構78與鰭狀結構82分別由閘極結構30的第二邊緣76向第一摻雜區32的第三邊緣36方向延伸，包括重疊第一摻雜區32的第四邊緣38與第二摻雜區34的第五邊緣40。鰭狀結構80與鰭狀結構82則由閘極結構30的第一邊緣74向第二摻雜區34的第六邊緣42方向延伸，包括重疊第二摻雜區34的第五邊緣40。
從另一角度來看，鰭狀結構78與鰭狀結構82具有相同長度，且各鰭狀結構78、82位於第一摻雜區32的長度不同於各鰭狀結構78、82位於第二摻雜區34的距離。例如本實施例中各鰭狀結構78、82位於第二摻雜區34的長度較佳大於各鰭狀結構78、82位於第一摻雜區32的長度。
綜上所述，本發明較佳揭露一種橫向擴散金氧半導體元件，其中元件中閘極結構一側的鰭狀結構與閘極結構另一側的鰭狀結構較佳為不對稱設計，而所謂不對稱設計又可包含閘極結構兩側具有不同數量的鰭狀結構、相同數量的鰭狀結構但不同排列方式的鰭狀結構、或不同數量的鰭狀結構及不同排列方式的鰭狀結構。換句話說，由該閘極結構所覆蓋之鰭狀結構之數量不同於重疊該第一摻雜區或重疊該第二摻雜區之鰭狀結構之數量。依據本發明之較佳實施例，本發明可利用上述結構特徵來改變元件的電流開關比以及/或電流開啟與崩潰電壓之間的比例，藉此提供元件在操作上更高的彈性度。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧鰭狀結構
18‧‧‧鰭狀結構
20‧‧‧鰭狀結構
22‧‧‧鰭狀結構
24‧‧‧鰭狀結構
26‧‧‧淺溝隔離
28‧‧‧閘極介電層
30‧‧‧閘極結構
32‧‧‧第一摻雜區
34‧‧‧第二摻雜區
36‧‧‧第三邊緣
38‧‧‧第四邊緣
40‧‧‧第五邊緣
42‧‧‧第六邊緣
44‧‧‧鰭狀結構
46‧‧‧鰭狀結構
48‧‧‧鰭狀結構
50‧‧‧鰭狀結構
52‧‧‧鰭狀結構
54‧‧‧鰭狀結構
56‧‧‧鰭狀結構
58‧‧‧鰭狀結構
60‧‧‧鰭狀結構
62‧‧‧鰭狀結構
64‧‧‧鰭狀結構
66‧‧‧鰭狀結構
68‧‧‧鰭狀結構
70‧‧‧鰭狀結構
72‧‧‧鰭狀結構
74‧‧‧第一邊緣
76‧‧‧第二邊緣
78‧‧‧鰭狀結構
80‧‧‧鰭狀結構
82‧‧‧鰭狀結構
84‧‧‧鰭狀結構
第1圖為本發明較佳實施例之一橫向擴散金氧半導體元件之上視圖。 第2圖為第1圖中沿著切線AA'之剖面示意圖。 第3圖為本發明一實施例之半導體元件之上視圖。 第4圖為本發明一實施例之半導體元件之上視圖。 第5圖為本發明一實施例之半導體元件之上視圖。 第6圖為本發明一實施例之半導體元件之上視圖。 第7圖為本發明一實施例之半導體元件之上視圖。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧鰭狀結構
18‧‧‧鰭狀結構
20‧‧‧鰭狀結構
22‧‧‧鰭狀結構
24‧‧‧鰭狀結構
30‧‧‧閘極結構
32‧‧‧第一摻雜區
34‧‧‧第二摻雜區
36‧‧‧第三邊緣
38‧‧‧第四邊緣
40‧‧‧第五邊緣
42‧‧‧第六邊緣
74‧‧‧第一邊緣
76‧‧‧第二邊緣

Claims (22)

  1. 一種半導體元件，包含： 一閘極結構設於一基底上；以及 複數個鰭狀結構設於該閘極結構兩側，其中該閘極結構一側之該鰭狀結構之數量不同於該閘極結構另一側之該鰭狀結構之數量。
  2. 如申請專利範圍第1項所述之半導體元件，另包含： 一第一摻雜區設於該閘極結構之一側；以及 一第二摻雜區設於該閘極結構之另一側。
  3. 如申請專利範圍第2項所述之半導體元件，其中該閘極結構沿著一第一方向延伸，該閘極結構包含一第一邊緣以及一第二邊緣沿著該第一方向延伸，該第一摻雜區包含一第三邊緣以及一第四邊緣沿著該第一方向延伸，該第二摻雜區包含一第五邊緣以及一第六邊緣沿著該第一方向延伸，該等鰭狀結構包含： 一第一鰭狀結構由該第一摻雜區僅延伸至該閘極結構之該第二邊緣；以及 一第二鰭狀結構由該第一摻雜區經過該閘極結構延伸至該第二摻雜區。
  4. 如申請專利範圍第3項所述之半導體元件，其中該第一鰭狀結構位於該第一摻雜區之長度不同於該第一鰭狀結構位於該第二摻雜區之長度。
  5. 如申請專利範圍第3項所述之半導體元件，其中該第二鰭狀結構由該閘極結構之該第一邊緣向該第一摻雜區之該第三邊緣延伸之距離等於該第二鰭狀結構由該閘極結構之該第二邊緣向該第二摻雜區之該第六邊緣延伸之距離。
  6. 一種半導體元件，包含： 一閘極結構沿著一第一方向延伸並設於一基底上，其中該閘極結構包含一第一邊緣以及一第二邊緣沿著該第一方向延伸； 一第一摻雜區設於該閘極結構之一側，其中該第一摻雜區包含一第三邊緣以及一第四邊緣沿著該第一方向延伸； 一第二摻雜區設於該閘極結構之另一側，其中該第二摻雜區包含一第五邊緣以及一第六邊緣沿著該第一方向延伸； 一第一鰭狀結構由該閘極結構之該第二邊緣向該第一摻雜區之該第三邊緣方向延伸；以及 一第二鰭狀結構由該閘極結構之該第一邊緣向該第二摻雜區之該第六邊緣方向延伸。
  7. 如申請專利範圍第6項所述之半導體元件，其中該第一鰭狀結構重疊該第一摻雜區之該第四邊緣以及該第二摻雜區之該第五邊緣。
  8. 如申請專利範圍第6項所述之半導體元件，其中該第二鰭狀結構重疊該第二摻雜區之該第五邊緣。
  9. 如申請專利範圍第6項所述之半導體元件，另包含一第三鰭狀結構由該閘極結構之該第二邊緣向該第一摻雜區之該第三邊緣方向延伸。
  10. 如申請專利範圍第9項所述之半導體元件，其中該第三鰭狀結構重疊該第一摻雜區之該第四邊緣以及該第二摻雜區之該第五邊緣。
  11. 如申請專利範圍第9項所述之半導體元件，另包含一第四鰭狀結構由該閘極結構之該第一邊緣向該第二摻雜區之該第六邊緣方向延伸。
  12. 如申請專利範圍第6項所述之半導體元件，另包含： 一第三鰭狀結構由該閘極結構之該第一邊緣向該第二摻雜區之該第六邊緣方向延伸；以及 一第四鰭狀結構由該閘極結構之該第二邊緣向該第一摻雜區之該第三邊緣方向延伸。
  13. 如申請專利範圍第12項所述之半導體元件，其中該第三鰭狀結構重疊該第二摻雜區之該第五邊緣。
  14. 如申請專利範圍第12項所述之半導體元件，其中該第四鰭狀結構重疊該第一摻雜區之該第四邊緣以及該第二摻雜區之該第五邊緣。
  15. 一種半導體元件，包含： 一閘極結構設於一基底上； 一第一摻雜區設於該閘極結構之一側； 一第二摻雜區設於該閘極結構之另一側；以及 複數個鰭狀結構設於該基底上，其中由該閘極結構所覆蓋之鰭狀結構之數量不同於重疊該第一摻雜區或重疊該第二摻雜區之鰭狀結構之數量。
  16. 如申請專利範圍第15項所述之半導體元件，其中該閘極結構沿著一第一方向延伸，該閘極結構包含一第一邊緣以及一第二邊緣沿著該第一方向延伸，該第一摻雜區包含一第三邊緣以及一第四邊緣沿著該第一方向延伸，該第二摻雜區包含一第五邊緣以及一第六邊緣沿著該第一方向延伸，該等鰭狀結構包含： 一第一鰭狀結構由該第一摻雜區僅延伸至該閘極結構之該第二邊緣；以及 一第二鰭狀結構由該第一摻雜區經過該閘極結構延伸至該第二摻雜區。
  17. 如申請專利範圍第16項所述之半導體元件，其中該第一鰭狀結構位於該第一摻雜區之長度不同於該第一鰭狀結構位於該第二摻雜區之長度。
  18. 如申請專利範圍第16項所述之半導體元件，其中該第二鰭狀結構由該閘極結構之該第一邊緣向該第一摻雜區之該第三邊緣延伸之距離等於該第二鰭狀結構由該閘極結構之該第二邊緣向該第二摻雜區之該第六邊緣延伸之距離。
  19. 如申請專利範圍第15項所述之半導體元件，其中該閘極結構沿著一第一方向延伸，該閘極結構包含一第一邊緣以及一第二邊緣沿著該第一方向延伸，該第一摻雜區包含一第三邊緣以及一第四邊緣沿著該第一方向延伸，該第二摻雜區包含一第五邊緣以及一第六邊緣沿著該第一方向延伸，該等鰭狀結構包含： 一第一鰭狀結構由該閘極結構之該第二邊緣向該第一摻雜區之該第三邊緣方向延伸；以及 一第二鰭狀結構由該閘極結構之該第一邊緣向該第二摻雜區之該第六邊緣方向延伸。
  20. 如申請專利範圍第19項所述之半導體元件，另包含一第三鰭狀結構由該閘極結構之該第二邊緣向該第一摻雜區之該第三邊緣方向延伸。
  21. 如申請專利範圍第20項所述之半導體元件，另包含一第四鰭狀結構由該閘極結構之該第一邊緣向該第二摻雜區之該第六邊緣方向延伸。
  22. 如申請專利範圍第19項所述之半導體元件，另包含： 一第三鰭狀結構由該閘極結構之該第一邊緣向該第二摻雜區之該第六邊緣方向延伸；以及 一第四鰭狀結構由該閘極結構之該第二邊緣向該第一摻雜區之該第三邊緣方向延伸。
TW105129704A 2016-09-13 2016-09-13 半導體元件及其製作方法 TWI698021B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW105129704A TWI698021B (zh) 2016-09-13 2016-09-13 半導體元件及其製作方法
US15/344,602 US9837541B1 (en) 2016-09-13 2016-11-07 Semiconductor device and method for fabricating the same
US15/700,193 US10396204B2 (en) 2016-09-13 2017-09-11 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105129704A TWI698021B (zh) 2016-09-13 2016-09-13 半導體元件及其製作方法

Publications (2)

Publication Number Publication Date
TW201810669A true TW201810669A (zh) 2018-03-16
TWI698021B TWI698021B (zh) 2020-07-01

Family

ID=60452025

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105129704A TWI698021B (zh) 2016-09-13 2016-09-13 半導體元件及其製作方法

Country Status (2)

Country Link
US (2) US9837541B1 (zh)
TW (1) TWI698021B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082751B2 (en) 2011-09-14 2015-07-14 Broadcom Corporation Half-FinFET semiconductor device and related method
US8741776B2 (en) 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
US9041127B2 (en) * 2013-05-14 2015-05-26 International Business Machines Corporation FinFET device technology with LDMOS structures for high voltage operations
US9379236B2 (en) 2014-06-04 2016-06-28 Broadcom Corporation LDMOS device and structure for bulk FinFET technology
US9472615B2 (en) * 2014-12-22 2016-10-18 Broadcom Corporation Super junction LDMOS finFET devices
US20160380095A1 (en) * 2015-06-25 2016-12-29 International Business Machines Corporation High voltage finfet structure with shaped drift region

Also Published As

Publication number Publication date
US9837541B1 (en) 2017-12-05
US10396204B2 (en) 2019-08-27
TWI698021B (zh) 2020-07-01
US20180076327A1 (en) 2018-03-15

Similar Documents

Publication Publication Date Title
US20220375936A1 (en) Dipole Patterning for CMOS Devices
TWI724164B (zh) 半導體元件及其製作方法
US12068309B2 (en) Semiconductor device and method for fabricating the same
US12261086B2 (en) Method for integrating high-voltage (HV) device, medium-voltage (MV) device, and low-voltage (LV) device
US11843049B2 (en) Lateral diffused metal oxide semiconductor device
US12288818B2 (en) Lateral diffusion metal oxide semiconductor device and method for fabricating the same
TW202002017A (zh) 半導體元件及其製作方法
EP4280278A1 (en) Semiconductor device and method for fabricating the same
TWI884386B (zh) 橫向擴散金氧半導體元件
TW201911386A (zh) 半導體元件及其製作方法
US12527080B2 (en) Integrated high, medium, and low voltage semiconductor devices and method for fabricating the same
CN114597129A (zh) 半导体元件及其制作方法
US20240204085A1 (en) Semiconductor device and method for fabricating the same
CN109390397B (zh) 半导体元件及其制作方法
TWI788487B (zh) 半導體元件
TWI698021B (zh) 半導體元件及其製作方法
TWI906539B (zh) 半導體元件及其製作方法
US20240347583A1 (en) Semiconductor device and method for fabricating the same
US20240339331A1 (en) Semiconductor device and method for fabricating the same
US20240243124A1 (en) Semiconductor device and method for fabricating the same