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TW201810665A - 半導體裝置及其製造方法 - Google Patents

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TW201810665A
TW201810665A TW105126057A TW105126057A TW201810665A TW 201810665 A TW201810665 A TW 201810665A TW 105126057 A TW105126057 A TW 105126057A TW 105126057 A TW105126057 A TW 105126057A TW 201810665 A TW201810665 A TW 201810665A
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李威養
楊豐誠
陳定業
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包括設於基板上之隔離絕緣層、第一及第二鰭結構、閘極結構、源極/汲極結構、設於上述隔離絕緣層之上表面上之介電層。第一鰭結構第二鰭結構皆設於基板上，且在俯視圖中延伸於第一方向。上述閘極結構設於部分之第一、第二鰭結構上，且在俯視圖中延伸於與第一方向交叉之第二方向。未被閘極結構覆蓋之第一、第二鰭結構下凹(recess)至低於隔離絕緣層之上表面。源極/汲極結構形成於下凹之第一、第二鰭結構上。孔隙(void)形成於源極/汲極結構及介電層之間。

Description

半導體裝置及其製造方法
本揭露係有關於一種半導體積體電路，且特別有關於一種具有磊晶源極/汲極結構及孔隙之半導體裝置及其製造方法。
隨著半導體工業步入奈米科技之製程節點，為了追求高裝置密度、高效能、低成本，來自製造上及設計上之挑戰促使了三維設計之發展，例如鰭式場效電晶體(FinFET)及具有高介電常數材料的金屬閘極結構之應用。金屬閘極結構時常以替換閘極技術(gate replacement technology)製造，而源極、汲極係以磊晶成長法(epitaxial growth)形成。
本揭露包括一種半導體裝置之製造方法，其包括：形成第一鰭結構及第二鰭結構於基板上。第一鰭結構及第二鰭結構於俯視圖(plan view)中延伸於第一方向。形成隔離絕緣層於上述基板上，使得第一、第二鰭結構之下部內嵌(embedded)於隔離絕緣層中，而第一、第二鰭結構之上部從隔離絕緣層露出。形成閘極結構於部分之第一、第二鰭結構上，上述閘極結構包括閘極圖案、介電層設於閘極圖案及第一、第二鰭結構之 間、絕緣蓋層設於閘極圖案之上。閘極結構於俯視圖中延伸於與第一方向交叉(crossing)之第二方向。形成鰭片罩幕層於由隔離絕緣層突起且未被閘極結構覆蓋之該第一、第二鰭結構之側壁上，以及於該隔離絕緣層之一上表面上。凹蝕(recess)第一、第二鰭結構之上部。形成第一磊晶源極/汲極結構於被凹蝕的第一鰭結構上及形成一第二磊晶源極/汲極結構於被凹蝕的第二鰭結構上。其中在第一、第二鰭結構之上部凹蝕步驟中，移除設於第一、第二鰭結構之側壁上之鰭片罩幕層，但殘留設於隔離絕緣層之上表面上之鰭片罩幕層。合併第一、第二磊晶源極/汲極結構而形成一孔隙(void)，上述孔隙位於合併之第一、第二磊晶源極/汲極結構及殘留之設於隔離絕緣層之上表面上之鰭片罩幕層之間。
本揭露包括一種半導體裝置之製造方法，其包括：形成第一鰭結構及第二鰭結構於基板上。第一鰭結構及第二鰭結構於俯視圖(plan view)中延伸於第一方向。形成隔離絕緣層於上述基板上，使得第一、第二鰭結構之下部內嵌(embedded)於隔離絕緣層中，而第一、第二鰭結構之上部從隔離絕緣層露出。形成閘極結構於部分之第一、第二鰭結構上，上述閘極結構包括閘極圖案、介電層設於閘極圖案及第一、第二鰭結構之間、絕緣蓋層設於閘極圖案之上。上述閘極結構於俯視圖中延伸於與第一方向交叉(crossing)之第二方向。形成鰭片罩幕層於由隔離絕緣層突起且未被閘極結構覆蓋之第一、第二鰭結構之側壁上，以及於隔離絕緣層之上表面上。凹蝕(recess)第一、第二鰭結構之上部。形成第一磊晶源極/汲極結構於被凹蝕的 第一鰭結構上及形成第二磊晶源極/汲極結構於被凹蝕的第二鰭結構上。其中在第一、第二鰭結構之上部凹蝕步驟中，殘留設於第一、第二鰭結構之側壁上之鰭片罩幕層之下部及設於隔離絕緣層之上表面上之鰭片罩幕層。合併第一、第二磊晶源極/汲極結構而形成孔隙(void)，上述孔隙位於合併之第一、第二磊晶源極/汲極結構及殘留之設於隔離絕緣層之上表面上之鰭片罩幕層之間。
本揭露包括一種半導體裝置，其包括：隔離絕緣層、第一鰭結構及第二鰭結構、閘極結構、源極/汲極結構、介電層。隔離絕緣層設於基板上。第一鰭結構及第二鰭結構皆設於上述基板上，第一鰭結構及第二鰭結構於俯視圖(plan view)中延伸於第一方向。閘極結構設於部分之第一、第二鰭結構上，上述閘極結構於俯視圖中延伸於與第一方向交叉(crossing)之第二方向。介電層設於隔離絕緣層之上表面上。未被閘極結構覆蓋之第一、第二鰭結構下凹(recess)至低於隔離絕緣層之上表面。源極/汲極結構形成於下凹之第一、第二鰭結構上。孔隙(void)形成於源極/汲極結構及介電層之間。
10‧‧‧基板
15‧‧‧罩幕層
15A‧‧‧墊氧化物層
15B‧‧‧氮化矽罩幕層
20‧‧‧鰭結構
10M‧‧‧平台形
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
42‧‧‧介電層
44‧‧‧閘極圖案
46‧‧‧絕緣蓋層
48‧‧‧側壁間隔物
50‧‧‧鰭片罩幕層
55‧‧‧類襯套之部分
60‧‧‧磊晶源極/汲極結構
65、65’‧‧‧孔隙
70‧‧‧矽化物層
80‧‧‧絕緣層
85‧‧‧層間介電層
90‧‧‧接觸窗口
100‧‧‧接觸窗插塞
W1‧‧‧寬度
S1‧‧‧距離
H1、H2、H3、H4‧‧‧高度
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1-4、5A-5C、6-12圖根據本揭露之一實施例繪示出鰭式場效電晶體裝置於不同製造步驟中例示性的剖面圖。
第13、14圖根據本揭露之另一實施例繪示出鰭式場效電晶體裝置於不同製造步驟中例示性的剖面圖。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。此外，為了簡化及明確，可能任意地以不同的尺寸繪示不同的特徵。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。此外，”由...形成”可能代表”包括...”或”由...組成”。再者，在下述之生產步驟中，所描述的操作之間可能有一或多個操作，而操作之順序可能被改變。
第1-12圖根據本揭露之一實施例繪示出鰭式場效電晶體裝置於不同製造步驟中例示性的剖面圖。應可理解的是，在本方法之其他實施例中，於第1-12圖所繪示之製程之前、之中、之後可有其他的步驟，而一些下述之步驟則可被取代或移除。步驟/製程之順序可能可以互換。
罩幕層15形成於基板10之上。舉例來說，罩幕層15係以熱氧化(thermal oxidation)製程及/或化學汽相沉積(CVD)製程形成。舉例來說，基板10為雜質濃度約在1*1015cm-3至1*1016cm-3之範圍的p型矽、或鍺基板。在其他的實施例中，基板為雜質濃度約在1*1015cm-3至1*1016cm-3之範圍的n型矽、或鍺基板。
此外，基板10亦可包括其他的元素(elementary)半導體(例如：鍺)、化合物半導體(包括Ⅳ-Ⅳ族化合物半導體(例如：SiC、SiGe)、Ⅲ-V族化合物半導體(例如：GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP))、或其組合。在一實施例中，基板10是絕緣層上矽(silicon-on insulator，簡稱SOI)基板之矽層。使用絕緣層上矽基板時，鰭結構可能由絕緣層上矽基板之矽層突起或由絕緣層上矽基板之絕緣層突起。在後者中，絕緣層上矽基板之矽層被用來形成鰭結構。非晶(amorphous)基板(例如：非晶Si、非晶SiC)、絕緣材料(例如：氧化矽)也可用來當作基板10。基板10可包括適當地以雜質摻雜之不同的區域(例如：p型或n型電性)。
舉例來說，在一些實施例中，罩幕層15包括墊氧 化物(例如：氧化矽)層15A及氮化矽罩幕層15B。
可以熱氧化法或化學汽相沉積法形成墊氧化物層15A。可以物理氣相沉積法(PVD)(例如：濺鍍法)、化學汽相沉積法(CVD)、電漿化學汽相沉積法(PECVD)、大氣壓力化學汽相沉積法(atmospheric pressure chemical vapor deposition，簡稱APCVD)、低壓化學汽相沉積法(LPCVD)、高密度電漿化學汽相沉積法(HDPCVD)、原子層沉積法(ALD)、及/或其他製程形成氮化矽罩幕層15B。
在一些實施例中，墊氧化物層15A之厚度約為2nm至15nm，而氮化矽罩幕層15B之厚度約為2nm至50nm。於罩幕層上更形成一罩幕圖案。舉例來說，上述罩幕圖案為以光微影製程形成之光阻圖案。
以罩幕圖案作為蝕刻罩幕，可形成如第1圖所示之由墊氧化物層及氮化矽罩幕層所形成之硬罩幕圖案15。
接著，如第2圖所示，以硬罩幕圖案15作為蝕刻罩幕，並經由溝槽蝕刻(trench etching)將基板10圖案化成鰭結構20，其中上述溝槽蝕刻使用乾蝕刻法及/或濕蝕刻法。
在第2圖中，基板10之上設有三個鰭結構。然而，鰭結構之數量不限定為三個。鰭結構之數量可為少至一個或多於三個。除此之外，鄰近於鰭結構20之兩邊，可設有一或多個虛設(dummy)鰭結構，以在圖案化步驟中提升圖案保真度(pattern fidelity)。
鰭結構20可由與基板10相同之材料所形成，且可連續地從基板10延伸。在本實施例中，鰭結構由矽形成。鰭結 構20之矽層可為本徵的(intrinsic)或適當地摻雜n型雜質或p型雜質。
在一些實施例中，鰭結構20之寬度W1約為5nm至40nm，而在另一些實施例中約為7nm至12nm。在一些實施例中，兩鰭結構之間的距離S1約為10nm至50nm。在一些實施例中，鰭結構20之高度(沿著Z方向)約為100nm至300nm，而在另一些實施例中約為50nm至100nm。
低於閘極結構40之鰭結構20之下部(參見第5A圖)可稱為井區(well region)，而鰭結構20之上部可稱為通道區。在閘極結構40之下，井區內嵌(embedded)於隔離絕緣層30中(參見第5A圖)，而通道區由隔離絕緣層30突起。通道區的下部可能也內嵌於隔離絕緣層30中至約1nm至5nm之深度。
在一些實施例中，井區的高度約為60nm至100nm，而通道區的高度約為40nm至60nm。在另一些實施例中，通道區的高度約為38nm至55nm。
在形成鰭結構20之後，蝕刻基板10以形成如第3圖所示之平台形(mesa shape)10M。在其他的實施例中，先形成平台形10M，然後形成鰭結構20。
在形成鰭結構20及平台形10M之後，形成隔離絕緣層30於鰭結構間的空隙(space)中及/或鰭結構與其他形成於基板10上之元件間的空隙中。隔離絕緣層30也可稱為”淺溝槽隔離(STI)”層。隔離絕緣層30之絕緣材料可包括一或多層之氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟矽玻璃(FSG)或低介電常數介電材料。隔離絕緣層係以低壓化學汽相沉積 (LPCVD)、電漿化學汽相沉積(plasma-CVD)、可流動式化學汽相沉積(flowable CVD)法形成。在可流動式化學汽相沉積中，可沉積可流動的介電材料以取代氧化矽。可流動的介電材料，恰如其名，在沉積時可”流動”以填充高深寬比(aspect ratio)的間隙或空隙。通常，在含矽的前驅物中加入各種化學品(chemistries)，以使所沉積的薄膜可以流動。在一些實施例中，可加入氮氫化物鍵(nitrogen hydride bond)。可流動的介電前驅物(特別是可流動的氧化矽前驅物)之例子包括矽酸鹽(silicate)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl silsesquioxane，簡稱MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane，簡稱HSQ)、甲基倍半矽氧烷/氫倍半矽氧烷、全氫化矽氮烷(perhydrosilazane，簡稱TCPS)、全氫化聚矽氮烷(perhydro-polysilazane，簡稱PSZ)、四乙氧基矽烷(tetraethyl orthosilicate，簡稱TEOS)、或如三矽烷胺(trisilylamine，簡稱TSA)之矽烷基胺(silyl-amine)。這些可流動的氧化矽材料係以多步驟的製程形成。在沉積可流動的薄膜後，將其固化(cure)接著進行退火以移除無益之成分而形成氧化矽。在移除無益之成分的時候，可流動的薄膜密化(densify)且收縮。在一些實施例中，執行多重的退火製程。可流動的薄膜被固化、退火不只一次。可以硼及/或磷摻雜可流動的薄膜。
首先將隔離絕緣層30形成一厚膜，使得鰭結構內嵌於上述厚膜中，然後凹蝕上述厚膜以露出鰭結構20之上部(如第4圖所示)。在一些實施例中，以隔離絕緣層30之上表面為基準，鰭結構之高度H1約為20nm至100nm，而在另外的實施例 中，約為30nm至50nm。在凹蝕隔離絕緣層30之後或之前，可進行熱製程(例如：退火製程)以提升隔離絕緣層30之品質。於某些特定的實施例中，在約900℃至1050℃之溫度範圍及惰性氣體氣氛下(例如：N2、Ar、He)，使用快速熱退火處理(RTA)約1.5秒至10秒以進行上述熱製程。
在形成隔離絕緣層30之後，如第5A-5C圖所示，形成閘極結構40於鰭結構20之上。第5A圖為例示性的立體圖。第5B圖為延著5A圖之a-a線之例示性的剖面圖。第5C圖為延著5A圖之b-b線之例示性的剖面圖。第6-14圖也是延著5A圖之b-b線之例示性的剖面圖。
如第5A圖所示，閘極結構40延伸於X方向，而鰭結構20延伸於Y方向。
為了製造閘極結構40，形成介電層及多晶矽層於隔離絕緣層30之上及露出的鰭結構20之上，接著進行圖案化步驟，以形成包含由多晶矽所形成之閘極圖案44及介電層42之閘極結構。在一些實施例中，以硬罩幕圖案化多晶矽層，而上述硬罩幕殘留於閘極圖案44之上並充當絕緣蓋層46。上述硬罩幕(絕緣蓋層46)包括一或多層之絕緣材料。在一些實施例中，絕緣蓋層46包括形成於氧化矽層上之氮化矽層。在其他的實施例中，絕緣蓋層46包括形成於氮化矽層上之氧化矽層。絕緣蓋層46之絕緣材料可以化學汽相沉積(CVD)、物理氣相沉積(PVD)、原子層氣相沉積(ALD)、電子束蒸鍍(e-beam evaporation)、或其他合適的製程形成。在一些實施例中，介電層42可包括一或多層的氧化矽、氮化矽、氮氧化矽(silicon oxy-nitride)或高介電常數介電材料。在一些實施例中，介電層42之厚度約為2nm至20nm，在其他的實施例中，約為2nm至10nm。在一些實施例中，閘極結構之高度H2約為50nm至400nm，在其他實施例中，約為100nm至200nm。
在一些實施例中，使用替換閘極技術，在此情況下，閘極圖案44及介電層42分別為後續將被移除之虛設閘極電極及虛設介電層。如果使用閘極優先(gate-first)技術，閘極圖案44及介電層42係作為閘極電極及閘極介電層。
再者，形成閘極側壁間隔物48於閘極圖案之兩側壁上。側壁間隔物48包括一或多層之絕緣材料(例如：SiO2、SiN、SiON、SiOCN或SiCN)，其可以化學汽相沉積(CVD)、物理氣相沉積(PVD)、原子層氣相沉積(ALD)、電子束蒸鍍(e-beam evaporation)、或其他合適的製程形成。可使用低介電常數介電材料充當側壁間隔物。側壁間隔物48係以形成絕緣材料之毯覆層(blanket layer)及進行非等向性的(anisotropic)蝕刻而形成。在一實施例中，側壁間隔物層由以氮化矽為基礎的材料形成(例如：SiN、SiON、SiOCN、SiCN)。
接著，如第6圖所示，形成鰭片罩幕層50於鰭結構20之上。鰭片罩幕層50由介電材料所形成，上述介電材料包括以氮化矽為基礎的材料(例如：SiN、SiON、SiOCN、SiCN)。在一實施例中，以SiN充當鰭片罩幕層50，鰭片罩幕層50係以化學汽相沉積(CVD)、物理氣相沉積(PVD)、原子層氣相沉積(ALD)、電子束蒸鍍(e-beam evaporation)、或其他合適的製程形成。在一些實施例中，鰭片罩幕層50之厚度約為30nm至 70nm。
在一些實施例中，鰭片罩幕層50及閘極結構之側壁間隔物48為分開形成。在其他的實施例中，以相同的毯覆層形成鰭片罩幕層50及側壁間隔物48。
在形成鰭片罩幕層50之後，凹蝕鰭結構20之上部，且以乾蝕刻及/或濕蝕刻步驟移除部分設於從隔離絕緣層突起之鰭結構的側表面上及上表面上之鰭片罩幕層50。如第7圖所示，鰭結構20之上部被向下凹蝕(蝕刻)至與隔離絕緣層30之上表面上之鰭片罩幕層50之上表面相同或較低之水平面。藉由調整蝕刻條件(例如：過蝕刻時間)，殘留鰭片罩幕層50於隔離絕緣層30之上表面上。在一些實施例中，殘留的鰭片罩幕層50之厚度約為2nm至10nm。
接著，如第8圖所示，形成磊晶源極/汲極結構60於被凹蝕的鰭結構20之上。磊晶源極/汲極結構60係以一或多層晶格常數與鰭結構20(通道區)不同之半導體材料形成。當鰭結構20由矽形成時，磊晶源極/汲極結構60包括適用於n-通道鰭式場效電晶體之SiP、SiC或SiCP，以及適用於p-通道鰭式場效電晶體之SiGe或Ge。磊晶源極/汲極結構60磊晶地形成於被凹蝕的鰭結構之上部之上。因為形成鰭結構20之基板的晶體方位(例如：(100)面)，磊晶源極/汲極結構60橫向地成長且具有類鑽石的(diamond-like)形狀。
可在約600℃至800℃之溫度及80Torr至150Torr之壓力下，以含Si之氣體(例如：SiH4、Si2H6、SiCl2H2)、含Ge之氣體(例如：GeH4、Ge2H6、GeCl2H2)、含C之氣體(例如：CH4、 C2H6)、及/或摻雜氣體(dopant gas，例如：PH3)成長磊晶源極/汲極結構60。n-通道鰭式場效電晶體之磊晶源極/汲極結構及p-通道鰭式場效電晶體之磊晶源極/汲極結構可以分開的磊晶製程形成。
因為鰭結構之間相對小的空隙及於鰭結構間殘留於隔離絕緣層上表面上之鰭片罩幕層50，使得形成於各自鰭結構20上之相鄰的源極/汲極結構合併。因此，如第8圖所示，合併的磊晶源極/汲極結構60及在隔離絕緣層30之上表面上之鰭片罩幕層50形成了孔隙(void)或間隙(氣隙，air gap)65。
特別地，因為在隔離絕緣層30之上表面上之鰭片罩幕層50，孔隙65之高度H2大於沒有鰭片罩幕層50殘留於隔離絕緣層30之上表面上之情況。在一些實施例中，以鰭片罩幕層50之上表面為基準，孔隙65之高度H2約為10nm至30nm，在另外的實施例中，約為15nm至25nm。此外，因為殘留的鰭片罩幕層50，隔離絕緣層30在蝕刻鰭片之步驟中受到保護。
在形成磊晶源極/汲極結構60之後，如第9圖所示，形成矽化物層70於磊晶源極/汲極結構60之上。
形成金屬材料(例如：Ni、Ti、Ta及/或W)於磊晶源極/汲極結構60之上，接著進行退火步驟以形成矽化物層70。在其他的實施例中，形成矽化物材料(例如：NiSi、TiSi、TaSi及/或WSi)於磊晶源極/汲極結構60之上，接著可進行退火步驟。上述退火步驟係在約250℃至850℃之溫度下進行。上述金屬材料或矽化物材料係以化學汽相沉積(CVD)或原子層沉積(ALD)法形成。在一些實施例中，矽化物層70之厚度約為4nm 至10nm。在退火步驟之前或之後，選擇性地移除形成於隔離絕緣層30之上的金屬材料或矽化物材料。
接著，形成金屬閘極結構(未繪示)。於形成矽化物層70之後，移除虛設閘極結構(虛設閘極電極44及虛設閘極介電層42)，並以金屬閘極結構(金屬閘極電極及閘極介電層)取代虛設閘極結構。
在一些特定的實施例中，形成第一層間介電層於虛設閘極結構之上，且進行平坦化步驟(例如：化學機械研磨製程(CMP)、或回蝕刻製程(etch back process))以露出虛設閘極電極44之上表面。接著，以適當的蝕刻製程分別地移除虛設閘極電極44及虛設閘極介電層42以形成閘極開口。形成包括閘極介電層及金屬閘極電極之金屬閘極結構於上述閘極開口中。
閘極介電層可形成於設於鰭結構20的通道層上之介面層(未繪示)之上。在一些實施例中，介面層可包括厚度為0.2nm至1.5nm之氧化矽或氧化鍺。在其他的實施例中，介面層的厚度在約為0.5nm至1nm。
閘極介電層包括一或多層之介電材料(例如：氧化矽、氮化矽、高介電常數介電材料、其他適當的介電材料及/或其組合)。高介電常數介電材料的例子包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、HfO2-Al2O3合金、其他合適的高介電常數介電材料、及/或其組合。舉例來說，閘極介電層係以化學汽相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學汽相沉積法(HDPCVD)、其他適當的方法、及/或其組合形成。在一些實 施例中，閘極介電層之厚度約為1nm至10nm，而在其他實施例中，可能約為2nm至7nm。
金屬閘極電極係形成於閘極介電層之上。金屬閘極包括一或多層之任何適當的金屬材料(例如：鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當的材料、及/或其組合)。
在本實施例之一些特定的實施例中，可插入(interpose)一或多個功函數調整層(未繪示)於閘極介電層及金屬閘極電極之間。功函數調整層係以導電材料(例如：單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、TiAlC，或兩個或更多之上述材料的多層膜)形成。就n-通道鰭式場效電晶體而言，以一或多個TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、TaSi充當功函數調整層。就p-通道鰭式場效電晶體而言，以一或多個TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、Co充當功函數調整層。
在以適當之材料沉積金屬閘極結構之後，進行平坦化製程(例如：化學機械研磨，簡稱CMP)。
接著，如第10圖所示，形成絕緣層80(具接觸窗蝕刻停止層之功能)於金屬閘極結構及磊晶源極/汲極結構60之上。然後形成第二層間介電層85。絕緣層80為一或多層的絕緣材料。在一實施例中，絕緣層80係為化學汽相沉積(CVD)法所形成之氮化矽。
藉由包含光微影製程之圖案化步驟，形成接觸窗 口(contact hole)90於第二層間介電層85及絕緣層80中，以露出具有矽化物層70之磊晶源極/汲極結構60(如第11圖所示)。
接著，如第12圖所示，以導電材料填充接觸窗口而形成接觸窗插塞(contact plug)100。接觸窗插塞100可包括單一或多層之任何適當的金屬(例如：Co、W、Ti、Ta、Cu、Al及/或Ni)及/或其氮化物。
在形成接觸窗插塞後，進一步進行互補式金氧半場效電晶體(CMOS)製程以形成各種特徵(如：額外的層間介電層、接觸窗/介層窗、互連金屬層及鈍化層...等)。
在替代方案中，矽化層70係在接觸窗口90打開(open)之後形成。於此情況中，在形成如第8圖所示之磊晶源極/汲極結構60之後，形成金屬閘極結構、絕緣層80(接觸窗蝕刻停止層)及層間介電層85，而沒有形成矽化物層。接著，形成接觸窗口於絕緣層80及層間介電層85中，以露出磊晶源極/汲極結構60之上表面，然後形成矽化物層於磊晶源極/汲極結構60之上表面上。在形成矽化物層之後，形成導電材料於接觸窗口之中以形成接觸窗插塞。
第13及14圖繪示出根據本揭露另一實施例所製造之鰭式場效電晶體裝置，於各製造步驟之例示性的剖面圖。
在關於第7圖所描述之凹蝕鰭片罩幕層50及鰭結構20之步驟中，鰭片罩幕層50設於鰭結構20之側壁上的一些部份未被蝕刻掉而殘留著，因此如第13圖所示，形成類襯套(sleeve-like)之部分55。在一些實施例中，類襯套之部分55的高度H3約為1nm至10nm。
接著，與第8圖類似，形成磊晶源極/汲極結構60，因而形成孔隙65'(如第14圖所示)。因為類襯套之部分55，本實施例中之孔隙65’之高度H4大於第8圖中之高度H2。在一些實施例中，高度H4約為20nm至35nm。
在本揭露中，因為形成孔隙於磊晶源極/汲極結構及隔離絕緣層(STI)之間，可降低在源極/汲極結構之寄生電容(parasitic capacitance)。此外，藉由使鰭片罩幕層(例如：SiN)殘留於隔離絕緣層之上表面上，上述孔隙可有較大之高度或尺寸(dimension)。
應可理解的是，並非已於此詳加說明所有優點。並非所有實施例或例子須共同具備特定的優點。其他實施例或例子可提供不同的優點。
根據本揭露的一個面向，在一種半導體裝置之製造方法中，形成第一鰭結構及第二鰭結構於基板上。第一鰭結構及第二鰭結構於俯視圖(plan view)中延伸於第一方向。形成隔離絕緣層於上述基板上，使得第一、第二鰭結構之下部內嵌(embedded)於隔離絕緣層中，而第一、第二鰭結構之上部從隔離絕緣層露出。形成閘極結構於部分之第一、第二鰭結構上，上述閘極結構包括閘極圖案、介電層設於閘極圖案及第一、第二鰭結構之間、絕緣蓋層設於閘極圖案之上。閘極結構於俯視圖中延伸於與第一方向交叉(crossing)之第二方向。形成鰭片罩幕層於由隔離絕緣層突起且未被閘極結構覆蓋之該第一、第二鰭結構之側壁上，以及於該隔離絕緣層之一上表面上。凹蝕(recess)第一、第二鰭結構之上部。形成第一磊晶源極/汲極結 構於被凹蝕的該第一鰭結構上及形成一第二磊晶源極/汲極結構於被凹蝕的第二鰭結構上。其中在第一、第二鰭結構之上部凹蝕步驟中，移除設於第一、第二鰭結構之側壁上之鰭片罩幕層，但殘留設於隔離絕緣層之上表面上之鰭片罩幕層。合併第一、第二磊晶源極/汲極結構而形成一孔隙(void)，上述孔隙位於合併之第一、第二磊晶源極/汲極結構及殘留之設於隔離絕緣層之上表面上之鰭片罩幕層之間。
根據本揭露的另一個面向，在一種半導體裝置之製造方法中，形成第一鰭結構及第二鰭結構於基板上。第一鰭結構及第二鰭結構於俯視圖(plan view)中延伸於第一方向。形成隔離絕緣層於上述基板上，使得第一、第二鰭結構之下部內嵌(embedded)於隔離絕緣層中，而第一、第二鰭結構之上部從隔離絕緣層露出。形成閘極結構於部分之第一、第二鰭結構上，上述閘極結構包括閘極圖案、介電層設於該閘極圖案及第一、第二鰭結構之間、絕緣蓋層設於閘極圖案之上。上述閘極結構於俯視圖中延伸於與第一方向交叉(crossing)之第二方向。形成鰭片罩幕層於由隔離絕緣層突起且未被閘極結構覆蓋之第一、第二鰭結構之側壁上，以及於隔離絕緣層之上表面上。凹蝕(recess)第一、第二鰭結構之上部。形成第一磊晶源極/汲極結構於被凹蝕的第一鰭結構上及形成第二磊晶源極/汲極結構於被凹蝕的第二鰭結構上。其中在第一、第二鰭結構之上部凹蝕步驟中，殘留設於第一、第二鰭結構之側壁上之鰭片罩幕層之下部及設於隔離絕緣層之上表面上之鰭片罩幕層。合併第一、第二磊晶源極/汲極結構而形成孔隙(void)，上述孔隙 位於合併之第一、第二磊晶源極/汲極結構及殘留之設於隔離絕緣層之上表面上之鰭片罩幕層之間。
根據本揭露的另一個面向，一種半導體裝置，其包括：隔離絕緣層、第一鰭結構及第二鰭結構、閘極結構、源極/汲極結構、介電層。隔離絕緣層設於基板上。第一鰭結構及第二鰭結構皆設於上述基板上，第一鰭結構及第二鰭結構於俯視圖(plan view)中延伸於第一方向。閘極結構設於部分之第一、第二鰭結構上，上述閘極結構於俯視圖中延伸於與第一方向交叉(crossing)之第二方向。介電層設於隔離絕緣層之上表面上。未被閘極結構覆蓋之第一、第二鰭結構下凹(recess)至低於隔離絕緣層之上表面。源極/汲極結構形成於下凹之第一、第二鰭結構上。孔隙(void)形成於源極/汲極結構及介電層之間。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本揭露之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本揭露為基礎，設計或修改其他製程及結構，以達到與本揭露實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本揭露之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本揭露的精神及範圍。
10‧‧‧基板
10M‧‧‧平台形
20‧‧‧鰭結構
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
50‧‧‧鰭片罩幕層
60‧‧‧磊晶源極/汲極結構
65‧‧‧孔隙(void)
70‧‧‧矽化物層

Claims (10)

  1. 一種半導體裝置之製造方法，包括：形成一第一鰭結構及一第二鰭結構於一基板上，該第一鰭結構及該第二鰭結構於俯視圖(plan view)中延伸於一第一方向；形成一隔離絕緣層於該基板上，使得該第一、第二鰭結構之下部內嵌(embedded)於該隔離絕緣層中，而該第一、第二鰭結構之上部從該隔離絕緣層露出；形成一閘極結構於部分之該第一、第二鰭結構上，該閘極結構包括一閘極圖案、一介電層設於該閘極圖案及該第一、第二鰭結構之間、一絕緣蓋層設於該閘極圖案之上，該閘極結構於俯視圖中延伸於與該第一方向交叉(crossing)之一第二方向；形成一鰭片罩幕層於由該隔離絕緣層突起且未被該閘極結構覆蓋之該第一、第二鰭結構之側壁上，以及於該隔離絕緣層之一上表面上；凹蝕(recess)該第一、第二鰭結構之上部；以及形成一第一磊晶源極/汲極結構於被凹蝕的該第一鰭結構上及形成一第二磊晶源極/汲極結構於被凹蝕的該第二鰭結構上；其中在該第一、第二鰭結構之上部凹蝕步驟中，移除設於該第一、第二鰭結構之側壁上之該鰭片罩幕層，但殘留設於該隔離絕緣層之該上表面上之該鰭片罩幕層，以及合併該第一、第二磊晶源極/汲極結構而形成一孔隙(void)，該孔 隙位於合併之該第一、第二磊晶源極/汲極結構及殘留之設於該隔離絕緣層之該上表面上之該鰭片罩幕層之間。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該鰭片罩幕層係以氮化矽形成；其中在該第一、第二鰭結構之上部凹蝕步驟中，使該第一、第二鰭結構凹蝕至該隔離絕緣層之該上表面之下。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，在形成該第一、第二磊晶源極/汲極結構之後，更包括：形成一矽化物層於合併的該第一、第二磊晶源極/汲極結構之上；形成一層間絕緣層；形成一開口於該層間絕緣層中；以及於該開口中形成一導電材料於該矽化物層上。
  4. 如申請專利範圍第3項所述之半導體裝置之製造方法，其中該矽化物層係於該層間絕緣層形成之前形成。
  5. 如申請專利範圍第3項所述之半導體裝置之製造方法，其中該矽化物層係於該開口形成之後形成。
  6. 如申請專利範圍第1項所述之半導體裝置之製造方法，在形成該第一、第二磊晶源極/汲極結構之後，更包括：移除該絕緣蓋層、該閘極圖案以及該介電層，以形成一閘極空間；形成一閘極介電層於該閘極空間中；以及形成一閘極電極於該閘極空間中之該閘極介電層上。
  7. 一種半導體裝置之製造方法，包括： 形成一第一鰭結構及一第二鰭結構於一基板上，該第一鰭結構及該第二鰭結構於俯視圖(plan view)中延伸於一第一方向；形成一隔離絕緣層於該基板上，使得該第一、第二鰭結構之下部內嵌(embedded)於該隔離絕緣層中，而該第一、第二鰭結構之上部從該隔離絕緣層露出；形成一閘極結構於部分之該第一、第二鰭結構上，該閘極結構包括一閘極圖案、一介電層設於該閘極圖案及該第一、第二鰭結構之間、一絕緣蓋層設於該閘極圖案之上，該閘極結構於俯視圖中延伸於與該第一方向交叉(crossing)之一第二方向；形成一鰭片罩幕層於由該隔離絕緣層突起且未被該閘極結構覆蓋之該第一、第二鰭結構之側壁上，以及於該隔離絕緣層之一上表面上；凹蝕(recess)該第一、第二鰭結構之上部；以及形成一第一磊晶源極/汲極結構於被凹蝕的該第一鰭結構上及形成一第二磊晶源極/汲極結構於被凹蝕的該第二鰭結構上；其中在該第一、第二鰭結構之上部凹蝕步驟中，殘留設於該第一、第二鰭結構之該側壁上之該鰭片罩幕層之一下部及設於該隔離絕緣層之該上表面上之該鰭片罩幕層，以及合併該第一、第二磊晶源極/汲極結構而形成一孔隙(void)，該孔隙位於合併之該第一、第二磊晶源極/汲極結構及殘留之設於該隔離絕緣層之該上表面上之該鰭片罩幕層之間。
  8. 一種半導體裝置，包括：一隔離絕緣層設於一基板上；一第一鰭結構及一第二鰭結構皆設於該基板上，該第一鰭結構及該第二鰭結構於俯視圖(plan view)中延伸於一第一方向；一閘極結構設於部分之該第一、第二鰭結構上，該閘極結構於俯視圖中延伸於與該第一方向交叉(crossing)之一第二方向；一源極/汲極結構；一介電層設於該隔離絕緣層之一上表面上，其中未被該閘極結構覆蓋之該第一、第二鰭結構下凹(recess)至低於該隔離絕緣層之該上表面；該源極/汲極結構形成於下凹之該第一、第二鰭結構上；以及一孔隙(void)形成於該源極/汲極結構及該介電層之間。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該介電層係以氮化矽形成，且以該介電層之一上表面為基準，該孔隙之高度在15nm至25nm的範圍。
  10. 如申請專利範圍第8項所述之半導體裝置，其中該介電層具有一襯套形狀(sleeve shape)。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977299B (zh) * 2016-06-17 2019-12-10 中国科学院微电子研究所 半导体器件及其制造方法
US10157918B2 (en) * 2016-08-03 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
KR102519551B1 (ko) * 2017-08-03 2023-04-10 삼성전자주식회사 반도체 소자
US10141231B1 (en) * 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
KR102337408B1 (ko) * 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
US10347720B2 (en) * 2017-10-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Doping for semiconductor device with conductive feature
US10770354B2 (en) * 2017-11-15 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming integrated circuit with low-k sidewall spacers for gate stacks
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
KR102492300B1 (ko) * 2017-12-07 2023-01-27 삼성전자주식회사 반도체 소자
US10720494B2 (en) * 2018-01-22 2020-07-21 Globalfoundries Inc. Field-effect transistors with airgaps
KR102574320B1 (ko) * 2018-06-20 2023-09-04 삼성전자주식회사 핀펫을 구비하는 반도체 소자
US10872892B2 (en) 2018-06-29 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11222951B2 (en) 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method
US10943829B2 (en) 2018-10-23 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Slot contacts and method forming same
US11189728B2 (en) * 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN112635560B (zh) * 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法
DE102020129004A1 (de) * 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur mit isolierendem element und verfahren zum bilden derselben
KR102515293B1 (ko) * 2019-12-30 2023-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스
US11282944B2 (en) 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102020132562B4 (de) 2020-01-30 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
US11522050B2 (en) * 2020-01-30 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
DE102021101473A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Verringern der parasitären kapazität bei feldeffekttransistoren
US11387365B2 (en) * 2020-04-01 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device for recessed fin structure having rounded corners
DE102020126052A1 (de) 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung und eine halbleitervorrichtung
US11489075B2 (en) 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11404561B2 (en) * 2020-08-03 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102837523B1 (ko) 2021-08-23 2025-07-22 삼성전자주식회사 반도체 장치
US12426300B2 (en) * 2022-02-17 2025-09-23 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same
US12396220B2 (en) * 2022-08-02 2025-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures in multi-gate field-effect transistors

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US7871873B2 (en) 2009-03-27 2011-01-18 Global Foundries Inc. Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material
US8653608B2 (en) * 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
KR101894221B1 (ko) * 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US9368388B2 (en) 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US8691652B2 (en) * 2012-05-03 2014-04-08 United Microelectronics Corp. Semiconductor process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9142400B1 (en) * 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8946029B2 (en) * 2012-11-12 2015-02-03 GlobalFoundries, Inc. Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US8987791B2 (en) 2013-02-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US8796093B1 (en) * 2013-03-14 2014-08-05 International Business Machines Corporation Doping of FinFET structures
US8859379B2 (en) * 2013-03-15 2014-10-14 International Business Machines Corporation Stress enhanced finFET devices
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150076607A1 (en) * 2013-09-18 2015-03-19 International Business Machines Corporation Fin field effect transistor with merged metal semiconductor alloy regions
US9391202B2 (en) * 2013-09-24 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US9112033B2 (en) * 2013-12-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
KR20160005550A (ko) 2014-07-07 2016-01-15 삼성전자주식회사 반도체 소자
US9306067B2 (en) * 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
KR102150254B1 (ko) * 2014-09-15 2020-09-02 삼성전자주식회사 반도체 소자의 제조 방법
US9324713B1 (en) * 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
DE102015006379B4 (de) 2015-05-18 2022-03-17 Azur Space Solar Power Gmbh Skalierbare Spannungsquelle
KR20160136715A (ko) * 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10374088B2 (en) * 2015-06-16 2019-08-06 International Business Machines Corporation Low parasitic capacitance and resistance finFET device
US9953881B2 (en) * 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US9472669B1 (en) * 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin FET device with epitaxial source/drain
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9812363B1 (en) * 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US9953875B1 (en) * 2016-11-30 2018-04-24 Taiwan Semiconductor Manufacturing Company Contact resistance control in epitaxial structures of finFET
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
DE102017124779A1 (de) * 2016-12-30 2018-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und ihr Herstellungsverfahren
US11348840B2 (en) * 2019-10-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020132562B4 (de) * 2020-01-30 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
US11387365B2 (en) * 2020-04-01 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device for recessed fin structure having rounded corners

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Publication number Publication date
US9865504B2 (en) 2018-01-09
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KR102259706B1 (ko) 2021-06-03
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US20180102292A1 (en) 2018-04-12

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