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TW201810394A - 具有釋放的源極和汲極之半導體裝置 - Google Patents

具有釋放的源極和汲極之半導體裝置 Download PDF

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TW201810394A
TW201810394A TW106117691A TW106117691A TW201810394A TW 201810394 A TW201810394 A TW 201810394A TW 106117691 A TW106117691 A TW 106117691A TW 106117691 A TW106117691 A TW 106117691A TW 201810394 A TW201810394 A TW 201810394A
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威利 瑞奇曼第
薩納斯 珈納
錢德拉 莫哈帕拉
馬修 梅茲
吉伯特 狄威
子烜 馬
傑克 卡瓦萊羅斯
阿南德 穆爾蒂
塔何 甘尼
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美商英特爾股份有限公司
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Abstract

實施方式通常涉及具有釋放的源極和汲極的半導體裝置。方法的實施方式包含蝕刻半導體裝置的緩衝層，以在該裝置的通道層的閘極通道部分下方形成閘極溝槽；用氧化物材料填充該閘極溝槽，以形成氧化物隔離層；在層間介電質(ILD)層中蝕刻一或更多源極/汲極接點溝槽作為該裝置的源極和汲極區；在該一或更多源極/汲極接點溝槽內蝕刻該氧化物隔離層，以在該源極和汲極區中之源極/汲極通道下方形成一或更多空腔，其中，該蝕刻各接點溝槽係用以暴露該源極/汲極通道的全部側邊；以及在該一或更多接點溝槽中沉積接點金屬，包含在該源極/汲極通道下方之該空腔中沉積該接點金屬。

Description

具有釋放的源極和汲極之半導體裝置
本文描述的實施方式通常有關半導體裝置的領域，且更具體地，有關一種具有釋放的源極和汲極之半導體裝置。
隨著元件之密度持續上升，在積體電路中之持續將部件尺寸縮得越來越小是半導體設計和製造的重要元素。尤其是，在半導體設計中繼續需要減小電晶體尺寸。
然而，隨著電晶體部件尺寸縮小到越來越小的尺寸時，外部電阻成為裝置操作的主要因素，並可能嚴重限制電晶體的性能。在近期的電晶體技術中，當未隨著閘極節距和電晶體密度的縮放而妥善縮放外部電阻時，外部電阻可能佔總裝置電阻的一半以上，主要是因為在源極/汲極中之金屬半導體接點的實體尺寸/面積隨著裝置尺寸的減小而顯著減少。
100‧‧‧基板
101‧‧‧鰭
WF‧‧‧寬度
102‧‧‧淺溝槽隔離層
103‧‧‧溝槽
103a‧‧‧底部部分
102a‧‧‧頂表面
110‧‧‧多層堆疊
111‧‧‧緩衝層
112‧‧‧通道層
112a‧‧‧頂表面
120‧‧‧閘極
121‧‧‧犧牲閘極電極
122‧‧‧側壁間隔物
123‧‧‧硬遮罩
810‧‧‧在鰭上的閘極切口
820‧‧‧在閘極下方的鰭切口
830‧‧‧在源極/汲極上的鰭切口
124‧‧‧虛置氧化物層
114‧‧‧閘極通道
160‧‧‧ILD0層
161‧‧‧閘極空腔
162‧‧‧閘極溝槽
180‧‧‧氧化物
170‧‧‧高K介電質材料襯墊
175‧‧‧金屬閘極
177‧‧‧標準介電質閘極蓋帽
182‧‧‧源極/汲極接點溝槽
184‧‧‧空腔
186‧‧‧接點金屬
1600‧‧‧工序
1604‧‧‧工序
1608‧‧‧工序
1612‧‧‧工序
1616‧‧‧工序
1620‧‧‧工序
1624‧‧‧工序
1628‧‧‧工序
1632‧‧‧工序
1636‧‧‧工序
1640‧‧‧工序
1644‧‧‧工序
1648‧‧‧工序
1652‧‧‧工序
1656‧‧‧工序
1660‧‧‧工序
1664‧‧‧工序
1668‧‧‧工序
1700‧‧‧設備或系統
1705‧‧‧匯流排
1710‧‧‧處理器
1715‧‧‧主記憶體
1720‧‧‧非揮發性記憶體
1730‧‧‧固態硬碟
1735‧‧‧唯讀記憶體
1740‧‧‧發送器或接收器
1742‧‧‧埠
1744‧‧‧天線
1750‧‧‧輸入裝置
1755‧‧‧輸出顯示器
1760‧‧‧電源
在附圖的圖式中，經由舉例方式而非限定方式描述實施方式，其中相同的標號表示相似的元件。
圖1根據實施方式描述包含形成在基板上的複數鰭之裝置的立體圖；圖2根據實施方式描述在基板和鰭的頂部上形成淺溝槽隔離(STI)層之後的裝置的立體圖；圖3根據實施方式描述在鰭被凹陷以形成溝槽之後的裝置的立體圖；圖4根據實施方式描述在溝槽中形成多層堆疊之後的裝置的立體圖；圖5根據實施方式描述在蓋帽層被拋光到與STI層相同的高度之後的裝置的立體圖；圖6根據實施方式描述在STI層被凹陷以暴露在多層堆疊內的通道層之後的裝置的立體圖；圖7根據實施方式描述在犧牲閘極電極和側壁間隔物形成在蓋帽層和STI層上方之後的裝置的立體圖；圖8是根據實施方式的半導體裝置的圖示；圖9A至圖9C根據實施方式描述在施加介電質材料之後的裝置的視圖；圖10A至圖10C根據實施方式描述在移除犧牲閘極電極和虛置氧化物之後的裝置的視圖；圖11A至圖11C描述在蝕刻子鰭層之後的裝置 的視圖；圖12A至圖12C根據實施方式描述具有子鰭氧化物層的裝置的視圖；圖13A至圖13C根據實施方式描述具有閘極電極和源極和汲極溝槽的裝置的視圖；圖14A至圖14C根據實施方式描述具有子鰭空腔的裝置的視圖；圖15A至圖15C根據實施方式描述具有釋放的源極和汲極的裝置的視圖；圖16A和圖16B是流程圖，其根據實施方式描述用於具有釋放的源極/汲極的半導體裝置的製造工序；以及圖17是根據實施方式包含半導體元件的設備或系統的實施方式的圖示。
【發明內容】及【實施方式】
本文描述的實施方式通常涉及具有釋放的源極和汲極的半導體裝置。
為了本說明的目的：「三閘極電晶體」是指非平面電晶體，具有包含從鰭結構中的表面突出的通道，具有與上覆閘極接觸的鰭的三側邊。電晶體可以被稱為FinFET、或鰭場效電晶體。
在半導體電晶體製造中，III-V InGaAs(砷化 銦鎵，其中銦和鎵是III族元素，而砷是V族元素)電晶體是提供縮到較小尺寸的優點的技術。然而，對於可能在越來越緊縮的閘極節距電路佈局(包含特別是III-V InGaAs電晶體)中實施的極度縮小的電晶體，外部電阻瓶頸帶來很大的問題並且會大大降低裝置性能。
在某些實施方式中，在具有子鰭氧化物隔離的雙層鰭結構中，提供了「環繞周圍」釋放的源極/汲極接點金屬結構，所述接點金屬結構提供一種機構以減輕外部電阻問題。在某些實施方式中，以下元件由設備或工序提供：
(1)一種設備，其包含InGaAs鰭，具有在矽基板上之在ART(縱橫比捕獲)溝槽中生長的犧牲子鰭層。
(2)一種半導體裝置，其包含氧化物子鰭層。
(3)一種半導體，其包含環繞在源極/汲極周圍的金屬接點。
在某些實施方式中，透過整合環繞周圍金屬接點來增加源極/汲極接點的表面積。以這種方式，增加接觸面積而不損害閘極節距縮小，並且仍然可以使用標準ALD/CVD(原子層沉積/化學氣相沉積)金屬沉積工序來形成接點。在某些實施方式中，降低外部電阻，而不需要改變接點材料的實體組成。
圖1根據實施方式描述包含形成在基板上的複 數鰭之裝置的立體圖。如圖1所描述，描述具有多個鰭101的基板100。形成在基板100上的鰭101的數量可以被調節到適當的數量，如所屬技術領域者所理解的。在實施方式中，使用蝕刻工序來形成鰭101。將圖案化蝕刻遮罩放置在基板100上。此後，蝕刻基板100，並且被遮罩保護的基板的部分形成鰭101。然後移除蝕刻遮罩。
在實施方式中，基板100可以由任何合適的材料形成。在實施方式中，基板100可以是使用塊狀矽或絕緣體上矽(SOI)子結構形成的晶體基板。在其他實施方式中，半導體基板100可以使用替代材料形成，其可以或者可以不與矽組合。這樣的材料可以包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或III-V族或IV族材料的其它組合。在另一實施方式中，基板100包括鍺基板、絕緣體上鍺基板(GeOI)或無覆鍺基板(GeON)。雖然於此說明形成基板100的一些材料實施例，但是，可利用可以用作其上可以構建半導體裝置的基礎的任何材料。
在實施方式中，鰭101由與基板100相同的材料所形成。在實施方式中，鰭101是高縱橫比鰭。在實施方式中，高縱橫比的鰭可以具有2：1或更高的高寬比。另外的實施方式可以包含具有10：1或更高的高寬比的鰭101。在實施方式中，鰭101的寬度WF被選擇為具有實質上等於奈米線通道的期望寬度，其隨後形成並將在下面更詳細地解說。經由實施例，鰭101的寬度WF可以在10- 20nm(奈米)之間。
圖2根據實施方式描述在基板和鰭的頂部上形成淺溝槽隔離(STI)層之後的裝置的立體圖。如圖2所示，淺溝槽隔離(STI)層102可以形成在基板100和鰭101的頂表面上方。在實施方式中，可以使用諸如化學氣相沉積(CVD)工序的任何適當的沉積工序在基板100和鰭101上方沉積STI層。STI層可以沉積到高於鰭101的頂表面的高度。然後，如圖2所示，STI層102被平坦化以暴露鰭101的頂表面。例如，可以用化學機械拋光(CMP)操作來平坦化STI層102。
在實施方式中，可以由任何合適的絕緣材料形成STI層102。例如，STI層102可以是氧化物，例如氧化矽。根據另外的實施方式，STI層102可以包含複數介電質材料。例如，第一介電質材料可以是共形材料，而第二介電質材料可以是填充材料。
圖3根據實施方式描述在鰭被凹陷以形成溝槽之後的裝置的立體圖。如圖3所示，鰭101可被移除以形成溝槽103。鰭101可以透過任何已知的蝕刻技術移除，包含但不限於乾蝕刻、濕蝕刻、或其組合。在實施方式中，溝槽103是縱橫比捕獲(ART)溝槽。如本文所用，ART一般指的是使缺陷終止於非結晶(例如介電質側壁)處的缺陷捕獲技術，其中側壁相對於生長區域的尺寸是足夠高的，以便捕獲大部分(如果不是全部)的缺陷。ART利用諸如溝槽或孔洞的高縱橫比開口來捕獲位錯，防止它們到 達外延表面，並且大大降低了ART開口內的表面位錯密度。
根據實施方式，在蝕刻操作期間鰭101不被完全移除。在這種實施方式中，鰭101的殘留材料可以保留在溝槽103的底部。在一實施方式中，溝槽103的底部部分103a可以具有{111}刻面，其可以促進III-V材料的生長。在一實施方式中，可以透過在蝕刻操作期間使用的蝕刻化學品來形成{111}刻面，以沿期望的結晶平面選擇性地蝕刻鰭101。在另一實施方式中，溝槽103的底部部分103a可以在移除鰭101期間或之後延伸到基板100中。在這樣的實施方式中，溝槽的底部部分可以在基板100中形成{111}刻面。
圖4根據實施方式描述在溝槽中形成多層堆疊之後的裝置的立體圖。如圖4所示，在溝槽103中形成多層堆疊110。多層堆疊110包含複數單獨層。在實施方式中，多層堆疊110包含兩個不同的層。多層堆疊110的底層是緩衝層111。緩衝層111可以形成在保留在上述溝槽103的底部上的殘留材料上方。通道層可以形成在緩衝層111上方。如圖9A所示，通道層將包含在裝置的源極/汲極部分下方的源極/汲極通道112以及在閘極部分下方的閘極通道114，具有在圖4至圖7可見的源極/汲極通道部分112。雖然在圖4描述了兩個層，但是應當理解，多層堆疊110中可以包含更多的層。例如，多層堆疊110還可以包含在基板100和緩衝層111之間的晶種層。晶種層可以是用於生長緩 衝層的基層。在實施方式中，可以在基板100和通道層112之間形成額外的漸變緩衝層。
參考回圖4，可以在溝槽103的底部部分103a上方外延生長緩衝層111。在實施方式中，緩衝層111由與溝槽103的底部部分103a中的殘留材料不同的材料所構成。在實施方式中，可以透過包含原子層沉積(ALD)、金屬有機化學氣相沉積(MOCVD)、或化學氣相沉積(CVD)工序的任何已知的形成工序進行外延生長緩衝層111。在實施方式中，溝槽103的ART特徵防止緩衝層111內的缺陷到達其表面。
在實施方式中，緩衝層111可以由任何合適的材料所構成，該合適的材料相對於通道層112提供良好的蝕刻選擇性，並且實現如下所述的通道層112的假晶生長。緩衝層111可以由高能隙III-V材料所構成。為了本說明書的目的，高能隙材料可以被定義為具有大於矽的能隙的材料。再者，溝槽103的高縱橫比可以防止使用具有差填充特性的材料。例如，當在高縱橫比溝槽中沉積材料時，所得到的層可能具有大量空隙及/或其他缺陷。因此，實施方式可以包含用於緩衝層111的材料，緩衝層111可以在溝槽103的底部部分103a上外延生長，而不形成大量空隙或其它缺陷。例如，緩衝層111可以由砷化鋁銦(AlInAs)、磷化銦(InP)、磷化鎵(GaP)、砷化鎵(GaAs)、砷銻化鎵(GaAsSb)、砷銻化鋁(AlAsSb)、砷化銦鋁鎵(InAlGaAs)、磷化銦鎵鋁 (InGaAlP)、砷化鋁鎵(AlGaAs)等構成。緩衝層111可以生長到大於溝槽103的深度的一半的高度，例如在50-150nm之間。
在某些實施方式中，通道層112可以形成在緩衝層111的頂表面上方。經由實施例，通道層112可以用ALD、MOCVD、CVD、或MBE工序來形成。在實施方式中，通道層112的頂表面112a比STI層102的頂表面102a低。在一實施方式中，通道層112的寬度被溝槽103的側壁約束。在實施方式中，通道層112的寬度直接延伸並與緩衝層111的寬度平行。
通道層112較佳地具有接近下伏緩衝層111中的晶格參數。通道層112可由任何合適的材料形成，例如低能隙III-V外延材料。為了本說明書的目的，低能隙材料可以被定義為具有小於矽的能隙的材料。例如，通道層112可以由砷化銦鎵、砷化銦、銻化銦等所形成。
在某些實施方式中，在緩衝層111上方假晶生長通道層112。雖然異質外延系統中的晶格失配導致在相對較厚的外延生長層中產生缺陷，但是即使在粗晶格失配的基板上生長，也可以生長薄的應變外延層，而不會產生晶體缺陷，這種生長被稱為假晶生長。透過施加厚度限制在被稱為臨界厚度的外延層上來實現避免晶體缺陷。這樣，通道層112可以生長到小於其臨界厚度的厚度TC。例如，儘管砷化銦鎵(InGaAs)的晶格常數大於砷化鎵(GaAs)的晶格常數，但是可以透過假晶生長在GaAs基 板上外延生長高品質的InGaAs層，即，只要InGaAs層比由於晶格失配而開始發生錯位的臨界厚度薄，則藉由以GaAs基板的晶格常數來強制匹配在與GaAs基板的表面平行的方向上之InGaAs層的晶格常數。
通道層112的臨界厚度取決於緩衝層111和通道層112之間的晶格失配。一般而言，兩個晶格常數之間的差異越大，通道層的臨界厚度越小。通常，約1-5%的失配需要約1-100nm的臨界厚度。例如，在實施方式中，緩衝層111由GaAs形成，並且通道層由具有4%的晶格失配的InGaAs形成，同時通道層具有10-12nm的厚度。
圖5根據一個實施方式描述在通道層被拋光到與STI層相同的高度之後的裝置的立體圖。
參考圖5，實施方式可以包含平坦化。通道層112的任何過度生長已經延伸出溝槽103並且在STI層102的頂表面102a之上，而平坦化工序可以移除通道層112的任何過度生長。例如，蓋帽層113和STI層102的頂表面可以用CMP工序來被平坦化。
圖6根據實施方式描述在STI層被凹陷以暴露在多層堆疊內的通道層之後的裝置的立體圖。參考圖6，STI層102可以是凹陷的。在實施方式中，使用蝕刻工序來凹陷STI層102而不蝕刻通道層112。因此，通道層112的至少一部分在STI層102的頂表面102a之上延伸。
圖7根據實施方式描述在犧牲閘極電極和側壁間隔物形成在蓋帽層和STI層上方之後的裝置的立體圖。 參考圖7，閘極120形成在通道層112和STI層102的中心部分上方。閘極120垂直延伸於通道層112。透過先在通道層112的中心部分上方形成犧牲閘極電極121來製造閘極120，該通道層112延伸在STI層的頂表面102a和一部分之上。用於形成犧牲閘極電極121的材料的層可以被覆蓋地沉積在暴露的表面上方，且被圖案化以形成犧牲閘極電極121。可以由包含多晶矽、鍺、矽鍺、氮化矽、氧化矽中的一種或其組合之任何合適的材料形成犧牲閘極電極121。在實施方式中，在犧牲閘極電極121的頂部上形成硬遮罩123。在實施方式中，硬遮罩123保護犧牲閘極電極121在進行工序中不被暴露。
參考圖7，可以在犧牲閘極電極121的相對側壁上形成一對側壁間隔物122。兩個側壁間隔物122之間的區域在此被稱為閘極區。可以使用本領域已知的形成側壁間隔物的慣用方法來形成該對側壁間隔物122。在實施方式中，共形介電質間隔物層，例如但不限於氧化矽、氮化矽、氮氧化矽及其組合，首先被包覆沉積在所有結構上，包含通道層112和犧牲閘極電極121。可以使用諸如低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、和原子層沉積(ALD)的慣用CVD方法來沉積介電質間隔物層。在實施方式中，介電質間隔物層被沉積到約2和10nm之間的厚度。此後，可以使用通常已知的間隔物蝕刻工序來移除多餘的介電質材料並留下側壁間隔物122。在實施方式中，硬遮罩123和側壁間隔物122完全 封裝犧牲閘極電極121。
圖8是根據實施方式的半導體裝置的圖示。為了描述在關鍵工序點處的電晶體結構的變化，如圖9A至圖15C所描述，示出電晶體的三個不同視圖，其中這些視圖在圖8中示出。這些視圖代表在鰭上的閘極切口810、在閘極下方的鰭切口820、及在源極/汲極上的鰭切口830。
圖8和以下圖式大致上描述三閘極電晶體，其中在三側邊上閘控閘極部分。然而，實施方式不限於三閘極電晶體。在某些實施方式中，實施方式還可以包含奈米線半導體裝置，其中在全部側邊上閘控奈米線。
圖9A至圖9C根據實施方式描述在施加介電質材料之後的裝置的視圖。如圖9A所描述，犧牲閘極電極121存在於側壁間隔物122之間且在虛置氧化物層124之上。在某些實施方式中，在圖案化閘極和間隔物之後，沉積ILD(層間介電質)層，其可以特別是ILD0(無空隙的層間介電質)層160，然後使用CMP(化學機械平坦化)進行平坦化，以打開虛置多晶閘極。藉由實施例之方式，可以使用諸如CVD的慣用技術來沉積ILD0層160。在實施方式中，ILD0層160可以是任何介電質材料，例如但不限於未摻雜的氧化矽、摻雜的氧化矽(例如，BPSG、PSG)、氮化矽、和氮氧化矽。在沉積ILD0層160之後，可以使用慣用的化學機械平坦化方法將任何覆蓋層重新拋光，以暴露犧牲閘極電極121的頂表面和該對側壁間隔物122的頂表面，如圖9A所示。
如圖9A所示，通道層包含在源極/汲極部分下方的源極/汲極通道112和在閘極部分下方的閘極通道114。
圖10A至圖10C根據實施方式描述在移除犧牲閘極電極和虛置氧化物之後的裝置的視圖。在某些實施方式中，移除如圖9A所描述的犧牲閘極電極121和虛置氧化物層124以形成閘極空腔161。在某些實施方式中，犧牲閘極電極121和虛置氧化物層124的移除將暴露的InGaAs 112/GaAs 111鰭留在閘極空腔內，如圖10B所描述，其提供了在閘極下方的鰭切口之視圖。
圖11A至圖11C描述在蝕刻子鰭層之後的裝置的視圖。在某些實施方式中，使用選擇性蝕刻來蝕刻出子鰭GaAs緩衝層111。在某些實施方式中，蝕刻出GaAs層111導致在閘極通道下方一直延伸到源極和汲極的閘極溝槽162之產生。在某些實施方式中，通常在裝置的閘極附近進行蝕刻。
圖12A至圖12C根據實施方式描述具有子鰭氧化物層的裝置的視圖。在某些實施方式中，如圖12A所描述，在閘極通道114之下的閘極溝槽162被氧化物180回填以產生局部的子鰭氧化物隔離層。在某些實施方式中，施加回流氧化物沉積工序，以經由在閘極溝槽內部的開口填充該空腔。在某些實施方式中，氧化物180可以填滿整個閘極溝槽。在某些實施方式中，然後使用氧化物蝕刻工序將氧化物凹陷直到InGaAs通道的底部。
圖13A至圖13C根據實施方式描述具有閘極電極和源極和汲極溝槽的裝置的視圖。在某些實施方式中，高K介電質材料襯墊170和金屬閘極175被沉積在閘極空腔161中並且被平坦化以形成金屬閘極。該工序可以遵循標準介電質閘極蓋帽177的形成。在圖13A至圖13C中的具體描述是具有在三側邊上閘控之三閘極裝置。然而，在其他實施方式中，可以替代地在全部側邊上閘控奈米線裝置。
在某些實施方式中，然後使用高度異向性電漿蝕刻來蝕刻裝置的源極/汲極區中的氧化物以形成源極/汲極接點溝槽182。
圖14A至圖14C根據實施方式描述具有子鰭空腔之裝置的視圖。在某些實施方式中，使用同向性氧化物蝕刻(例如稀釋HF(氫氟酸)、或乾蝕刻)，蝕刻在源極/汲極接點溝槽182內部的子鰭氧化物層182，以在InGaAs源極汲極通道112下方產生空腔184。在某些實施方式中，同向性或乾蝕刻是在溝槽182下方蝕刻以形成空腔184，其中該工序產生了其中InGaAs源極/汲極通道112的全部側邊被暴露的結構，其可見於圖14C中所提供的源極/汲極視圖上之鰭切口中。
圖15A至圖15C根據實施方式描述具有釋放的源極/汲極的裝置的視圖。在某些實施方式中，接點金屬186然後被沉積到源極/汲極接點溝槽182至184中，如圖14A所描述。
在某些實施方式中，接點材料186的沉積是為 了形成用於InGaAs源極/汲極通道112的完整環繞周圍接點結構，使得提供與汲極通道的全部側邊的接觸。相比之下，慣用工序將被限制於源極/汲極之上的體積，且因此僅有源極/汲極通道的頂側由接點金屬接觸。由在源極/汲極通道112周圍之接點金屬186所提供的環繞周圍接點在圖15C中是可見的。
在某些實施方式中，裝置被製造成具有釋放的源極/汲極，以透過增加與源極/汲極的接觸面積來解決極度縮小的半導體裝置之外部電阻問題。在某些實施方式中，釋放的源極/汲極的實施方案使得能夠進一步縮小電晶體尺寸，而不需要改變電晶體的材料特性。例如，可以透過例如相同的接點金屬材料製造裝置，同時經由增加的裝置內的接觸面積顯著降低外部電阻。
在某些實施方式中，製造半導體裝置的方法包含在通道層的部分上方施加犧牲閘極電極和氧化物層以形成閘極區，通道層位於基板上之緩衝層之上；在該通道層之不在該閘極區內的部分上方形成層間介電質(ILD)層；移除犧牲閘極電極和氧化物層以形成閘極空腔；蝕刻緩衝層以形成閘極溝槽；用氧化物材料填充該閘極溝槽，以形成氧化物隔離層；蝕刻在ILD中的一或更多源極/汲極接點溝槽；在該一或更多源極/汲極接點溝槽之下蝕刻該氧化物隔離層，以在該源極/汲極通道下方形成一或更多空腔，其中，該蝕刻各接點溝槽係用以暴露該源極/汲極通道的全部側邊；以及在該一或更多源極/汲極接點溝槽 中沉積接點金屬，包含在該源極/汲極通道下方之該一或更多空腔中沉積該接點金屬，從而產生環繞周圍接點，其接觸源極/汲極通道的全部側邊。
圖16A和圖16B是流程圖，其根據實施方式描述用於具有釋放的源極/汲極的半導體裝置的製造工序。在某些實施方式中，工序1600可以包含但不限於以下：
1604：製造具有至少一鰭之基板，如圖1所描述。
1608：在基板和鰭上施加STI層，如圖2所描述。
1612：移除鰭以形成溝槽，如圖3所描述。
1616：在溝槽中形成緩衝層(如GaAs)，如圖4所描述。
1620：在溝槽中形成通道層(例如InGaAs)，如圖4所描述。在某些實施方式中，通道層將包含在源極/汲極部分下方的源極/汲極通道和在閘極部分下方的閘極通道。
1624：使用，例如，如圖6所描述的蝕刻工序來凹陷STI層。
1628：施加犧牲閘極電極和側壁間隔物，如圖7所描述。
1632：沉積和平坦化ILD材料，如圖9A至圖9C所描述。
1636：移除犧牲閘極電極和氧化物層，如圖 10A至圖10C所描述。
1640：使用選擇性蝕刻的蝕刻子鰭層，例如圖11A至圖11C所描述。
1644：填充空腔以形成子鰭氧化物隔離層，例如圖12A至圖12C所描述。
1648：施加介電質襯墊和金屬閘極至閘極空腔，如圖13A至圖13C所描述。
1652：蝕刻源極/汲極中的氧化物，以形成源極/汲極接點溝槽，如圖13A至圖13C所描述。
1656：蝕刻在源極/汲極通道層下方的空腔，如圖14A至圖14C所描述。
1660：在源極/汲極接點溝槽中沉積接點金屬，如圖15A至圖15C所描述。
1664：透過接點金屬的沉積形成用於InGaAs源極/汲極通道層的環繞周圍收縮結構，以提供與源極/汲極通道的全部側邊之接觸，從而減少半導體裝置的外部電阻，如圖15A至圖15C所描述。
1668：完成在用於半導體裝置之製造工序中的任何其他工序。
圖17是根據實施方式包含具有釋放的源極/汲極之一或更多半導體裝置的設備或系統的圖示。在此圖示中，與本說明並無密切關係之某些標準及眾所皆知的組件即未繪示。如各別元件所示之元件可以被組合，例如包含SoC(系統單晶片)，其在單一晶片上組合複數元件。在 某些實施方式中，元件可以包含具有釋放的源極和汲極的一或更多半導體裝置，例如圖1至圖15C所描述。在某些實施方式中，根據圖16A和圖16B所描述的工序來製造一或更多半導體裝置。
在某些實施方式中，設備或系統1700可以包含處理機構，諸如一或更多處理器1710，其耦接到一或更多匯流排或互連體，一般所示為匯流排1705。處理器1710可以包括一或更多實體處理器和一或更多邏輯處理器。在某些實施方式中，處理器可以包含一或更多一般目的處理器或特殊處理器處理器。
匯流排1705是用於傳輸資料的通信機構。為簡化起見，匯流排1705被描述為單個匯流排，但是可以代表多個不同的互連體或匯流排，並且連到這些互連體或匯流排的組件連接方式可以變化。圖17所示的匯流排1705是抽象概念，其表示任何一或更多單獨的實體匯流排、點對點連接體、或兩者透過適當的橋接器、轉換器、或控制器連接。
在某些實施方式中，設備或系統1700還包括隨機存取記憶體(RAM)或其他動態儲存裝置或元件作為主記憶體1715，用於儲存將被處理器1710執行的資訊和指令。主記憶體1715可以包含但不限於動態隨機存取記憶體(DRAM)。
設備或系統1700還可以包括非揮發性記憶體1720；儲存裝置，諸如固態硬碟(SSD)1730；以及唯讀 記憶體(ROM)1735或其他用於儲存處理器1710的靜態資訊和指令的靜態儲存裝置。
在某些實施方式中，設備或系統1700包含耦接到匯流排1705的一或更多發送器或接收器1740。在某些實施方式中，設備或系統1700可以包含經由使用無線發送器、接收器、或兩者之無線通信用於發送或接收資料之一或更多天線1744，例如偶極或單極天線，以及經由有線通信用於發送和接收資料之一或更多埠1742。無線通信包含但不限於Wi-Fi、藍牙(BluetoothTM)、近場通信、以及其他無線通信標準。
在某些實施方式中，設備或系統1700包含用於輸入資料的一或更多輸入裝置1750，包括硬和軟按鈕、操縱桿、滑鼠或其他指標裝置、鍵盤、語音命令系統、或手勢識別系統。
在某些實施方式中，設備或系統1700包含輸出顯示器1755，其中顯示器1755可以包含用於向使用者顯示資訊或內容的液晶顯示器(LCD)或任何其他顯示技術。在某些環境中，顯示器1755可以包含觸控螢幕，其也用作輸入裝置1750的至少一部分。輸出顯示器1755還可以包含音頻輸出件，包含一或更多揚聲器、音頻輸出插孔、或其他音響裝置，以及其他輸出到使用者的輸出件。
設備或系統1700還可以包括電池或其他電源1760，其可以包含太陽能電池、燃料電池、充電電容器、近場感應耦合器、或用於在設備或系統1700中提供或產生 電力的其他系統或裝置。由電源1760提供的電力可以根據需要而分配到設備或系統1700的元件。
在上述說明中，為了闡釋起見，許多特定細部結構係揭述以供徹底瞭解本實施方式。惟，應該瞭解的是對所屬技術領域中具有此技術者而言，諸實施方式可以不具備某些細部結構下實施。易言之，眾所皆知的結構及裝置係以方塊圖形式揭示。所描述之組件之間可有中間結構。本文內所說明或描述之組件可以具有未說明或描述之額外的輸入件或輸出件。
不同實施方式可包含不同工序。這些工序可由硬體組件執行或者可被實現於電腦程式或機器可執行之指令中，其可用於使一般目的或特殊用途型處理器或以指令編寫之邏輯電路執行該工序。或者，可由硬體與軟體之組合執行工序。
不同實施方式之若干部分可提供做為電腦程式產物，其可包含電腦可讀媒體，具有儲存於其上之電腦程式指令，其可根據某些實施方式被使用以編程電腦(或其他電子裝置)，供一或更多處理器執行工序。電腦可讀媒體可包含，但是不限於，磁碟、光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、磁性或光學性卡片、快閃記憶體、或適用於儲存電子指令之其他類型電腦可讀媒體。再者，諸實施方式也可以被下載做為一電腦程式產品，其中程式可以 從遠端電腦轉移至請求電腦。
許多方法是以其最基本形式揭述，但是在不脫離本實施方式之基本範疇下，工序可從任一方法中增刪及資訊可從上述任一訊息中增減。所屬技術領域中具有此技術者應瞭解的是尚可達成許多其他調整及改編。特定實施方式並未用來拘限概念，而是描述。實施方式之範疇並非由上述特定範例決定，而是僅由文後之申請專利範圍為之。
若文內說到一元件「A」耦接於元件「B」或與之耦接，則元件A可直接耦接於元件B或例如經由元件C間接耦接。當說明書或申請專利範圍載明一組件、元件、結構、工序、或特徵A「造成」一組件、元件、結構、工序、或特徵B時，意指「A」為「B」之至少部分肇因，但是也可有至少另一協助造成「B」之組件、元件、結構、工序、或特徵。若說明書指出一組件、元件、結構、工序、或特徵「可」、「可能」、或包含「可能」，則該特定組件、元件、結構、工序、或特徵不必要包含在內。若說明書或申請專利範圍指「一」元件，並不意味著所述之元件僅一個而已。
實施方式為實施方案或實施例。說明書中稱之為「實施方式」、「一實施方式」、「某些實施方式」、或「其他實施方式」意指揭述與實施方式相關之一特定部件、結構、或特徵係包含在至少某些實施方式中，但是不必然為所有實施方式。「實施方式」、「一實施方 式」、「某些實施方式」之不同出現方式不需要全部視為同一實施方式。應該瞭解的是，在示範性實施方式之先前說明中，不同特性有時候在單一實施方式、或其圖式、說明中群聚，是為了使本案更流暢及幫助瞭解一或多個不同新穎性態樣。惟，本案之方法不應被解釋成其反映出主張之實施方式需要比各請求項中所表示者多特性之意圖。反而，如同文後申請專利範圍所反映出來的，新穎性態樣應少於單一上述實施方式之所有特性。因此，申請專利範圍係在表達上併入本文中，各項請求項本身為一項各別實施方式。
在某些實施方式中，一種用於製造半導體裝置的方法，包含蝕刻半導體裝置的緩衝層，以在該半導體裝置的通道層的閘極通道部分下方形成閘極溝槽；用氧化物材料填充該閘極溝槽，以形成氧化物隔離層；在層間介電質(ILD)層中蝕刻一或更多源極/汲極接點溝槽作為該半導體裝置的源極和汲極區；在該一或更多源極/汲極接點溝槽內蝕刻該氧化物隔離層，以在該源極和汲極區中之源極/汲極通道下方形成一或更多空腔，其中，該蝕刻各源極/汲極接點溝槽係用以暴露該源極/汲極通道的全部側邊；以及在該一或更多源極/汲極接點溝槽中沉積接點金屬，包含在該源極/汲極通道下方之該一或更多空腔中沉積該接點金屬。
在某些實施方式中，該接點金屬在該源極/汲極通道周圍形成一或更多環繞周圍接點結構。
在某些實施方式中，該方法進一步包含施加犧牲閘極電極和氧化物層以形成該半導體裝置的閘極空腔；以及在該通道層之不在該閘極區內的部分上方形成層間介電質(ILD)層。
在某些實施方式中，該方法進一步包含施加介電質襯墊和金屬閘極材料到該閘極空腔。
在某些實施方式中，該方法進一步包含沿著該犧牲閘極電極的側壁沉積側壁間隔物，以在該側壁間隔物之間形成該閘極區。
在某些實施方式中，該緩衝層為第一III-V半導體材料且該通道層為第二III-V半導體材料。
在某些實施方式中，該通道層包括砷化銦鎵(InGaAs)。
在某些實施方式中，該緩衝層包括砷化鎵(GaAs)。
在某些實施方式中，在該ILD中蝕刻該一或更多源極/汲極接點溝槽包含使用高異向性電漿蝕刻來蝕刻。
在某些實施方式中，在該源極/汲極接點溝槽之下蝕刻該氧化物隔離層以在該源極/汲極通道層下方形成該一或更多空腔包含同向性氧化物蝕刻或乾蝕刻。
在某些實施方式中，該緩衝層和該通道層係在該基板上所形成的溝槽內之多層堆疊的層。
在某些實施方式中，半導體裝置是三閘極電 晶體或奈米線裝置中之一者。
在某些實施方式中，半導體裝置包含在用於該裝置的閘極接點之下的閘極通道；源極/汲極通道，在該裝置的源極/汲極部分之下；以及一或更多金屬接點，在該源極/汲極通道周圍，其中，該一或更多金屬接點形成在一或更多空腔中之該源極/汲極通道周圍，該一或更多空腔蝕刻在該源極/汲極通道周圍。
在某些實施方式中，該一或更多金屬接點環繞在用於該源極/汲極通道的接點周圍，其提供與該源極/汲極的全部側邊之接觸。
在某些實施方式中，該裝置進一步包含形成在該通道層之下的緩衝層。
在某些實施方式中，該緩衝層為第一III-V半導體材料且該通道層為第二III-V半導體材料。
在某些實施方式中，該通道層包括砷化銦鎵(InGaAs)。
在某些實施方式中，該緩衝層包括砷化鎵(GaAs)。
在某些實施方式中，半導體裝置是三閘極電晶體或奈米線裝置中之一者。
在某些實施方式中，系統包含用於處理資料的一個或更多處理器；發送器或接收器和天線，用於資料的發送或接收；以及一或更多半導體裝置，第一半導體裝置包含用於該裝置之在閘極接點之下的閘極通道；源極/ 汲極通道，在該裝置的源極/汲極部分之下；以及一或更多金屬接點，在該源極/汲極通道周圍，其中，該一或更多金屬接點形成在一或更多空腔中之該源極/汲極通道周圍，該一或更多空腔蝕刻在該源極/汲極通道周圍。
在某些實施方式中，該一或更多金屬接點環繞在用於該源極/汲極通道的接點周圍，其提供與該第一半導體裝置的該源極/汲極的全部側邊之接觸。
在某些實施方式中，該第一半導體裝置是三閘極電晶體或奈米線裝置中之一者。

Claims (22)

  1. 一種製造半導體裝置的方法，包括：蝕刻半導體裝置的緩衝層，以在該半導體裝置的通道層的閘極通道部分下方形成閘極溝槽；用氧化物材料填充該閘極溝槽，以形成氧化物隔離層；在層間介電質(ILD)層中蝕刻一或更多源極/汲極接點溝槽作為該半導體裝置的源極和汲極區；在該一或更多源極/汲極接點溝槽內蝕刻該氧化物隔離層，以在該源極和汲極區中之源極/汲極通道下方形成一或更多空腔，其中，該蝕刻各源極/汲極接點溝槽係用以暴露該源極/汲極通道的全部側邊；以及在該一或更多源極/汲極接點溝槽中沉積接點金屬，包含在該源極/汲極通道下方之該一或更多空腔中沉積該接點金屬。
  2. 如請求項1所述之方法，其中，該接點金屬在該源極/汲極通道周圍形成一或更多環繞周圍接點結構。
  3. 如請求項1所述之方法，進一步包括：施加犧牲閘極電極和氧化物層以形成該半導體裝置的閘極空腔；以及在該通道層之不在該閘極區內的部分上方形成層間介 電質(ILD)層。
  4. 如請求項3所述之方法，進一步包括施加介電質襯墊和金屬閘極材料到該閘極空腔。
  5. 如請求項4所述之方法，進一步包括沿著該犧牲閘極電極的側壁沉積側壁間隔物，以在該側壁間隔物之間形成該閘極區。
  6. 如請求項1所述之方法，其中，該緩衝層為第一III-V半導體材料且該通道層為第二III-V半導體材料。
  7. 如請求項6所述之方法，其中，該通道層包括砷化銦鎵(InGaAs)。
  8. 如請求項6所述之方法，其中，該緩衝層包括砷化鎵(GaAs)。
  9. 如請求項1所述之方法，其中，在該ILD中蝕刻該一或更多源極/汲極接點溝槽包含使用高異向性電漿蝕刻來蝕刻。
  10. 如請求項1所述之方法，其中，在該源極/汲極接點溝槽之下蝕刻該氧化物隔離層以在該源極/汲極通道層下方 形成該一或更多空腔包含同向性氧化物蝕刻或乾蝕刻。
  11. 如請求項1所述之方法，其中，該緩衝層和該通道層係在該基板上所形成的溝槽內之多層堆疊的層。
  12. 如請求項1所述之方法，其中，該半導體裝置為三閘極電晶體或奈米線裝置中之一者。
  13. 一種半導體裝置，包括：閘極通道，在用於該裝置的閘極接點之下；源極/汲極通道，在該裝置的源極/汲極部分之下；以及一或更多金屬接點，在該源極/汲極通道周圍；其中，該一或更多金屬接點形成在一或更多空腔中之該源極/汲極通道周圍，該一或更多空腔蝕刻在該源極/汲極通道周圍。
  14. 如請求項13所述之裝置，其中，該一或更多金屬接點環繞在用於該源極/汲極通道的接點周圍，其提供與該源極/汲極的全部側邊之接觸。
  15. 如請求項13所述之裝置，進一步包括緩衝層，形成在該通道層之下。
  16. 如請求項15所述之裝置，其中，該緩衝層為第一III-V半導體材料且該通道層為第二III-V半導體材料。
  17. 如請求項16所述之裝置，其中，該通道層包括砷化銦鎵(InGaAs)。
  18. 如請求項16所述之裝置，其中，該緩衝層包括砷化鎵(GaAs)。
  19. 如請求項13所述之裝置，其中，該半導體裝置為三閘極電晶體或奈米線裝置中之一者。
  20. 一種系統，包括：一或更多處理器，以處理資料；發送器或接收器和天線，用於資料的發送或接收；以及一或更多半導體裝置，第一半導體裝置包含：閘極通道，在用於該裝置的閘極接點之下；源極/汲極通道，在該裝置的源極/汲極部分之下；以及一或更多金屬接點，在該源極/汲極通道周圍；其中，該一或更多金屬接點形成在一或更多空腔中之該源極/汲極通道周圍，該一或更多空腔蝕刻在該源極/汲極通道周圍。
  21. 如請求項20所述之系統，其中，該一或更多金屬接點環繞在用於該源極/汲極通道的接點周圍，其提供與該第一半導體裝置的該源極/汲極的全部側邊之接觸。
  22. 如請求項20所述之系統，其中，該第一半導體裝置為三閘極電晶體或奈米線裝置中之一者。
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