TW201818406A - 字元線致能脈衝產生電路 - Google Patents

Abstract

一種字元線致能脈衝產生電路，應用於一靜態隨機存取記憶體(SRAM)。延遲單元接收致能訊號以提供中間訊號。第一反相器接收中間信號以向SRAM的多個字元線驅動器提供字元線致能脈衝訊號。延遲單元包括耦接於第一反相器之輸入端與第一電源之間的第一電晶體；耦接於第一反相器之輸入端與第二電源(不同於第一電源)之間的電阻；以及耦接於第一反相器之輸入端與電阻之間的第二電晶體。第一電晶體和第二電晶體建構第二反相器。字元線致能脈衝訊號之一特定訊號邊緣是從致能訊號之特定訊號邊緣延遲一延遲時間，而延遲時間對應電阻之電阻值。

Description

字元線致能脈衝產生電路

本發明實施例是有關於靜態隨機存取記憶體，特別是有關於具備字元線致能脈衝產生電路的靜態隨機存取記憶體。

靜態隨機存取記憶體廣泛地應用於積體電路中。此外，靜態隨機存取記憶體運用於需要高速、低功率消耗以及簡單操作之電子應用中。嵌入式靜態隨機存取記憶體在高速通訊、影像處理以及系統單晶片(system-on-chip(SOC))的應用中特別地受到歡迎。靜態隨機存取記憶體具有保存資料且不需要更新(refresh)的技術特徵。

靜態隨機存取記憶體包括複數個位元單元(bit cell)，上述位元單元被設置於複數行以及複數列，藉以構成一陣列。每一個位元單元包括複數個電晶體，上述電晶體耦接複數位元線以及複數字元線，且上述位元線與上述字元線用於讀取與寫入資料之一位元至上述記憶體單元。單埠靜態隨機存取記憶體致能資料之單一位元，使上述資料之單一位元可在一特定時間被寫入一位元單元，或從上述位元單元被讀取。相對地，多埠靜態隨機存取記憶體在大約相同的時間，使複數讀取或複數寫入動作發生。

本發明實施例提供一種字元線致能脈衝產生電路，應用於一靜態隨機存取記憶體，包括：一延遲單元，接收一致能訊號以提供一中間訊號；以及一第一反相器，接收該中間訊號以提供一字元線致能脈衝訊號至該靜態隨機存取記憶體之複數個字元線驅動器。該延遲單元包括：一第一電晶體，耦接於該第一反相器之一輸入端與一第一電源之間，且具備一閘極以接收該致能訊號；一電阻，耦接於該第一反相器之該輸入端與一第二電源之間，且該第二電源不同於該第一電源；以及一第二電晶體，耦接於該第一反相器之該輸入端與該電阻之間。該第一電晶體與該第二電晶體建構一第二反相器，且該字元線致能脈衝訊號之一特定訊號邊緣是從該致能訊號之特定訊號邊緣延遲一延遲時間，而該延遲時間對應該電阻之一電阻值。

本發明實施例提供一種靜態隨機存取記憶體，包括：一記憶體陣列，包括複數個記憶體單元；一字元線驅動電路，耦接該記憶體陣列(其中該字元線驅動電路包括：複數個字元線驅動器，每一個上述字元線驅動器響應於一字元線致能脈衝訊號，提供對應一預先解碼位址之一個別的字元線訊號至該記憶體陣列)；以及一字元線致能脈衝產生電路，依據一致能訊號，透過一第一線路提供該字元線致能脈衝訊號至該等字元線驅動器。該字元線致能脈衝訊號之一特定訊號邊緣是從該致能訊號之特定訊號邊緣延遲一延遲時間，且該延遲時間對應該字元線致能脈衝產生電路的一電阻。該延遲時間是依據該等字元線驅動器之數量來決定，且該電阻是透過與該第一線路平 行之一第二線路所構成。

本發明實施例提供一種調整一靜態隨機存取記憶體之字元線致能時間的方法，該方法包括：依據該靜態隨機存取記憶體之記憶體尺寸，獲得透過複數個記憶體單元所構成之一記憶體陣列；依據該記憶體陣列，獲得該靜態隨機存取記憶體之一電路配置，其中該靜態隨機存取記憶體之該電路配置包括一字元線驅動電路以及與該字元線驅動電路相鄰的該記憶體陣列，該字元線驅動電路包括複數個字元線驅動器，且該等字元線驅動器被平行地配置；在該靜態隨機存取記憶體之該電路配置中設置一字元線致能脈衝產生電路，其中該字元線致能脈衝產生電路被配置以依據一致能訊號，提供一字元線致能脈衝訊號至該字元線驅動電路之該等字元線驅動器。該字元線致能脈衝產生電路包括：一延遲單元，接收該致能訊號以提供一中間訊號；以及一第一反相器，接收該中間訊號以提供該字元線致能脈衝訊號。該延遲單元包括：一第一電晶體，耦接於該第一反相器之一輸入端與一第一節點之間，且具備一閘極以接收該致能訊號；一電阻，耦接於該第一反相器之該輸入端與一第二節點之間；以及一第二電晶體，耦接於該第一反相器之該輸入端與該電阻之間，其中該第一電晶體與該第二電晶體建構一第二反相器。上述調整靜態隨機存取記憶體之字元線致能時間的方法更包括執行一金屬編輯程序以建構跨越該靜態隨機存取記憶體之該電路配置之該等字元線驅動器之一部分的一高電阻值線路，其中該延遲單元之該電阻是由該高電阻值線路所構成。該字元線致能脈衝訊號之一特定訊號邊緣是從該致能 訊號之特定訊號邊緣延遲一延遲時間，且該延遲時間對應該電阻之一電阻值。

100‧‧‧靜態隨機存取記憶體

110‧‧‧記憶體陣列

120‧‧‧字元線驅動電路

130‧‧‧控制電路

140‧‧‧輸入/輸出電路

150‧‧‧字元線致能脈衝產生電路

170‧‧‧存取電路

WL‧‧‧字元線訊號

BL‧‧‧位元線訊號

DAT‧‧‧資料

ADDR1、ADDR2‧‧‧預先解碼位址

BLPCH‧‧‧位元線預先充電訊號

CKP‧‧‧字元線致能脈衝訊號

P1‧‧‧無效相位

P2‧‧‧有效相位

t1、t3‧‧‧下降緣

t2、t4‧‧‧上升緣

300‧‧‧字元線致能脈衝產生電路

VDD‧‧‧供應電源

DLY1‧‧‧延遲單元

EN‧‧‧致能訊號

ENb‧‧‧中間訊號

n1-n3‧‧‧節點

M1-M4‧‧‧電晶體

VSS‧‧‧電源

R‧‧‧電阻

330‧‧‧電阻單元

400‧‧‧靜態隨機存取記憶體

410‧‧‧電路配置

430[0]-430[m]‧‧‧字元線驅動器

WL[0]-WL[m]‧‧‧字元線訊號

ADDR1[0]-ADDR1[m]‧‧‧位址訊號

435[0]-435[m]‧‧‧接點

NAND1‧‧‧反及閘

INV1-INV3‧‧‧反相器

450‧‧‧字元線致能脈衝產生電路

460‧‧‧延遲單元

470、480、485‧‧‧線路

Delay1‧‧‧第一延遲時間

Delay2‧‧‧第二延遲時間

DLY2‧‧‧延遲單元

n4-n6‧‧‧節點

600‧‧‧字元線致能脈衝產生電路

630‧‧‧電阻單元

S710-S750‧‧‧步驟

800‧‧‧電腦系統

810‧‧‧電腦

820‧‧‧顯示裝置

830‧‧‧使用者輸入介面

840‧‧‧處理器

850‧‧‧記憶體

860‧‧‧儲存裝置

根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。

第1圖是依據本發明實施例之靜態隨機存取記憶體的示意圖；第2圖是依據本發明實施例之第1圖的靜態隨機存取記憶體中字元線訊號與位元線預先充電訊號BLPCH的波形示意圖；第3圖是依據本發明實施例之字元線致能脈衝產生電路的示意圖；第4A圖是依據本發明實施例之靜態隨機存取記憶體的電路配置示意圖；第4B圖是依據本發明實施例之第4A圖之字元線致能脈衝產生電路的示範性電路的示意圖；第5圖是依據本發明實施例之用於小尺寸與大尺寸之靜態隨機存取記憶體之字元線致能脈衝訊號的波形示意圖；第6圖是依據本發明實施例之字元線致能脈衝產生電路的示意圖；第7圖是描繪依據本發明實施例之調整靜態隨機存取記憶體之字元線致能時間的方法；第8圖是依據本發明實施例之電腦系統的示意圖。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。在一些實施例中，若是本說明書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

一些實施例之變化將被描述。在各個圖式和說明性實施例中，相同的符號標記用於表示相同的元件。應當理解，在已揭露的方法之前、之中及/或之後可提供附加操作，且一些已描述的操作內容可在上述方法之其他實施例中被置換或刪除。

第1圖是描繪依據本發明實施例之一靜態隨機存取記憶體100。靜態隨機存取記憶體100包括一記憶體陣列110以及一存取電路170。存取電路170包括用於存取記憶體陣列110之各種電路，例如列解碼電路、行解碼電路、具備複數個感測放大器的感測電路等等。為了簡化描述，第1圖之實施例僅描述一字元線驅動電路120、一控制電路130以及一輸入/輸出電路140。

記憶體陣列110是透過設置在複數行與複數列中的複數個記憶體單元(memory cell)所構成。每一個記憶體單元是一位元單元(bit cell)，例如六個電晶體(six-transistor(6T))、8T、10T單元等等。此外，記憶體陣列110之位元單元可透過字元線驅動電路120之複數字元線與輸入/輸出電路140之複數位元線來進行存取。在記憶體陣列110中，每一個位元單元可依據對應之字元線與對應之位元線儲存一位元資料。字元線驅動電路120包括複數個字元線驅動器。每一個字元線驅動器可依據來自控制電路130的一字元線致能脈衝訊號CKP以及一預先解碼位址ADDR1，提供一個別的(individual)字元線訊號WL至對應的記憶體陣列110之記憶體單元。依據靜態隨機存取記憶體100所接收之有關位址與命令的資訊，控制電路130可提供預先解碼位址ADDR1、ADDR2以及一位元線預先充電訊號BLPCH。舉例而言，響應於所接收之位址，控制電路130可提供對應記憶體陣列110之上述字元線的位址ADDR1以及對應記憶體陣列110之位元線的位址ADDR2，藉以存取對應上述所接收之位址的記憶體單元。此外，控制電路130包括用於提供字元線致能脈衝訊號CKP的一字元線致能脈衝產生電路150。依據源自控制電路130之位址ADDR2，輸入/輸出電路140可提供複數位元線訊號BL至記憶體陣列110。因此，響應於字元線訊號WL與位元線訊號BL，資料DAT可從對應之記憶體陣列110的位元單元讀取，或被寫入對應之記憶體陣列110的位元單元。

第2圖依據本發明實施例，描繪第1圖的靜態隨機存取記憶體100之字元線訊號WL與位元線預先充電訊號 BLPCH的波形示意圖。位元線預先充電訊號BLPCH是用於在靜態隨機存取記憶體100之一待機狀態下，預先充電記憶體陣列110之位元線。若位元線預先充電訊號BLPCH有效(例如位元線預先充電訊號BLPCH為一高邏輯位準(high logic level))，記憶體陣列110之位元線被預先充電至一預定預先充電電壓。相反地，若位元線預先充電訊號BLPCH無效(例如位元線預先充電訊號BLPCH為一低邏輯位準(low logic level))，記憶體陣列110之位元線被釋放，且記憶體陣列110之記憶體單元進而可被存取。具體而言，位元線預先充電訊號BLPCH之一無效相位P1必須涵蓋字元線訊號WL之一有效相位P2，藉此符合一靜態隨機存取記憶體之一位元線預先充電時間與一字元線致能時間之間的時間容限要求。舉例而言，位元線預先充電訊號BLPCH之一下降緣(標記為下降緣t1)領先字元線訊號WL之一上升緣(標記為上升緣t2)，且位元線預先充電訊號BLPCH之一上升緣(標記為上升緣t4)落後字元線訊號WL之一下降緣(標記為下降緣t3)。

第3圖是依據本發明實施例之字元線致能脈衝產生電路300的示意圖。字元線致能脈衝產生電路300是被實現於一控制器中或一靜態隨機存取記憶體之一控制電路中(例如第1圖之控制電路130)。字元線致能脈衝產生電路300可依據一致能訊號EN，提供一字元線致能脈衝訊號CKP以控制靜態隨機存取記憶體之一字元線致能時間。字元線致能脈衝產生電路300包括一延遲單元DLY1以及一反相器INV1。在一些實施例中，致能訊號EN為靜態隨機存取記憶體之一高態有效訊號。

反相器INV1包括電晶體M1、M2。電晶體M1是一P型金屬氧化物半導體(PMOS)電晶體，電晶體M1耦接於節點n1與n3之間，且電晶體M1之閘極耦接至一節點n2。在本實施例中，節點n1耦接至字元線致能脈衝產生電路300的一第一電源(例如一供應電源VDD)。電晶體M2是一N型金屬氧化物半導體(NMOS)電晶體，電晶體M2耦接於節點n3與一第二電源(例如接地端)之間，且電晶體M2之閘極也耦接至節點n2。

延遲單元DLY1包括電晶體M3、M4以及電阻單元(resistance unit)330。電晶體M3是一P型金屬氧化物半導體電晶體，電晶體M3耦接於節點n1與n2之間，且具備用於接收致能訊號EN的一閘極。在本實施例中，致能訊號EN是用以控制靜態隨機存取記憶體之一字元線致能時間的一高態有效(active-high)訊號。電晶體M4是一N型金屬氧化物半導體電晶體，電晶體M4耦接於節點n2與電阻單元330之間，且具備耦接至電晶體M3之閘極的一閘極。電阻單元330包括一電阻R，電阻R耦接於電晶體M4與上述第二電源(例如電源VSS)之間。應注意的是，電阻R是用於示範之用途，並不對實施例產生任何限制。在一些實施例中，電阻單元330可包括具有特定阻抗(或電阻值)的一裝置。

在延遲單元DLY1中，電晶體M3、M4建構一反相器INV2，且反相器INV2透過電阻單元330耦接至電源VSS。反相器INV2接收致能訊號EN以提供一中間(intermediate)訊號ENb(中間訊號ENb具備由電阻單元330所造成的一延遲時間)，且中間訊號ENb與致能訊號EN互補(complementary)。當電阻R 的電阻值增加時，上述延遲時間將增加。此外，反相器INV1接收具備上述延遲時間的中間訊號ENb以提供字元線致能脈衝訊號CKP。

第4A圖依據本發明實施例，描繪靜態隨機存取記憶體400的電路配置410。靜態隨機存取記憶體400包括一字元線驅動電路420以及一字元線致能脈衝產生電路450。為簡化描述，靜態隨機存取記憶體400之其他電路(例如記憶體陣列、輸入/輸出電路、控制電路等等)未描繪於第4A圖中。字元線驅動電路420包括複數個字元線驅動器430[0]-430[m]，且字元線驅動器430[0]-430[m]被平行地設置在上述電路配置中。在一些實施例中，靜態隨機存取記憶體400之記憶體陣列被配置為在電路配置410中與字元線驅動電路420相鄰。

在電路配置410中，每一個字元線驅動器430[0]-430[m]包括一反及閘NAND1以及一反相器INV3。反及閘NAND1之一第一輸入端耦接至字元線致能脈衝產生電路450，藉以接收一字元線致能脈衝訊號CKP。反及閘NAND1之一第二輸入端耦接至上述靜態隨機存取記憶體之一控制電路，藉以接收一預先解碼位址ADDR1的一個別的位址訊號(individual address signal)。反及閘NAND1之一輸出端耦接至反相器INV3之一輸入端。反相器INV3接收反及閘NAND1之一輸出訊號且產生對應上述個別的位址訊號之一個別的字元線訊號(individual word line signal)，進而提供上述個別的字元線訊號至上述記憶體陣列之上述記憶體單元。

舉例而言，字元線驅動器430[0]被配置以接收字元 線致能脈衝訊號CKP以及預先解碼位址ADDR1的位址訊號ADDR1[0]，藉以提供字元線訊號WL[0]至上述記憶體陣列之對應的記憶體單元。此外，字元線驅動器430[1]被配置以接收字元線致能脈衝訊號CKP以及上述預先解碼位址ADDR1的位址訊號ADDR1[1]，藉以提供字元線訊號WL[1]至上述記憶體陣列之對應的記憶體單元，並以此類推。應注意的是，反及閘NAND1以及反相器INV3是用以當作上述字元線驅動器的範例，然非用以限制本發明實施例。

字元線致能脈衝電路450包括一延遲單元460以及一反相器INV1。如上述內容，延遲單元460包括一電阻R以及一反相器INV2。反相器INV2由一P型金屬氧化物半導體電晶體與一N型金屬氧化物半導體電晶體所構成，且電阻R耦接於上述N型金屬氧化物半導體電晶體與電源VSS之間。此外，一線路(wire)(或線段(trace))470被配置於反相器INV1之一輸出端與上述字元線驅動器430[0]-430[m]之上述反及閘NAND1之上述第一輸入端之間，藉以將字元線致能脈衝訊號CKP從字元線致能脈衝產生電路450傳輸至每一個字元線驅動器430[0]-430[m]。

反相器INV1與INV2被共同配置在電路配置410的一特定區域中。在一些實施例中，上述特定區域被配置為在電路配置410中與字元線驅動電路420相鄰。在一些實施例中，電阻R不被配置在上述特定區域中，且電阻R是由跨越字元線驅動電路420之一線路(wire)480所構成。相較於透過一低電阻值材質所構成的線路470，線路480是由一高電阻值材質所構成。在 一些實施例中，線路470是在一半導體基底上之一金屬層所構成的一金屬線路，且線路480是在上述半導體基底上之一多晶矽層(poly layer)所構成的一多晶矽線路。在一些實施例中，線路470在電路配置410中被設置為與線路480平行。

在電路配置410的上述特定區域中，電阻R之一第一端連接至反相器INV2(例如第3圖之電晶體M4的一源極)。電阻R之一第二端連接至從字元線驅動器430[0]-430[m]中所選擇之一特定字元線驅動器的一接點。假設上述特定字元線驅動器為字元線驅動器430[m-2]，且上述電阻之上述第二端透過一線路485連接至字元線驅動器430[m-2]中的一接點435[m-2]。應注意的是，每一個字元線驅動器430[0]-430[m]在電路配置410中，具備本身區域內的一接點，且上述接點耦接至上述字元線驅動器中的一電源。為簡化描述，接點435[m-2]、線路470與線路485之間的連結並未在第4A圖中表示。在本實施例中，字元線驅動器430[0]-430[m]之接點435[0]-435[m]耦接至一電源VSS(例如一接地端)。舉例而言，接點435[0]耦接至字元線驅動器430[0]的一電源VSS，且接點435[1]耦接至字元線驅動器430[1]的一電源VSS，並以此類推。在一些實施例中，字元線驅動器430[0]-430[m]之接點435[0]-435[m]耦接至一供應電源VDD。

應注意的是，電阻R之電阻值是依據線路480在反相器INV2與接點435[m-2]之間的一長度所決定。具體而言，當線路480之上述長度增加時，電阻R之電阻值將增加。舉例而言，電阻R的一第一電阻值(對應耦接於反相器INV2與字元線驅 動器430[0]之接點435[0]之間的線路480)，小於電阻R的一第二電阻值(對應耦接於反相器INV2與字元線驅動器430[m]之接點435[m]之間的線路480)。

第4B圖是依據本發明實施例之第4A圖之字元線致能脈衝產生電路450的示範性電路。如上所述，電阻R是由耦接於反相器INV2之N型金屬氧化物半導體電晶體與字元線驅動器430[m-2]之接點435[m-2]之間的線路480所構成。此外，電阻R透過線路485與接點435[m-2]耦接至字元線驅動器430[m-2]之電源VSS。在一些實施例中，線路485是透過一靜態隨機存取記憶體編譯器所執行之一金屬編輯程序(metal programming process)來進行配置。此外，要連接的接點係根據一靜態隨機存取記憶體之字元線驅動器的數量所決定。

如前述之內容，一位元線預先充電時間與一字元線致能時間之間的時間容限要求，對於一靜態隨機存取記憶體而言很重要。也就是說，一位元線預先充電訊號BLPCH之一無效相位(例如第2圖之無效相位P1)須覆蓋一字元線訊號WL的一有效相位(例如第2圖之有效相位P2)。一般而言，一小尺寸的靜態隨機存取記憶體具有較少的字元線驅動器。相反地，一大尺寸靜態隨機存取記憶體具有較多的字元線驅動器。因此，欲傳送至複數字元線驅動器之複數訊號的繞線(routings)以及負載(roadings)，對於小尺寸靜態隨機存取記憶體與大尺寸靜態隨機存取記憶體而言是不同的。換句話說，對於小尺寸靜態隨機存取記憶體與大尺寸靜態隨機存取記憶體而言，字元線致能脈衝訊號CKP之時序也是不同的。

對於一大尺寸靜態隨機存取記憶體而言，源自控制電路(例如第1圖之控制電路130)之預先解碼位址ADDR1被傳送至更多的字元線驅動器。相較於設置在字元線驅動電路之起始處的字元線驅動器(例如靠近字元線致能脈衝產生電路450)，當預先解碼位址ADDR1被傳送至設置在字元線驅動電路之末端處的字元線驅動器(例如遠離字元線致能脈衝產生電路450)時會有較多的傳播延遲。因此，字元線致能脈衝訊號CKP應控制一字元線訊號WL之一有效相位(例如第2圖之有效相位P2)以延遲一較長的延遲時間，直到預先解碼位址ADDR1準備好用於整體字元線驅動器(亦即，預先解碼位址ADDR1被完整地傳送至所有字元線驅動器)。

對於一小尺寸靜態隨機存取記憶體而言，源自控制電路(例如第1圖之控制電路130)之預先解碼位址ADDR1被傳送至較少的字元線驅動器。相較於上述大尺寸靜態隨機存取記憶體，當預先解碼位址ADDR1被傳送至設置在字元線驅動電路之末端處的字元線驅動器時會有較少的傳播延遲。相似地，字元線致能脈衝訊號CKP應控制一字元線訊號WL之一有效相位(例如第2圖之有效相位P2)以延遲一較短的延遲時間，直到預先解碼位址ADDR1準備好用於所有字元線驅動器。

第5圖是依據本發明實施例之用於小尺寸靜態隨機存取記憶體與大尺寸靜態隨機存取記憶體之字元線致能脈衝訊號的波形。在一些實施例中，上述小尺寸靜態隨機存取記憶體與上述大尺寸靜態隨機存取記憶體在單一個積體電路中實現。在本實施例中，致能訊號EN是一高態有效訊號，並用以 控制上述小尺寸靜態隨機存取記憶體與上述大尺寸靜態隨機存取記憶體之字元線致能時間。

上述小尺寸靜態隨機存取記憶體具備一第一字元線致能脈衝產生電路(例如第3圖之字元線致能脈衝產生電路300或第4圖之字元線致能脈衝產生電路450)以提供一字元線致能脈衝訊號CKP1，藉以控制上述小尺寸靜態隨機存取記憶體之一字元線致能時間。如上述之內容，上述第一字元線致能脈衝產生電路產生一中間訊號ENb1，並且依據中間訊號ENb1提供字元線致能脈衝訊號CKP1。在本實施例中，字元線致能脈衝訊號CKP1從致能訊號EN的一上升緣被延遲一第一延遲時間Delay1。第一延遲時間Delay1是依據上述第一字元線致能脈衝產生電路之電阻(例如第3圖之R或第4A圖之R)的一第一電阻值來決定。此外，上述電阻之上述第一電阻值是依據上述小尺寸靜態隨機存取記憶體之字元線驅動器的數量來決定。

上述大尺寸靜態隨機存取記憶體具備一第二字元線致能脈衝產生電路(例如第3圖之字元線致能脈衝產生電路300或第4圖之字元線致能脈衝產生電路450)以提供一字元線致能脈衝訊號CKP2，藉以控制上述大尺寸靜態隨機存取記憶體之一字元線致能時間。如上述之內容，上述第二字元線致能脈衝產生電路產生一中間訊號ENb2，並且依據中間訊號ENb2提供字元線致能脈衝訊號CKP2。在本實施例中，字元線致能脈衝訊號CKP2從致能訊號EN的一上升緣被延遲一第二延遲時間Delay2。第二延遲時間Delay2是依據上述第二字元線致能脈衝產生電路之電阻(例如第3圖之R或第4A圖之R)的一第二電阻 值來決定。此外，上述電阻之上述第二電阻值是依據上述大尺寸靜態隨機存取記憶體之字元線驅動器的數量來決定。因此，上述第二字元線致能脈衝產生電路之電阻的上述第二電阻值大於上述第一字元線致能脈衝產生電路之電阻的上述第一電阻值。因此，致能訊號EN與字元線致能脈衝訊號CKP2之間的第二延遲時間Delay2，大於致能訊號EN與字元線致能脈衝訊號CKP1之間的第一延遲時間Delay1。

應注意的是，只有字元線致能脈衝訊號CKP1、CKP2的上升緣被各自地延遲不同的延遲時間(例如延遲時間Delay1與延遲時間Delay2)。字元線致能脈衝訊號CKP1、CKP2的下降緣是同步的。換句話說，上述第一字元線致能脈衝產生電路與上述第二字元線致能脈衝產生電路之上述第一電阻值與上述第二電阻值將不會影響字元線致能脈衝訊號CKP1、CKP2的下降緣。

第6圖是依據本發明實施例之一字元線致能脈衝產生電路600。字元線致能脈衝產生電路600在一靜態隨機存取記憶體之一控制電路(例如第1圖之控制電路130)中實現。字元線致能脈衝產生電路600可依據一低態有效(active-low)之致能訊號EN，提供一字元線致能脈衝訊號CKP，藉以控制上述靜態隨機存取記憶體之一字元線致能時間。字元線致能脈衝產生電路600包括一延遲單元DLY2以及一反相器INV1。

反相器INV1包括電晶體M1與M2。電晶體M1為一P型金屬氧化物半導體電晶體，耦接於字元線致能脈衝產生電路600之一第一電源(例如一供應電源VDD)與一節點n6之間，且上 述電晶體M1之一閘極耦接至一節點n5。電晶體M2為一N型金屬氧化物半導體電晶體，耦接於節點n6與節點n4之間，且上述電晶體M2之一閘極亦耦接至節點n5。在本實施例中，節點n4耦接字元線致能脈衝產生電路600之至一第二電源(例如一接地端)。

延遲單元DLY2包括電晶體M3、M4以及一電阻單元630。電晶體M3是一P型金屬氧化物半導體電晶體，耦接於電阻單元630與節點n5之間，且具備用於接收致能訊號EN的一閘極。在本實施例中，致能訊號EN是用以控制上述靜態隨機存取記憶體之一字元線致能時間的一低態有效訊號。電晶體M4是一N型金屬氧化物半導體電晶體，耦接於節點n5與節點n4之間，且具備耦接至電晶體M3之閘極的一閘極。電阻單元630包括一電阻R，電阻R耦接於電晶體M3與上述第一電源(例如供應電源VDD)之間。應注意的是，電阻R是用於示範之用途，並不對實施例產生任何限制。在一些實施例中，電阻單元630可包括具有特定阻抗(或電阻值)的一裝置。

在延遲單元DLY2中，電晶體M3、M4建構一反相器INV2，且反相器INV2透過電阻單元630耦接至供應電源VDD。反相器INV2接收致能訊號EN以提供一中間訊號ENb(中間訊號ENb具備由電阻單元630所造成的一延遲時間)，且中間訊號ENb與致能訊號EN互補。當電阻R的電阻值增加時，上述延遲時間將增加。此外，反相器INV1接收具備上述延遲時間的中間訊號ENb以提供字元線致能脈衝訊號CKP。因此，相較於致能訊號EN，字元線致能脈衝訊號CKP之一下降緣被延遲。

第7圖是依據本發明實施例之調整一靜態隨機存取記憶體之字元線致能時間的方法。在一些實施例中，第7圖之方法是透過一電腦執行，上述電腦可運行一電子設計自動化(electronic design automation(EDA))工具，例如一靜態隨機存取記憶體編譯器(SRAM compiler)。

首先，在步驟S710中，上述電腦之一處理器獲得有關於一靜態隨機存取記憶體之記憶體尺寸的資訊。在一些實施例中，上述靜態隨機存取記憶體是實現在一積體電路中的一巨集(macro)，且上述積體電路可包括各種靜態隨機存取記憶體巨集。

在步驟S720中，依據上述靜態隨機存取記憶體的記憶體尺寸，上述處理器獲得一記憶體陣列(由多個記憶體單元所構成)以及一字元線驅動電路(由多個字元線驅動器所構成)。在一些實施例中，字元線驅動器之數量是依據上述記憶體陣列之複數記憶體單元來決定。

在步驟S730中，上述處理器獲得上述靜態隨機存取記憶體的一電路配置，且上述電路配置包括上述記憶體陣列以及上述字元線驅動電路(在步驟S720中獲得)。

在步驟S740中，上述處理器在上述靜態隨機存取記憶體之上述電路配置中，設置一字元線致能脈衝產生電路。如上述之內容，上述字元線致能脈衝產生電路被配置以依據一致能訊號，提供一字元線致能脈衝訊號至上述字元線驅動電路之上述字元線驅動器，藉以控制字元線訊號WL的一有效相位(例如第2圖之有效相位P2)。

在一些實施例中，上述字元線致能脈衝產生電路包括一延遲單元(例如第3圖之延遲單元DLY1、第4A圖之延遲單元460或第6圖之延遲單元DLY2)以及一第一反相器(例如第3圖、第4A圖或第6圖之INV1)。上述延遲單元包括一第二反相器(例如第3圖、第4A圖或第6圖之INV2)以及一電阻單元(例如第3圖之電阻單元330或第6圖之電阻單元630)。在一些實施例中，上述電阻單元包括一電阻(例如第3圖、第4A圖或第6圖之R)。

在步驟S750中，上述處理器執行一金屬編輯程序以建構(form)一高電阻值線路，上述高電阻值線路跨越上述靜態隨機存取記憶體之上述電路配置中的上述字元線驅動器的一部份。上述電阻單元之上述電阻是由上述高電阻值線路所構成。

依據上述靜態隨機存取記憶體之上述電路配置，上述靜態隨機存取記憶體可透過各種半導體製程來製造。

在上述金屬編輯程序中，上述電阻之電阻值是依據上述字元線驅動電路之上述字元線驅動器的數量來決定。此外，上述高電阻值線路的長度是依據上述電阻之電阻值來決定。在一些實施例中，獲得上述高電阻值線路的一單位電阻值，且上述電阻之一目標電阻值是透過模擬來計算，藉以獲得上述高電阻值線路的最佳化長度。

在上述高電阻值線路的長度決定後，依據上述高電阻值線路的長度，上述處理器將上述高電阻值線路之一第一端連接至上述延遲單元的上述第二反相器(例如第3圖之電晶體M4的源極或第6圖之電晶體M3的源極)。上述處理器更將上 述高電阻值線路之一第二端透過一接點連接至一電源，上述接點屬於從上述字元線驅動器中所選擇的一特定字元線驅動器。

若上述致能訊號是一高態有效訊號，上述字元線致能脈衝訊號之一上升緣從上述致能訊號之一上升緣被延遲一延遲時間，上述延遲時間對應上述延遲單元之上述電阻之電阻值。此外，上述高電阻值線路之第二端透過上述特定字元線驅動器之上述接點，耦接至一電源VSS。

若上述致能訊號是一低態有效訊號，上述字元線致能脈衝訊號之一下降緣從上述致能訊號之一下降緣被延遲一延遲時間，上述延遲時間對應上述延遲單元之上述電阻之電阻值。此外，上述高電阻值線路之第二端透過上述特定字元線驅動器之上述接點，耦接至一供應電源VDD。

第8圖是依據本發明實施例之一電腦系統800。電腦系統800包括一電腦810、一顯示裝置820、一使用者輸入介面830，其中電腦810包括一處理器840、一記憶體850、一儲存裝置860。電腦810耦接至顯示裝置820以及使用者輸入介面830，其中電腦810可運行一電子設計自動化(electronic design automation(EDA))工具。此外，電腦810可從使用者輸入介面830接收有關靜態隨機存取記憶體之記憶體尺寸的資訊，以及將上述靜態隨機存取記憶體之電路配置顯示在顯示裝置820。在一些實施例中，顯示裝置820是用於電腦810之一圖形使用者介面(GUI)。此外，顯示裝置820與使用者輸入介面830可實現於電腦810中。使用者輸入介面830可為一鍵盤、一滑鼠等等。在電腦810中，儲存裝置860可儲存作業系統、應用程式與資 料，包括上述應用程式(例如靜態隨機存取記憶體編譯器)所需的輸入及/或上述應用程式所產生的輸出。在一些實施例中，有關於各種記憶體陣列與各種字元線驅動電路的資訊(例如佈局或電路配置)，是被儲存於儲存裝置860或記憶體850。電腦810之處理器840可透過本說明書內容所暗示或明確描述之任何方法，執行一或多個操作動作(不論是自動執行或透過使用者輸入)。舉例而言，響應於有關上述靜態隨機存取記憶體之記憶體尺寸的資訊，處理器840可從儲存裝置860或記憶體850選擇適當的記憶體陣列與字元線驅動電路。此外，在操作期間，處理器840可將儲存裝置860之應用程式載入記憶體850，使得上述應用程式可被使用者使用，藉以產生、檢視及/或編輯用於一靜態隨機存取記憶體設計的電路配置。

本說明書內容提供調整一靜態隨機存取記憶體之字元線致能時間的多個實施例。一金屬編輯程序被執行以根據上述靜態隨機存取記憶體之字元線驅動器的數量，判定一字元線致能脈衝產生電路之一電阻單元的電阻值。因此，上述電阻單元之一電阻是透過一高電阻值線路所構成，且上述高電阻值線路跨越上述靜態隨機存取記憶體之電路配置中的上述字元線驅動器的一部份。因此，一字元線致能脈衝訊號CKP的時間可被自動地控制，從而減少調整一靜態隨機存取記憶體之一字元線致能時間的維護時間與人力。

在一些實施例中，提供用於一磁阻式隨機存取記憶體(magnetic random access memory(MRAM))的一參考電路。上述參考電路包括多個並聯耦接的裝置串。每一個裝置串 包括多個串聯耦接的磁穿隧接面(magnetic tunnel junction(MTJ))裝置。每一個裝置串之上術磁穿隧接面裝置的數量，與上述裝置串的數量相同。上述磁穿隧接面裝置的等效電阻值與上述磁穿隧接面裝置其中之一磁穿隧接面裝置的電阻值相同。

依據一些實施例，提供一種用於一靜態隨機存取記憶體的一字元線致能脈衝產生電路。該字元線致能脈衝產生電路包括一延遲單元以及一第一反相器。該延遲單元接收一致能訊號以提供一中間訊號。該第一反相器接收該中間訊號以提供一字元線致能脈衝訊號至該靜態隨機存取記憶體之複數個字元線驅動器。該延遲單元包括：一第一電晶體，耦接於該第一反相器之一輸入端與一第一電源之間；一電阻，耦接於該第一反相器之該輸入端與一第二電源之間，且該第二電源不同於該第一電源；以及一第二電晶體，耦接於該第一反相器之該輸入端與該電阻之間。該第一電晶體具備用以接收該致能訊號的一閘極。該第一電晶體與該第二電晶體建構一第二反相器，該字元線致能脈衝訊號之一特定訊號邊緣是從該致能訊號之特定訊號邊緣延遲一延遲時間，且該延遲時間對應該電阻之電阻值。

依據一些實施例，該電阻之該電阻值是依據該等字元線驅動器之數量來決定。

依據一些實施例，當該致能訊號是一高態有效訊號時，該第一電源高於該第二電源，其中該第一電晶體為一P型金屬氧化物半導體電晶體且該第二電晶體為一N型金屬氧化物半導體電晶體，且該字元線致能脈衝訊號之一上升緣是從該 致能訊號之一上升緣延遲該延遲時間。

依據一些實施例，當該致能訊號是一低態有效訊號時，該第一電源低於該第二電源，其中該第一電晶體為一N型金屬氧化物半導體電晶體且該第二電晶體為一P型金屬氧化物半導體電晶體，且該字元線致能脈衝訊號之一下降緣是從該致能訊號之一下降緣延遲該延遲時間。

依據一些實施例，該電阻是由一高電阻值線路所構成。

依據一些實施例，提供一種靜態隨機存取記憶體。該靜態隨機存取記憶體包括：一記憶體陣列，包括複數個記憶體單元；一字元線驅動電路，耦接該記憶體陣列；以及一字元線致能脈衝產生電路。該字元線驅動電路包括複數個字元線驅動器。每一個上述字元線驅動器響應於一字元線致能脈衝訊號，提供對應一預先解碼位址之一個別的字元線訊號至該記憶體陣列。該字元線致能脈衝產生電路依據一致能訊號，透過一第一線路提供該字元線致能脈衝訊號至該等字元線驅動器。該字元線致能脈衝訊號從該致能訊號延遲一延遲時間，且該延遲時間是依據該等字元線驅動器之數量來決定。

依據一些實施例，每一個上述字元線驅動器包括：一反及閘，被配置以接收該字元線致能脈衝訊號以及該預先解碼位址之一個別的位址訊號；以及一反相器，被配置以接收該反及閘之一輸出訊號並且提供該個別的字元線訊號。

依據一些實施例，該字元線致能脈衝產生電路包括：一延遲單元，接收該致能訊號以提供一中間訊號；以及一 第一反相器，接收該中間訊號以提供該字元線致能脈衝訊號。該延遲單元包括：一第一電晶體，耦接於該第一反相器之一輸入端與一第一節點之間，且具備一閘極以接收該致能訊號；該電阻，耦接於該第一反相器之該輸入端與一第二節點之間；以及一第二電晶體，耦接於該第一反相器之該輸入端與該電阻之間。該電阻之一電阻值是依據該等字元線驅動器之數量來決定，且該第一電晶體與該第二電晶體建構一第二反相器。

依據一些實施例，該等字元線驅動器在一電路配置中平行地設置，且該電阻是透過該第二線路所構成，且該第二線路跨越該等字元線驅動器之一部分。

依據一些實施例，該第二線路之一第一端耦接至該第二電晶體之一源極，且該第二線路之一第二端耦接至該等字元線驅動器之其中之一字元線驅動器的一電源。

依據一些實施例，該第一線路是透過該電路配置之一低電阻值層所構成，且該第二線路是透過該電路配置之一高電阻值層所構成。

依據一些實施例，當該致能訊號是一高態有效訊號時，該第一電晶體為一P型金屬氧化物半導體電晶體且該第二電晶體為一N型金屬氧化物半導體電晶體。該第一節點耦接至該第一反相器之一電源，且該第二節點耦接至該等字元線驅動器之其中之一字元線驅動器的一接地端。該字元線致能脈衝訊號之一上升緣是從該致能訊號之一上升緣延遲該延遲時間。

依據一些實施例，當該致能訊號是一低態有效訊號時，該第一電晶體為一N型金屬氧化物半導體電晶體且該第 二電晶體為一P型金屬氧化物半導體電晶體。該第一節點耦接至該等字元線驅動器之其中之一字元線驅動器的一電源，且該第二節點耦接至該第一反相器之一接地端。該字元線致能脈衝訊號之一下降緣是從該致能訊號之一下降緣延遲該延遲時間。

依據一些實施例，提供一種調整一靜態隨機存取記憶體之字元線致能時間的方法。依據該靜態隨機存取記憶體之記憶體尺寸，獲得透過複數個記憶體單元所構成之一記憶體陣列。獲得該靜態隨機存取記憶體之一電路配置，其中，該靜態隨機存取記憶體之該電路配置包括一字元線驅動電路(該字元線驅動電路包括複數個字元線驅動器，且該等字元線驅動器被平行地配置)以及與該字元線驅動電路相鄰的該記憶體陣列。一字元線致能脈衝產生電路被設置在該靜態隨機存取記憶體之該電路配置中，其中該字元線致能脈衝產生電路被配置以依據一致能訊號，提供一字元線致能脈衝訊號至該字元線驅動電路之該等字元線驅動器。該字元線致能脈衝產生電路包括：一延遲單元，接收該致能訊號以提供一中間訊號；以及一第一反相器，接收該中間訊號以提供該字元線致能脈衝訊號。該延遲單元包括：一第一電晶體，耦接於該第一反相器之一輸入端與一第一節點之間，且具備一閘極以接收該致能訊號；一電阻，耦接於該第一反相器之該輸入端與一第二節點之間；以及一第二電晶體，耦接於該第一反相器之該輸入端與該電阻之間，其中，該第一電晶體與該第二電晶體建構一第二反相器。一金屬編輯程序被執行以建構跨越該靜態隨機存取記憶體之該電路配置之該等字元線驅動器之一部分的一高電阻值線 路，其中該延遲單元之該電阻是由該高電阻值線路所構成。該字元線致能脈衝訊號之一特定訊號邊緣是從該致能訊號之特定訊號邊緣延遲一延遲時間，且該延遲時間對應該電阻之電阻值。

依據一些實施例，執行該金屬編輯程序以建構跨越該靜態隨機存取記憶體之該電路配置之該等字元線驅動器之一部分的該高電阻值線路之步驟更包括：依據該等字元線驅動器之數量決定該電阻之該電阻值；以及依據該電阻之該電阻值決定該高電阻值線路的一長度。

依據一些實施例，依據該電阻之該電阻值決定該高電阻值線路的該長度的步驟更包括：耦接該高電阻值線路之一第一端至該第二電晶體之一源極；以及耦接該高電阻值線路之一第二端至該等字元線驅動器之其中之一字元線驅動器的一電源。

依據一些實施例，當該致能訊號是一高態有效訊號時，該第一電晶體為一P型金屬氧化物半導體電晶體且該第二電晶體為一N型金屬氧化物半導體電晶體。該第一節點耦接至該第一反相器之一電源，且該第二節點耦接至該等字元線驅動器之其中之一字元線驅動器的一接地端。

依據一些實施例，當該致能訊號是一低態有效訊號時，該第一電晶體為一N型金屬氧化物半導體電晶體且該第二電晶體為一P型金屬氧化物半導體電晶體。該第一節點耦接至該等字元線驅動器之其中之一字元線驅動器的一電源，且該第二節點耦接至該第一反相器之一接地端。

依據一些實施例，當該致能訊號是一高態有效訊號時，該字元線致能脈衝訊號之一上升緣是從該致能訊號之一上升緣延遲該延遲時間，且當該致能訊號是一低態有效訊號時，該字元線致能脈衝訊號之一下降緣是從該致能訊號之一下降緣延遲該延遲時間。

依據一些實施例，當該等字元線驅動器之數量增加時，該電阻之電阻值以及該高電阻值線路之長度增加。當該等字元線驅動器之數量減少時，該電阻之電阻值以及該高電阻值線路之長度減少。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露內容。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露內容的發明精神與範圍。在不背離本揭露內容的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

Claims (1)

1. 一種字元線致能脈衝產生電路，應用於一靜態隨機存取記憶體，包括：一延遲單元，接收一致能訊號以提供一中間訊號；以及一第一反相器，接收該中間訊號以提供一字元線致能脈衝訊號至該靜態隨機存取記憶體之複數個字元線驅動器；其中，該延遲單元包括：一第一電晶體，耦接於該第一反相器之一輸入端與一第一電源之間，且具備一閘極以接收該致能訊號；一電阻，耦接於該第一反相器之該輸入端與一第二電源之間，且該第二電源不同於該第一電源；以及一第二電晶體，耦接於該第一反相器之該輸入端與該電阻之間；其中，該第一電晶體與該第二電晶體建構一第二反相器，且該字元線致能脈衝訊號之一特定訊號邊緣是從該致能訊號之特定訊號邊緣延遲一延遲時間，且該延遲時間對應該電阻之一電阻值。