TW201818186A

TW201818186A - 時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法

Info

Publication number: TW201818186A
Application number: TW105135862A
Authority: TW
Inventors: 黃子嘉; 陳安忠; 鄭文隆
Original assignee: 群聯電子股份有限公司
Priority date: 2016-11-04
Filing date: 2016-11-04
Publication date: 2018-05-16
Also published as: TWI585571B

Abstract

一種時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法。所述時脈訊號產生電路包括阻抗電路、振盪電路及控制電路。所述阻抗電路提供參考阻抗。所述振盪電路響應於第二時脈訊號產生第一時脈訊號。所述控制電路經由第一路徑耦接至所述阻抗電路並且經由第二路徑耦接至所述振盪電路。此外，所述控制電路維持所述第一路徑上的第一電氣特性與所述第二路徑上的第二電氣特性於一預定條件以調整所述第一時脈訊號的頻率。藉此，可降低溫度變化對時脈訊號的影響。

Description

時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法

本發明是有關於一種振盪電路，且特別是有關於一種時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

在電路系統中，普遍設置有振盪電路以提供時脈訊號。其中，電阻(resistor)電容(capacitor)振盪電路(簡稱為RC振盪電路)是較為常見的振盪電路。然而，一般的高頻(例如，頻率高於10兆赫(Mega Hertz, MHz))RC振盪電路產生的時脈訊號之頻率容易受到於環境溫度變化的影響。

本發明提供一種時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法，可降低溫度變化對時脈訊號的影響。

本發明的一範例實施例提供一種時脈訊號產生電路，其包括阻抗電路、振盪電路及控制電路。所述阻抗電路提供參考阻抗。所述振盪電路響應於第二時脈訊號產生第一時脈訊號。所述控制電路經由第一路徑耦接至所述阻抗電路並且經由第二路徑耦接至所述振盪電路。此外，所述控制電路維持第一路徑上的第一電氣特性與所述第二路徑上的第二電氣特性於一預定條件以調整所述第一時脈訊號的頻率。

在本發明的一範例實施例中，所述第一電氣特性包括第一電流值，所述第二電氣特性包括第二電流值，所述控制電路維持所述第一路徑上的所述第一電氣特性與所述第二路徑上的所述第二電氣特性於所述預定條件的操作包括：維持所述第一電流值與所述第二電流值於第一條件。

在本發明的一範例實施例中，所述第一電氣特性更包括第一電壓值，所述第二電氣特性更包括第二電壓值，所述控制電路維持所述第一路徑上的所述第一電氣特性與所述第二路徑上的所述第二電氣特性於所述預定條件的操作更包括：維持所述阻抗電路於所述第一路徑上的所述第一電壓值與所述振盪電路於所述第二路徑上的所述第二電壓值於第二條件。

在本發明的一範例實施例中，所述控制電路包括第一控制電路與第二控制電路。所述第一控制電路具有第一輸入端、第二輸入端及輸出端，其中所述第一輸入端耦接至所述第一路徑，所述第二輸入端耦接至所述第二路徑。所述第二控制電路具有輸入端、第一輸出端及第二輸出端，其中所述第二控制電路的所述輸入端耦接至所述第一控制電路的所述輸出端，所述第一輸出端耦接至所述第一路徑，所述第二輸出端耦接至所述第二路徑。

在本發明的一範例實施例中，所述第一控制電路包括運算放大器，其接收所述第一輸入端的第一電壓與所述第二輸入端的第二電壓並於所述輸出端輸出控制電壓。

在本發明的一範例實施例中，所述第二控制電路包括第一電晶體與第二電晶體。所述第一電晶體從所述第一控制電路的所述輸出端接收控制電壓並於所述第一輸出端輸出第一電流。所述第二電晶體從所述第一控制電路的所述輸出端接收所述控制電壓並於所述第二輸出端輸出第二電流。

在本發明的一範例實施例中，所述第二電晶體的第二總數多於所述第一電晶體的第一總數。所述第二總數與所述第一總數的比值正相關於所述第二電流的第二電流值與所述第一電流的第一電流值的比值。

在本發明的一範例實施例中，所述振盪電路包括彼此串接的多個充/放電電路，所述多個充/放電電路的至少其中之一響應於所述第二電氣特性調整所述第一時脈訊號的所述頻率。

在本發明的一範例實施例中，所述多個充/放電電路中的第一充/放電電路包括第一開關單元、第二開關單元及充/放電單元，其中所述第一開關單元的第一端耦接所述第二路徑，所述第二開關單元的第一端耦接所述第一開關單元的第二端，所述充/放電單元的第一端耦接所述第一開關單元的所述第二端與所述第二開關單元的所述第一端。

在本發明的一範例實施例中，所述第一開關單元與所述第二開關單元用以控制所述充/放電單元的充/放電路徑。

本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述連接介面單元包括時脈訊號產生電路，其中所述時脈訊號產生電路維持第一路徑上的第一電氣特性與第二路徑上的第二電氣特性於預定條件以調整所述時脈訊號產生電路產生的第一時脈訊號的頻率，其中所述第一路徑耦接至阻抗電路，其提供參考阻抗，其中所述第二路徑耦接至振盪電路，其響應於第二時脈訊號產生所述第一時脈訊號。

在本發明的一範例實施例中，所述時脈訊號產生電路包括所述阻抗電路、所述振盪電路及控制電路，其中所述控制電路經由所述第一路徑耦接至所述阻抗電路並且經由所述第二路徑耦接至所述振盪電路，其中所述第一路徑上的所述第一電氣特性與所述第二路徑上的所述第二電氣特性是由所述控制電路所控制。

在本發明的一範例實施例中，所述時脈訊號產生電路包括第一控制電路與第二控制電路。所述第一控制電路具有第一輸入端、第二輸入端及輸出端，其中所述第一輸入端耦接至所述第一路徑，所述第二輸入端耦接至所述第二路徑。所述第二控制電路具有輸入端、第一輸出端及第二輸出端，其中所述輸入端耦接至所述第一控制電路的所述輸出端，所述第一輸出端耦接至所述第一路徑，所述第二輸出端耦接至所述第二路徑。

本發明的另一範例實施例提供一種時脈訊號產生方法，其用於記憶體儲存裝置，所述時脈訊號產生方法包括：由所述記憶體儲存裝置的阻抗電路提供參考阻抗；由所述記憶體儲存裝置的振盪電路響應於第二時脈訊號產生第一時脈訊號；維持所述記憶體儲存裝置中耦接至所述阻抗電路的第一路徑上的第一電氣特性與所述記憶體儲存裝置中耦接至所述振盪電路的第二路徑上的第二電氣特性於預定條件；以及根據所述第一電氣特性與所述第二電氣特性調整所述第一時脈訊號的頻率。

在本發明的一範例實施例中，所述第一電氣特性包括第一電流值，所述第二電氣特性包括第二電流值，而維持所述第一路徑上的所述第一電氣特性與所述第二路徑上的所述第二電氣特性於所述預定條件的步驟包括：維持所述第一電流值與所述第二電流值於第一條件。

在本發明的一範例實施例中，所述第一電氣特性更包括第一電壓值，所述第二電氣特性更包括第二電壓值，而維持所述第一路徑上的所述第一電氣特性與所述第二路徑上的所述第二電氣特性於所述預定條件的步驟更包括：維持所述阻抗電路於所述第一路徑上的所述第一電壓值與所述振盪電路於所述第二路徑上的所述第二電壓值於第二條件。

基於上述，所述控制電路經由第一路徑耦接用於提供參考阻抗的阻抗電路並經由第二路徑耦接用於產生第一時脈訊號的振盪電路。此外，所述控制電路會將所述第一路徑上的第一電氣特性與所述第二路徑上的第二電氣特性維持於一預定條件，藉以調整第一時脈訊號的頻率。在這樣的電路架構下，溫度變化對振盪電路產生的時脈訊號之影響可被減少。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。

圖1是根據本發明的一範例實施例所繪示的時脈訊號產生電路的示意圖。

請參照圖1，時脈訊號產生電路10包括阻抗電路11、振盪電路12及控制電路13。控制電路13經由路徑141(亦稱為第一路徑)耦接至阻抗電路11並經由路徑142(亦稱為第二路徑)耦接至振盪電路12，其中路徑141與路徑142皆為導電路徑，且路徑141與路徑142上還可耦接其他未繪示於圖1中的電子元件。阻抗電路11用以提供一個參考阻抗(impedance)。振盪電路12用以接收時脈訊號CLK_2(亦稱為第二時脈訊號)並響應於時脈訊號CLK_2產生另一時脈訊號CLK_1(亦稱為第一時脈訊號)。控制電路13會控制路徑141上的電氣特性(亦稱為第一電氣特性)與路徑142上的電氣特性(亦稱為第二電氣特性)以調整時脈訊號CLK_1的頻率。例如，控制電路13會將第一電氣特性與第二電氣特性維持於一預定條件，藉以將時脈訊號CLK_1的頻率維持於一預定頻率。此外，所述時脈訊號CLK_1的頻率指的是時脈訊號CLK_1中脈波(pulse)的振盪頻率。

在一範例實施例中，第一電氣特性可為一個電流值(亦稱為第一電流值)，並且第二電氣特性亦可為一個電流值(亦稱為第二電流值)。例如，第一電流值為路徑141上的電流(亦稱為第一電流)的電流值，而第二電流值為路徑142上的電流(亦稱為第二電流)的電流值。例如，第一電流是控制電路13經由路徑141提供至阻抗電路11，而第二電流是控制電路13經由路徑142提供至振盪電路12。

在一範例實施例中，控制電路13會將第一電流值與第二電流值維持於一個特定條件(亦稱為第一條件)以調整時脈訊號CLK_1的頻率。例如，控制電路13可將第二電流值調整為第一電流值的N倍(或者，將第一電流值調整為第二電流值的1/N倍)，其中N為大於1的數值。例如，N可為大於1的整數。對應於不同的N值，提供至振盪電路12的第二電氣特性(例如，第二電流值)也會相應地改變，使得振盪電路12產生的時脈訊號CLK_1之頻率會相應地調整。

在一範例實施例中，第一電氣特性亦可為一個電壓值(亦稱為第一電壓值)，並且第二電氣特性亦可為一個電壓值(亦稱為第二電壓值)。例如，第一電壓值為阻抗電路11在路徑141上的電壓(亦稱為第一電壓)的電壓值，而第二電壓值為振盪電路12在路徑142上的電壓(亦稱為第二電壓)的電壓值。

在一範例實施例中，控制電路13會將第一電壓值與第二電壓值維持於另一個特定條件(亦稱為第二條件)以調整時脈訊號CLK_1的頻率。例如，控制電路13可將第二電壓值調整為與第一電壓值相等或為第一電壓值的一預定倍數，或者將第一電壓值調整為與第二電壓值相等或為第二電壓值的一預定倍數。透過將第一電壓值與第二電壓值維持於第二條件，阻抗電路11所提供的參考阻抗即可用來調節振盪電路12產生的時脈訊號CLK_1的頻率。

須注意的是，上述關於電氣特性(例如，電流及/或電壓)的控制操作可以是連續(或漸進式)的。例如，在上述將第一電流值與第二電流值維持於第一條件的操作中，第一電流值與第二電流值皆可能是變動的，而控制電路13會持續地嘗試將第一電流值與第二電流值維持於第一條件。類似地，在上述將第一電壓值與第二電壓值維持於第二條件的操作中，第一電壓值與第二電壓值亦可能是變動的，而控制電路13也會持續地嘗試將第一電壓值與第二電壓值維持於第二條件。在一範例實施例中，上述關於電氣特性的控制操作亦可以視為是對於電氣特性的鎖定操作。

圖2是根據本發明的另一範例實施例所繪示的時脈訊號產生電路的示意圖。

請參照圖2，阻抗電路11包括阻抗元件21，其用以提供路徑141上的參考阻抗，其中此阻抗元件21可為一具有電阻值、電抗值或兩者皆有之元件。控制電路13包含控制電路(亦稱為第二控制電路)22與控制電路(亦稱為第一控制電路)23。控制電路22主要是用於將路徑141上的第一電流值與路徑142上的第二電流值維持於上述第一條件。控制電路23主要是用於將路徑141上的第一電壓值與路徑142上的第二電壓值維持於上述第二條件。在本範例實施例中，控制電路22對於電流的控制以及控制電路23對於電壓的控制是會相互影響的。然而，在另一範例實施例中，控制電路22與控制電路23亦可以是獨立運作的，而不會彼此影響。

在本範例實施例中，控制電路22具有輸出端(亦稱為第一輸出端)221、輸出端(亦稱為第二輸出端)222及輸入端223。控制電路23具有輸入端(亦稱為第一輸入端)231、輸入端(亦稱為第二輸入端)232及輸出端233。控制電路23的輸出端233耦接至控制電路22的輸入端223。控制電路23的輸入端231與控制電路22的輸出端221皆耦接至路徑141。控制電路23的輸入端232與控制電路22的輸出端222皆耦接至路徑142。

在本範例實施例中，響應於輸入端231的第一電壓與輸入端232的第二電壓，控制電路23會從輸出端233輸出控制電壓至控制電路22的輸入端223。響應於輸入端223的控制電壓，控制電路22會從輸出端221輸出第一電流至路徑141並且從輸出端222輸出第二電流至路徑142。第一電流會經由路徑141流向阻抗元件21，而第二電流會經由路徑142流向振盪電路12中的充/放電電路24~26。

在本範例實施例中，振盪電路12包含彼此串接的充/放電電路24~26，其串接方式如圖2所示。充/放電電路24用以接收時脈訊號CLK_2。經過充/放電電路24~26執行連續的充/放電操作之後，充/放電電路26會產生時脈訊號CLK_1。須注意的是，充/放電電路24~26的至少其中之一會響應於路徑142上的電氣特性(即，第二電氣特性)來調整時脈訊號CLK_1的頻率。例如，當路徑142上的電流值(即，第二電流值)上升時，充/放電電路24~26會根據上升的電流值來增加時脈訊號CLK_1的頻率。或者，當路徑142上的電流值下降時，充/放電電路24~26會根據下降的電流值來減少時脈訊號CLK_1的頻率。

須注意的是，雖然圖2所示的振盪電路12中彼此串接的充/放電電路的總數為3個，然而，在其他未提及的範例實施例中，振盪電路12中彼此串接的充/放電電路的總數還可以是5個、7個、9個或更多，只要可以產生所需的時脈訊號CLK_1即可。

在本範例實施例中，振盪電路12中彼此串接的充/放電電路中的第一者(例如，充/放電電路24)會從振盪電路12中彼此串接的充/放電電路中的最後一者(例如，充/放電電路26)接收時脈訊號CLK_1作為輸入的時脈訊號CLK_2。須注意的是，在另一範例實施例中，充/放電電路24的輸入端與充/放電電路26的輸出端之間還可以耦接其他未提及的電子元件。

圖3是根據本發明的另一範例實施例所繪示的時脈訊號產生電路的示意圖。

請參照圖3，阻抗電路11包含至少一個阻抗單元R1，其提供上述參考阻抗。例如，阻抗電路11可包含至少一個電阻。控制電路22包括電晶體(亦稱為第一電晶體)PM1與電晶體(亦稱為第二電晶體)PM2。例如，電晶體PM1與PM2皆為P型金屬氧化物半導體場效電晶體(P-type Metal-Oxide-Semiconductor Field-Effect Transistor, PMOS)。電晶體PM1用以提供第一電流至路徑141。電晶體PM2用以提供第二電流至路徑142。控制電路23包括運算放大器OPA，其耦接至電晶體PM1與PM2。

運算放大器OPA會接收路徑141上的第一電壓與路徑142上的第二電壓並輸出控制電壓至電晶體PM1與PM2。響應於運算放大器OPA輸出的控制電壓，電晶體PM1與電晶體PM2會被導通並且分別輸出具有第一電流值的第一電流與具有第二電流值的第二電流。此外，運算放大器OPA會使路徑141上的第一電壓之第一電壓值與路徑142上的第二電壓之第二電壓值相互逼近(或者使第一電壓值與第二電壓值的比值維持在一預設值)。須注意的是，雖然圖3僅呈現出一個電晶體PM1與一個電晶體PM2，然而，實際上電晶體PM1與PM2的總數皆可以是多個。

在一範例實施例中，電晶體PM2的總數(亦稱為第二總數)會多於電晶體PM1的總數(亦稱為第一總數)。第二總數與第一總數的比值會正相關於路徑142上的第二電流值與路徑141上的第一電流值的比值。例如，若電晶體PM2的總數為電晶體PM1之總數的N倍(即，第二總數與第一總數的比值為N)，則路徑142上的第二電流值也約為路徑141上的第一電流值的N倍。換言之，藉由在控制電路22中配置(或導通)特定數量的電晶體PM1與PM2，路徑142上的電氣特性(即，第二電氣特性)可相應被決定。

在圖3的範例實施例中，振盪電路12亦稱為切換電容式環型振盪器。以下以振盪電路12中的充/放電電路24作為範例進行說明，而充/放電電路25與26具有相同或相似於充/放電電路24的電路結構。

請參照圖3，充/放電電路24包括開關單元(亦稱為第一開關單元)31、開關單元(亦稱為第二開關單元)31及充/放電單元33。例如，開關單元31包含至少一電晶體PM3，開關單元32包含至少一電晶體PM4，並且充/放電單元33包含至少一個電容單元C1。電晶體PM3與PM4皆例如為P型金屬氧化物半導體場效電晶體。此外，在另一範例實施例中，所述開關單元亦可為其他類型的開關元件，而不限於P型金屬氧化物半導體場效電晶體。

在本範例實施例中，開關單元31的第一端(例如，電晶體PM3的源極)耦接至路徑142。開關單元31的第二端(例如，電晶體PM3的汲極)耦接至開關單元32的第一端(例如，電晶體PM4的汲極)。充/放電單元33的第一端耦接至開關單元31的第二端與開關單元32的第一端。此外，開關單元32的第二端與充/放電單元33的第二端皆耦接至參考電壓(或接地電壓)。

在本範例實施例中，開關單元31與開關單元32用以控制充/放電單元33的充/放電路徑。例如，當開關單元31關閉而開關單元32開啟時，充/放電單元33會使用路徑142上的電流(即，第二電流)來充電。或者，當開關單元31開啟而開關單元32關閉時，充/放電單元33會放電。

圖4A與圖4B是根據本發明的一範例實施例所繪示的充/放電路徑的示意圖。

請參照圖4A，在本範例實施例中，電晶體PM3可等效為開關單元41，並且電晶體PM4可等效為開關單元42。響應於時脈訊號CLK_2的電壓低V_L ，電晶體PM3會被導通(即，開關單元41被關閉)並且電晶體PM4不會被導通(即，開關單元42被開啟)。此時，路徑142上的電流(即，第二電流)會沿著充電路徑401對電容單元C1進行充電。充電後，電容單元C1的第一端會處於電壓高V_H 。

請參照圖4B，響應於時脈訊號CLK_2的電壓高V_H ，電晶體PM3不會被導通(即，開關單元41被開啟)並且電晶體PM4會被導通(即，開關單元42被關閉)。此時，電容單元C1會沿著放電路徑402進行放電。放電後，電容單元C1的第一端從電壓高V_H 變為電壓低V_L 。

換言之，響應於充/放電電路24的輸入端(即，時脈訊號CLK_2)處於電壓低，充/放電電路24的輸出端會處於電壓高，充/放電電路25的輸出端會處於電壓低，並且充/放電電路26的輸出端(即，時脈訊號CLK_1)會處於電壓高。然後，響應於充/放電電路24的輸入端(即，時脈訊號CLK_2)處於電壓高，充/放電電路24的輸出端會處於電壓低，充/放電電路25的輸出端會處於電壓高，並且充/放電電路26的輸出端(即，時脈訊號CLK_1)會處於電壓低。因此，具有多個脈波的時脈訊號CLK_1即可被輸出。

此外，當路徑142上的第二電流值上升時，振盪電路12中至少部分充/放電單元(例如，充/放電單元33)的充/放電效率會被提高，從而時脈訊號CLK_1的頻率會增加。反之，當路徑142上的第二電流值下降時，振盪電路12中至少部分充/放電單元的充/放電效率會被降低，從而時脈訊號CLK_1的頻率會減少。藉此，即便振盪電路12中的至少部分開關單元(或，電晶體)之切換頻率受到溫度變化影響，透過阻抗電路11在路徑141上提供的參考阻抗以及控制電路13對於電氣特性的控制(例如，電壓與電流的維持或鎖定)，路徑142上的第二電氣特性(例如，第二電流值)可自動地被調整，從而時脈訊號CLK_1的頻率可被維持在特定頻率。

圖5是根據本發明的一範例實施例所繪示的時脈訊號產生電路的等效電路示意圖。

請參照圖5，n1表示控制電路53中電晶體PM1的總數(即，第一總數)。n2表示控制電路53中電晶體PM2的總數(即，第二總數)。v1表示路徑141上的電壓值(即，第一電壓值)。v2表示路徑142上的電壓值(即，第二電壓值)。i1表示路徑141上的電流值(即，第一電流值)。i2表示路徑142上的電流值(即，第二電流值)。f表示振盪電路52產生的時脈訊號CLK_1的頻率，其可等效為振盪電路52中用來切換充/放電路徑之開關單元的切換頻率。C表示振盪電路52中某一充/放電單元的電容值。R表示阻抗電路51提供的參考阻抗值。假設n2與n1的比值是N(即，n2/n1=N)，以下方程式(1)~(4)可被推導。

i1=v1/R (1)

i2=C×v2×f (2)

由於v1=v2，可推導出方程式(3):

i2=N×i1 (3)

綜合方程式(1)~(3)，可獲得方程式(4):

f=N/(R×C) (4)

根據方程式(4)，振盪電路53中開關單元之切換頻率並沒有影響到時脈訊號CLK_1的頻率。因此，即便環境溫度發生變化而影響到振盪電路53中開關單元之切換效率，振盪電路53仍可以持續產生具有穩定頻率的時脈訊號CLK_1。

須注意的是，根據方程式(4)，振盪電路52產生的時脈訊號CLK_1的頻率f會受到N、C及R的影響。因此，透過設定N(即，控制電路53中電晶體PM1之總數與電晶體PM2之總數的比值)、C(即，振盪電路52中某一充/放電單元的電容值)及R(阻抗電路51提供的參考阻抗值)，振盪電路52產生的時脈訊號CLK_1的頻率f可線性地被決定。

在一範例實施例中，電晶體PM1之總數與電晶體PM2之總數皆是固定的且皆被導通，以輸出第一電流與第二電流。然而，在另一範例實施例中，電晶體PM1及/或電晶體PM2中部分的電晶體不會被導通。此時，第一電流會由電晶體PM1中被導通者輸出，並且第二電流會由電晶體PM2中被導通者輸出。藉此，上述參數N(即，電晶體PM1中被導通者之總數與電晶體PM2中被導通者之總數的比值)即可以動態地被調整。此外，參數R與C也可以動態地被調整。

圖6是根據本發明的一範例實施例所繪示的控制電路的示意圖。

請參照圖6，在本範例實施例中，控制電路63更包括多個開關單元SW(1)~SW(M)，其分別串接在運算放大器OPA的輸出端與電晶體PM2(1)~PM2(M)之間。當要將n2與n1的比值設定為N時，開關單元SW(1)~SW(N)會被關閉(或導通)，並且開關單元SW(N+1)~SW(M)會被開啟(或不導通)，如圖6所示。藉此，電晶體PM2(1)~PM2(N)可接收到來自運算放大器OPA的控制電壓並對應地輸出第二電流至路徑142。換言之，控制電路63可動態地或自動地調整開關單元SW(1)~SW(M)中被關閉(或導通)者的數量，從而改變時脈訊號CLK_1的頻率。此外，圖6的開關機制亦可以套用至對電晶體PM1中導通者的數量控制，在此便不贅述。

一般來說，時脈訊號產生電路10可設置於任意電子裝置中，以提供其操作所需的時脈訊號。須注意的是，在一範例實施例中，時脈訊號產生電路10是被設置於記憶體儲存裝置中，以提供時脈訊號給記憶體儲存裝置使用。例如，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖7是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖8是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖7與圖8，主機系統711一般包括處理器7111、隨機存取記憶體(random access memory, RAM)7112、唯讀記憶體(read only memory, ROM)7113及資料傳輸介面7114。處理器7111、隨機存取記憶體7112、唯讀記憶體7113及資料傳輸介面7114皆耦接至系統匯流排(system bus)7110。

在本範例實施例中，主機系統711是透過資料傳輸介面7114與記憶體儲存裝置710耦接。例如，主機系統711可經由資料傳輸介面7114將資料儲存至記憶體儲存裝置710或從記憶體儲存裝置710中讀取資料。此外，主機系統711是透過系統匯流排110與I/O裝置12耦接。例如，主機系統711可經由系統匯流排110將輸出訊號傳送至I/O裝置712或從I/O裝置712接收輸入訊號。

在本範例實施例中，處理器7111、隨機存取記憶體7112、唯讀記憶體7113及資料傳輸介面7114可設置在主機系統711的主機板820上。資料傳輸介面7114的數目可以是一或多個。透過資料傳輸介面7114，主機板820可以經由有線或無線方式耦接至記憶體儲存裝置710。記憶體儲存裝置710可例如是隨身碟8201、記憶卡8202、固態硬碟(Solid State Drive, SSD)8203或無線記憶體儲存裝置8204。無線記憶體儲存裝置8204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板820也可以透過系統匯流排7110耦接至全球定位系統(Global Positioning System, GPS)模組8205、網路介面卡8206、無線傳輸裝置8207、鍵盤8208、螢幕8209、喇叭8210等各式I/O裝置。例如，在一範例實施例中，主機板820可透過無線傳輸裝置8207存取無線記憶體儲存裝置8204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖9是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖9，在另一範例實施例中，主機系統931也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置930可為其所使用的安全數位(Secure Digital, SD)卡932、小型快閃(Compact Flash, CF)卡933或嵌入式儲存裝置934等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置934包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)9341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置9342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

請參照圖10，記憶體儲存裝置710包括連接介面單元1002、記憶體控制電路單元1004與可複寫式非揮發性記憶體模組1006。

連接介面單元1002用以將記憶體儲存裝置710耦接至主機系統711。在本範例實施例中，連接介面單元1002是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元1002亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元1002可與記憶體控制電路單元1004封裝在一個晶片中，或者連接介面單元1002是佈設於一包含記憶體控制電路單元1004之晶片外。

記憶體控制電路單元1004用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統711的指令在可複寫式非揮發性記憶體模組1006中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組1006是耦接至記憶體控制電路單元1004並且用以儲存主機系統711所寫入之資料。可複寫式非揮發性記憶體模組1006可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

在一範例實施例中，時脈訊號產生電路10是配置在連接介面單元1002中，以提供用來對來自主機系統711之資料訊號進行取樣或產生欲傳輸至主機系統711之資料訊號的時脈訊號CLK_1。

圖11是根據本發明的一範例實施例所繪示的連接介面單元的示意圖。

請參照圖11，連接介面單元1002包括時脈訊號產生電路1100與取樣電路1102。時脈訊號產生電路1100具有與時脈訊號產生電路10相同或相似的電路結構。時脈訊號產生電路1100會產生時脈訊號CLK_1。取樣電路1102會從時脈訊號產生電路1100接收時脈訊號CLK_1並從主機系統711接收資料訊號DATA_1。然後，取樣電路1102會基於時脈訊號CLK_1來對資料訊號DATA_1進行取樣並輸出取樣資料DATA_2。例如，取樣電路1102可直接使用時脈訊號CLK_1來取樣資料訊號DATA_1。或者，取樣電路1102也可以根據時脈訊號CLK_1來產生具有不同相位的至少一時脈訊號並使用此至少一時脈訊號來取樣資料訊號DATA_1。

須注意的是，在其他未提及的範例實施例中，時脈訊號產生電路10亦可以例如是配置在記憶體控制電路單元1004或可複寫式非揮發性記憶體模組1006中，本發明不加以限制。

圖12是根據本發明的一範例實施例所繪示的時脈訊號產生方法的流程圖。

請參照圖12，在步驟S1201中，由記憶體儲存裝置的阻抗電路提供參考阻抗。在步驟S1202中，由記憶體儲存裝置的振盪電路響應於第二時脈訊號產生第一時脈訊號。在步驟S1203中，維持記憶體儲存裝置中耦接至阻抗電路的第一路徑上的第一電氣特性與記憶體儲存裝置中耦接至振盪電路的第二路徑上的第二電氣特性於一預定條件。在步驟S1204中，根據第一電氣特性與第二電氣特性調整第一時脈訊號的頻率。

然而，圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。

綜上所述，本發明的控制電路會經由第一路徑耦接用於提供參考阻抗的阻抗電路並經由第二路徑耦接用於產生第一時脈訊號的振盪電路。藉此，透過將所述第一路徑上的第一電氣特性與所述第二路徑上的第二電氣特性維持於一預定條件，控制電路可調整第一時脈訊號的頻率。特別是，在這樣的電路架構下，溫度變化對振盪電路產生的時脈訊號之影響可被減少。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、1100‧‧‧時脈訊號產生電路

11、51‧‧‧阻抗電路

12、52‧‧‧振盪電路

13、53、63‧‧‧控制電路

141、142‧‧‧路徑

CLK_1、CLK_2‧‧‧時脈訊號

21‧‧‧阻抗元件

R1‧‧‧阻抗單元

22‧‧‧第二控制電路

221、222、233‧‧‧輸出端

231、232、223‧‧‧輸入端

23‧‧‧第一控制電路

OPA‧‧‧運算放大器

24、25、26‧‧‧充/放電電路

31、32、41、42、SW(1)~SW(M)‧‧‧開關單元

PM1、PM2、PM3、PM4、PM2(1)~PM(M)‧‧‧電晶體

33‧‧‧充/放電單元

C1‧‧‧電容單元

401‧‧‧充電路徑

402‧‧‧放電路徑

710、930‧‧‧記憶體儲存裝置

711、931‧‧‧主機系統

7110‧‧‧系統匯流排

7111‧‧‧處理器

7112‧‧‧隨機存取記憶體

7113‧‧‧唯讀記憶體

7114‧‧‧資料傳輸介面

712‧‧‧輸入/輸出(I/O)裝置

820‧‧‧主機板

8201‧‧‧隨身碟

8202‧‧‧記憶卡

8203‧‧‧固態硬碟

8204‧‧‧無線記憶體儲存裝置

8205‧‧‧全球定位系統模組

8206‧‧‧網路介面卡

8207‧‧‧無線傳輸裝置

8208‧‧‧鍵盤

8209‧‧‧螢幕

8210‧‧‧喇叭

932‧‧‧SD卡

933‧‧‧CF卡

934‧‧‧嵌入式儲存裝置

9341‧‧‧嵌入式多媒體卡

9342‧‧‧嵌入式多晶片封裝儲存裝置

1002‧‧‧連接介面單元

1004‧‧‧記憶體控制電路單元

1006‧‧‧可複寫式非揮發性記憶體模組

1102‧‧‧取樣電路

S1201‧‧‧步驟(由記憶體儲存裝置的阻抗電路提供參考阻抗)

S1202‧‧‧步驟(由記憶體儲存裝置的振盪電路響應於第二時脈訊號產生第一時脈訊號)

S1203‧‧‧步驟(維持記憶體儲存裝置中耦接至所述阻抗電路的第一路徑上的第一電氣特性與記憶體儲存裝置中耦接至所述振盪電路的第二路徑上的第二電氣特性於一預定條件)

S1204‧‧‧步驟(根據第一電氣特性與第二電氣特性調整第一時脈訊號的頻率)

圖1是根據本發明的一範例實施例所繪示的時脈訊號產生電路的示意圖。圖2是根據本發明的另一範例實施例所繪示的時脈訊號產生電路的示意圖。圖3是根據本發明的另一範例實施例所繪示的時脈訊號產生電路的示意圖。圖4A與圖4B是根據本發明的一範例實施例所繪示的充/放電路徑的示意圖。圖5是根據本發明的一範例實施例所繪示的時脈訊號產生電路的等效電路示意圖。圖6是根據本發明的一範例實施例所繪示的控制電路的示意圖。圖7是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖8是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖9是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。圖11是根據本發明的一範例實施例所繪示的連接介面單元的示意圖。圖12是根據本發明的一範例實施例所繪示的時脈訊號產生方法的流程圖。

Claims

一種時脈訊號產生電路，包括：一阻抗電路，提供一參考阻抗；一振盪電路，響應於一第二時脈訊號產生一第一時脈訊號；以及一控制電路，經由一第一路徑耦接至該阻抗電路並且經由一第二路徑耦接至該振盪電路，其中該控制電路用以維持該第一路徑上的一第一電氣特性與該第二路徑上的一第二電氣特性於一預定條件以調整該第一時脈訊號的一頻率。
如申請專利範圍第1項所述的時脈訊號產生電路，其中該第一電氣特性包括一第一電流值，該第二電氣特性包括一第二電流值，其中該控制電路用以維持該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性於該預定條件的操作包括：維持該第一電流值與該第二電流值於一第一條件。
如申請專利範圍第2項所述的時脈訊號產生電路，其中該第一電氣特性更包括一第一電壓值，該第二電氣特性更包括一第二電壓值，其中該控制電路用以維持該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性於該預定條件的操作更包括：維持該阻抗電路於該第一路徑上的該第一電壓值與該振盪電路於該第二路徑上的該第二電壓值於一第二條件。
如申請專利範圍第1項所述的時脈訊號產生電路，其中該控制電路包括：一第一控制電路，具有一第一輸入端、一第二輸入端及一輸出端，其中該第一輸入端耦接至該第一路徑，該第二輸入端耦接至該第二路徑；以及一第二控制電路，具有一輸入端、一第一輸出端及一第二輸出端，其中該第二控制電路的該輸入端耦接至該第一控制電路的該輸出端，該第一輸出端耦接至該第一路徑，該第二輸出端耦接至該第二路徑。
如申請專利範圍第4項所述的時脈訊號產生電路，其中該第一控制電路包括：一運算放大器，接收該第一輸入端的一第一電壓與該第二輸入端的一第二電壓並於該輸出端輸出一控制電壓。
如申請專利範圍第4項所述的時脈訊號產生電路，其中該第二控制電路包括：一第一電晶體，從該第一控制電路的該輸出端接收一控制電壓並於該第一輸出端輸出一第一電流；以及一第二電晶體，從該第一控制電路的該輸出端接收該控制電壓並於該第二輸出端輸出一第二電流。
如申請專利範圍第6項所述的時脈訊號產生電路，其中該第二電晶體的一第二總數多於該第一電晶體的一第一總數，其中該第二總數與該第一總數的一比值正相關於該第二電流的一第二電流值與該第一電流的一第一電流值的一比值。
如申請專利範圍第1項所述的時脈訊號產生電路，其中該振盪電路包括彼此串接的多個充/放電電路，所述多個充/放電電路的至少其中之一響應於該第二電氣特性調整該第一時脈訊號的該頻率。
如申請專利範圍第8項所述的時脈訊號產生電路，其中所述多個充/放電電路中的一第一充/放電電路包括一第一開關單元、一第二開關單元及一充/放電單元，其中該第一開關單元的一第一端耦接該第二路徑，其中該第二開關單元的一第一端耦接該第一開關單元的一第二端，其中該充/放電單元的一第一端耦接該第一開關單元的該第二端與該第二開關單元的該第一端。
如申請專利範圍第9項所述的時脈訊號產生電路，其中該第一開關單元與該第二開關單元用以控制該充/放電單元的一充/放電路徑。
一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該連接介面單元包括一時脈訊號產生電路，其中該時脈訊號產生電路用以維持一第一路徑上的一第一電氣特性與一第二路徑上的一第二電氣特性於一預定條件以調整該時脈訊號產生電路產生的一第一時脈訊號的一頻率，其中該第一路徑耦接至一阻抗電路，其提供一參考阻抗，其中該第二路徑耦接至一振盪電路，其響應於一第二時脈訊號產生該第一時脈訊號。
如申請專利範圍第11項所述的記憶體儲存裝置，其中該時脈訊號產生電路包括該阻抗電路、該振盪電路及一控制電路，其中該控制電路經由該第一路徑耦接至該阻抗電路並且經由該第二路徑耦接至該振盪電路，其中該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性是由該控制電路所控制。
如申請專利範圍第11項所述的記憶體儲存裝置，其中該第一電氣特性包括一第一電流值，該第二電氣特性包括一第二電流值，其中該時脈訊號產生電路用以維持該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性於該預定條件的操作包括：維持該第一電流值與該第二電流值於一第一條件。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該第一電氣特性更包括一第一電壓值，該第二電氣特性更包括一第二電壓值，其中該時脈訊號產生電路用以維持該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性於該預定條件的操作更包括：維持該阻抗電路於該第一路徑上的該第一電壓值與該振盪電路於該第二路徑上的該第二電壓值於一第二條件。
如申請專利範圍第11項所述的記憶體儲存裝置，其中該時脈訊號產生電路包括：一第一控制電路，具有一第一輸入端、一第二輸入端及一輸出端，其中該第一輸入端耦接至該第一路徑，該第二輸入端耦接至該第二路徑；以及一第二控制電路，具有一輸入端、一第一輸出端及一第二輸出端，其中該輸入端耦接至該第一控制電路的該輸出端，該第一輸出端耦接至該第一路徑，該第二輸出端耦接至該第二路徑。
如申請專利範圍第15項所述的記憶體儲存裝置，其中該第一控制電路包括：一運算放大器，接收該第一輸入端的一第一電壓與該第二輸入端的一第二電壓並於該輸出端輸出一控制電壓。
如申請專利範圍第15項所述的記憶體儲存裝置，其中該第二控制電路包括：一第一電晶體，從該第一控制電路的該輸出端接收一控制電壓並於該第一輸出端輸出一第一電流；以及一第二電晶體，從該第一控制電路的該輸出端接收該控制電壓並於該第二輸出端輸出一第二電流。
如申請專利範圍第17項所述的記憶體儲存裝置，其中該第二電晶體的一第二總數多於該第一電晶體的一第一總數，其中該第二總數與該第一總數的一比值正相關於該第二電流的一第二電流值與該第一電流的一第一電流值的一比值。
如申請專利範圍第11項所述的記憶體儲存裝置，其中該振盪電路包括彼此串接的多個充/放電電路，所述多個充/放電電路的至少其中之一響應於該第二電氣特性調整該第一時脈訊號的該頻率。
如申請專利範圍第19項所述的記憶體儲存裝置，其中所述多個充/放電電路中的一第一充/放電電路包括一第一開關單元、一第二開關單元及一充/放電單元，其中該第一開關單元的一第一端耦接該第二路徑，其中該第二開關單元的一第一端耦接該第一開關單元的一第二端，其中該充/放電單元的一第一端耦接該第一開關單元的該第二端與該第二開關單元的該第一端。
如申請專利範圍第20項所述的記憶體儲存裝置，其中該第一開關單元與該第二開關單元用以控制該充/放電單元的一充/放電路徑。
一種時脈訊號產生方法，用於一記憶體儲存裝置，該時脈訊號產生方法包括：由該記憶體儲存裝置的一阻抗電路提供一參考阻抗；由該記憶體儲存裝置的一振盪電路響應於一第二時脈訊號產生一第一時脈訊號；維持該記憶體儲存裝置中耦接至該阻抗電路的一第一路徑上的一第一電氣特性與該記憶體儲存裝置中耦接至該振盪電路的一第二路徑上的一第二電氣特性於一預定條件；以及根據該第一電氣特性與該第二電氣特性調整該第一時脈訊號的一頻率。
如申請專利範圍第22項所述的時脈訊號產生方法，其中該第一電氣特性包括一第一電流值，該第二電氣特性包括一第二電流值，其中維持該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性於該預定條件的步驟包括：維持該第一電流值與該第二電流值於一第一條件。
如申請專利範圍第23項所述的時脈訊號產生方法，其中該第一電氣特性更包括一第一電壓值，該第二電氣特性更包括一第二電壓值，其中維持該第一路徑上的該第一電氣特性與該第二路徑上的該第二電氣特性於該預定條件的步驟更包括：維持該阻抗電路於該第一路徑上的該第一電壓值與該振盪電路於該第二路徑上的該第二電壓值於一第二條件。