TW201817295A

TW201817295A - 電子磚封裝

Info

Publication number: TW201817295A
Application number: TW106117954A
Authority: TW
Inventors: 史蒂芬馬斯
Original assignee: 美商諾斯拉普葛蘭門系統公司
Priority date: 2016-10-20
Filing date: 2017-05-31
Publication date: 2018-05-01
Also published as: US20180116052A1

Abstract

一種裝置包含：電子磚封裝，所述電子磚封裝包含：複數個磚層，所述磚層中的至少一個包含具有高熱導率的結晶結構。

Description

電子磚封裝

US 8,080,445-該專利描述了一種晶圓級封裝技術，其中半導體裝置被安裝在第一和第二基板之間，該第一和第二基板具有部分穿過基板形成的導電通孔。

US 8,125,073-該專利描述了使用載體晶圓的三維晶圓級整合。

US 8,164,171-該專利描述了晶片被堆疊的多層晶片封裝。晶片和基板之間的連接使用晶片上金屬凸點和晶片內金屬凸點來形成用於層疊晶片之間的電互連。

US 8,592,973-該專利描述了具有層疊封裝的積體電路封裝系統。頂部和底部封裝分別形成和測試，然後透過使用頂部封裝和底部封裝之間的堆疊互連被耦合。

US 8,604,603-該專利描述了一種三維積體電路結構。具有矽通孔和再分配層的插入件在一側上攜帶高功率晶片並在另一側上攜帶低功率晶片。散熱器被附接在高功率晶片的背面以消散熱量。

US 8,629,517-該專利描述了結合積體電路(Integrated circuit；IC)、晶片級封裝(Chip scale package；CSP)裝置和微機電系統(Micro-electro-mechanical system；MEMS)的晶圓級封裝的方法。

EP1611611B1-該專利描述了一種用於製造三維(3-D)多層電路結構的方法，其中電路結構包括諸如液晶聚合物(liquid crystalline polymer；LCP)，聚四氟乙烯或聚苯醚(polyphenyl ether；PPE)基材料之類的未包覆的高溫和低溫有機材料)以形成均勻的均質電路，其可以支持高頻率和高帶寬的應用。引入電阻性和高k值的顆粒或沉積電阻和高k值的薄膜至高熔點和/或低熔點有機層之中或之上允許將埋入的被動元件結構(例如偏壓，去耦合濾波器元件)整合在三維多層建構中之能力。

Tseng的文章“3-D IC上的基於緊湊TSV的寬帶帶通濾波器”揭示了使用矽插入件來連接具有不同功能的晶粒或晶片的3D積體電路封裝技術。具體而言，具有各種工作帶寬的緊湊寬帶帶通濾波器與使用貫穿矽通孔(Through-Silicon-Vias；TSV)的其他電路組件整合在一起以使電路面積小型化。

Kikuchi的文章“用於3D封裝的高密度佈線插入件的超寬帶寬性能”描述了一種使用光敏多塊共聚聚醯亞胺的用於10GHz 3D封裝的高密度佈線插入件，由於不需要高溫熱固化，該新的聚醯亞胺可以實現微米尺寸的精細圖案而無圖案收縮。聚醯亞胺具有高擊穿電壓和低介電常數等良好的電學性能。

Hillman的文章“基於晶圓級插入件的微波電路和系統整合技術”描述了一種晶圓級微波系統和電路積體方法使用低損耗平面傳輸線互連以及嵌入在微機械矽插入件中的整合精密薄膜電阻器、電容器和電感器將具有不同功能和材料的多個半導體晶粒嵌入到小型晶片級模組中。文章還討論了晶圓級微光刻處理以及選擇用於整合的已知好的晶粒。

Kazior的文章“不止Moore：III-V裝置和Si CMOS整合在一起”，描述了使用類似於SiGe BiCMOS的製造處理在普通矽基板上整合具有Si CMOS的III-V電子裝置。III-V裝置與Si CMOS的異質整合使得新等級的高性能“數位輔助”混合信號和RF IC成為可能。

Dussopt的文章“具有整合天線陣列用於毫米波短程通訊的矽插入件”描述了整合在高電阻率矽上的60GHz的背腔式天線陣列。天線設計利用了貫穿矽通孔(Through-Silicon-Vias；TSV)，矽微機械加工和晶圓到晶圓鍵合，以滿足短距離多Gbps通訊的帶寬和輻射增益要求。

Ibbotson的文章“基於FPGA的3D積體電路的可製造性最佳化和設計驗證研究”描述了使用大型現場可程式化閘陣列(field programmable gate array；FPGA)和3D矽插入件技術對積體電路的異質整合。本文討論了單晶片高性能FPGA產品的矽插入件與伴隨測試晶片的整合、產量和可靠性的製造流程最佳化、設計最佳化和特徵研究。

Lamy的文章“用於60GHz無線應用的具有整合天線的緊湊型3D矽插入件封裝”描述了包括2個Tx/Rx天線、一個RF晶片和貫穿矽通孔(Through-Silicon-Vias；TSV)的緊湊型矽插入件。Si插入件背面上的雙聚合物層鈍化和聚合物核心焊球被用於互連裝置。

Fillion R的文章“尖端微電子和撓性電子的先進封裝技術”描述了微電子電路的封裝技術，包括I/O數量增加、時鐘頻率更高以及散熱要求更高等因素。

儘管本發明易於以許多不同的形式實施，但是在附圖中示出並且將在此詳細描述一個或多個具體實施例，其中應理解，本揭示被認為是示例性的的本發明的原理，而不是將本發明限於所示和所述的特定實施例。在下面的描述和附圖的幾個附圖中，相同的附圖標記用於描述附圖的幾個視圖中相同的，類似的或相應的部分。

根據本發明的實施例，電子磚封裝包含複數個磚層，該等磚層中的至少一個包含具有高熱導率的結晶結構。根據本發明的另外的實施例，電子磚封裝包含多層，高導電性結晶結構。根據本發明的其它實施例，至少兩個結晶結構透過互連連接。

根據本發明的實施例，至少一個磚層包含複數個結構。根據本發明的其它實施例，至少一個結構包含多個導體層。根據本發明的其它實施例，至少一個磚層包含主動和被動結構中的一個或多個。根據本發明的另外的實施例，結構包含多個導體層。根據本發明的其它實施例，至少一個導體層被配置為直流電(direct current；DC)路由和指令路由中的一個或多個。例如，電子磚封裝包含碳化矽(silicon carbide；SiC)，石英，硼，砷和鑽石中的一個或多個。

根據本發明的實施例，主動晶片被嵌入在高性能半導體型結構中並被電連接在一起。根據本發明的其它實施例，所述層中的至少一個包含濾波器。

根據本發明的另外的實施例，經由結晶插入器實現從一個載體到其它載體的垂直訊號互連。可以將結晶結構挖空或空腔化，以便為位於每個層之間的晶片提供空間。替代地或另外，根據本發明的其它實施例，單層晶圓可以用作插入環。

根據本發明的實施例，兩個或更多個晶片可以結合在一起以製造多層晶圓。根據本發明的另外的實施例，兩個或更多個晶片中的至少一個可以包含主動電路，被動電路，濾波器，開關和其它部件中的一個或多個。

根據本發明的另外的實施例，可以使用多樣化可存取異質整合(diverse accessible heterogeneous integration；DAHI)晶片接合器來組合件包含一個或多個插入層，垂直射頻(radio frequency；RF)互連，帶狀線濾波，和單片微波積體電路(monolithic microwave integrated circuits；MMIC)。

根據本發明的其它實施例，可以使用DAHI接合，晶圓級封裝(wafer-level packaging；WLP)接合，和焊球接合中的一個或多個來附接晶圓級封裝(wafer-level packaging；WLP)和互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)中的一個或多個。

100‧‧‧電子磚封裝

103‧‧‧主動導體層/RF導體線長度/導體

105‧‧‧磚層

105A‧‧‧磚層/磚組合件

105B‧‧‧磚層/磚組合件

110‧‧‧印刷電路板(printed wiring board；PWB)

115‧‧‧中頻(intermediate frequency；IF)放大器

120A‧‧‧第一插入層

120B‧‧‧第二插入層

130‧‧‧濾波器磚組合件

130A‧‧‧濾波器磚層

130B‧‧‧濾波器磚層

135‧‧‧濾波器磚導體

145A‧‧‧互連

145B‧‧‧互連

145C‧‧‧互連

150‧‧‧間隔件

160‧‧‧濾波器

160A‧‧‧低雜訊放大器(low-noise amplifier；LNA)

160B‧‧‧LNA

165‧‧‧LNA

170‧‧‧混頻器

170A‧‧‧混頻器

170B‧‧‧混頻器

180‧‧‧局部振盪器(local oscillator；LO)放大器

180A‧‧‧LO放大器

180B‧‧‧LO放大器

190‧‧‧混頻器

192‧‧‧LO輸入

194‧‧‧IF輸出

196‧‧‧RF輸入

200‧‧‧電子磚封裝

202‧‧‧上插入環

203‧‧‧PWB/下載體

205‧‧‧濾波器導體

210‧‧‧空腔

220‧‧‧下濾波器層/濾波器磚

222‧‧‧帶狀線濾波器

225‧‧‧主動開關

230A‧‧‧延伸線導體

230B‧‧‧延伸線導體

235‧‧‧主動磚層

240‧‧‧磚/磚載體/結晶載體

240A‧‧‧頂部LO分佈/分裂層

240B‧‧‧底部LO分佈/分裂層

245‧‧‧LO導體

250A‧‧‧導電通孔

250B‧‧‧導電通孔

250C‧‧‧導電通孔

250D‧‧‧導電通孔

250E‧‧‧導電通孔

250F‧‧‧導電通孔

255A‧‧‧輸入導體焊盤

255B‧‧‧輸入導體焊盤

255C‧‧‧輸入導體焊盤

260A‧‧‧輸出導體焊盤

260B‧‧‧輸出導體焊盤

260C‧‧‧輸出導體焊盤

265‧‧‧路由層

270‧‧‧LNA

275‧‧‧混頻器

280‧‧‧下插入環

285‧‧‧LO放大器

287‧‧‧電流調節器

290‧‧‧IF放大器

292‧‧‧電流調節器

295‧‧‧CMOS光束形成器

297A-297H‧‧‧互連

300‧‧‧碳化矽電子磚封裝

附圖提供將用於更全面地描述各種代表性實施例的視覺表徵，並且本領域技術人員可以使用該表徵來更好地理解本文揭示的代表性實施例及其優點。在這些附圖中，相同的附圖標記表示相應的元件。

圖1是電子磚封裝的橫截面側視圖。

圖2是電子磚封裝的橫截面側視圖。

圖3是碳化矽電子磚封裝的工作實施例的圖。

圖4是電子磚封裝的濾波器磚組合件的工作實施例的圖。

圖5A-5C是用於碳化矽電子磚封裝的濾波器磚組合件的工作實施例的一組圖。

圖6是用於碳化矽電子磚封裝的濾波器磚組合件的工作實施例的圖。

圖1是電子磚封裝100的橫截面側視圖。例如，電子磚封裝100包含碳化矽(silicon carbide；SiC)，石英，硼，砷和鑽石中的一個或多個。在本實施例中，導體103位於兩個磚層105A和105B的中間。圖1描繪了真正的碳化矽帶狀線結構。

例如，根據本發明的實施例，使用兩個碳化矽磚層來形成厚的帶狀線RF層，對於DC路由，可能具有多達四層以上的層。

電子磚封裝100包含中頻(intermediate frequency；IF)印刷電路板(printed wiring board；PWB)110，其包含中頻(intermediate frequency；IF)放大器115，第一插入層120A，第二插入層120B，濾波器磚組合件130，其包含濾波器磚導體135以及包含主動導體層103的主動磚組合件105。

主動導體層103夾在其頂部上的電介質主動磚層105A和其下面的其它電介質主動磚層105B之間，形成真正的帶狀線傳輸線結構。替代實施例使用微帶作為電介質材料中的導體，在微帶的一側上具有空腔，在其它側上具有電介質材料。導體的另外的替代實施例涉及共面結構，其中場被包含在接地訊號-接地結構之間。寬邊耦合使用薄片層，其中導體由電介質分離，並且場將在磚層之間耦合。

IF放大器115經由一個或多個互連145A，145B和145C接合到PWB 110。第一插入層120A在PWB 110和濾波器磚組合件130之間接觸。第一插入層120A使訊號能夠在PWB110和濾波器磚組合件130之間傳遞。第一插入層120A還產生可以將諸如IF放大器115的晶片放置在PWB 110上之第一空腔152。第一插入層120A可以用於在最終接合之前測試電子磚封裝100。第一插入層120A可以用作最終的電接觸。

濾波器磚組合件130典型地包含兩個或更多個濾波器磚層。如圖1所示，濾波器磚組合件130包含兩個濾波器磚層130A和130B。濾波器磚組合件130還包含濾波器磚導體135。

濾波器磚導體135在微電子代工設置中製造，其中可以產生亞微米特徵。這種類型的控制實現了適用於包含DC訊號，高速數位訊號和交流電(alternating current；AC)訊號中的一個或多個的訊號的高密度，高精度特徵。例如，AC訊號的頻率範圍可以從RF到兆赫。

磚可以具有多個用於多種功能的導體。DC導體可以提供電源至如放大器的主動電路。控制線可以針對開關提供配置狀態，以切換到操作各種電路，如濾波器，放大和真實的時延相位。

主動磚組合件105典型地包含兩個或更多個主動磚層。如圖1所示，主動磚組合件105包含兩個主動磚層105A和105B。主動磚組合件105還包含主動導體層103。

例如，主動導體層103包含從DC到兆赫頻率的任何數量的訊號路徑。例如，主動導體層103包含一組RF導體線長度103，其被配置為創建可以被切換以產生可變真實時間延遲的一組延遲線。主動開關電路(未示出)可以在磚基板上被生長並用於在期望的延遲線之間切換。

例如，間隔件150包含互連(未示出)。例如，互連包含一個或多個多樣化可存取異質整合(DAHI)晶片接合器，雜訊按鈕保持器，奈米線，導電彈性體，彈簧，結晶插入件，金屬互連，焊球互連和其它互連。例如，焊球互連可以包含金-錫焊料互連。例如，金屬互連包含直接金屬凸塊互連。例如，金屬互連包含藉由熱壓接而接合的直接金屬凸塊。例如，金屬互連包含金-銦互連，金-金互連和其它直接金屬互連中的一個或多個。

濾波器磚組合件包含可操作地連接到IF放大器115的濾波器160。第二插入層120B使濾波器磚組合件130和主動磚組合件105之間接觸。第二插入層120B使得訊號能夠在濾波器磚組合件130和主動磚組合件105之間傳遞。第二插入層120B可以用於在最終黏合之前測試電子磚封裝100。第二插入層120B可以用作最終的電接觸。

主動磚組合件可以包含任何數量的主動和被動電路。在圖1中，磚105包含低雜訊放大器(low-noise amplifier；LNA)165，可操作地連接到LNA放大器165和連接到LO放大器180的混頻器170。例如，Wilkinson分離器用於分離LO訊號，將其提供給磚內的多個混頻器電路。例如，IF混頻器170包含磷化銦。

主動磚層105還可選地包含可操作地連接到濾波器160的第二混頻器190。例如，第二混頻器190包含射頻(radio frequency；RF)/局部振盪器(local oscillator；LO)混頻器190。例如，第二混頻器190包含中頻(IF)混頻器190。例如，IF混頻器190包含磷化銦。

第二插入層120B還產生第二空腔，其中諸如濾波器160的晶片可以被放置在主動磚組合件105上。LNA 165，第一混頻器170，LO放大器180和第二混頻器190經由一個或多個互連件連接到主動磚105。例如，間隔件150包含互連(未示出)。

例如，互連包含一個或多個多樣化可存取異質整合(DAHI)晶片接合器，雜訊按鈕保持器，奈米線，導電彈性體，彈簧，結晶插入件，金屬互連，焊球互連和其它互連。例如，焊球互連可以包含金-錫焊料互連。例如，金屬互連包含直接金屬凸塊互連。例如，金屬互連包含藉由熱壓接而接合的直接金屬凸塊。例如，金屬互連包含金-銦互連，金-金互連和其它直接金屬互連中的一個或多個。

LNA 165，第一混頻器170和LO放大器180用一個或多個互連件連接到磚105。混頻器IF 190被示出為被碰撞並被焊接到磚105。

LO輸入192饋入LO放大器180。IF輸出194饋出IF放大器115。RF輸入196饋入LNA 165。

圖2是電子磚封裝200的橫截面側視圖。該實施例表示電子磚封裝的替代實施例，電子磚封裝包含上插入環202和PWB 203。上插入環202依次包含薄的單層微帶濾波器導體205。上插入環202還包含圍繞濾波器導體205的空腔210，其藉由創建法拉第籠將不需要的訊號從單層微帶濾波器導體205的訊號路徑中擋住。空腔210被配置成藉由控制空腔諧振來對訊號進行整形。

例如，空腔210包含位於單層微帶濾波器導體205頂部的高品質因子(quality factor；Q)濾波器空腔210。例如，Q至少約為100。RF訊號基本上限於高Q濾波器空腔210。高Q濾波器空腔210基本上沒有磁場干擾。例如，高Q濾波器空腔210可以被微加工的。

電子磚封裝200還包含下濾波器層220。例如，下濾波器層220包含多層高純度基板之一，例如碳化矽，石英或其它板材料。例如，下濾波器層220包含一層或多層石英。

下濾波器層包含帶狀線濾波器222。例如，帶狀線濾波器222包含高Q帶狀線濾波器222。下濾波器層220包含主動開關225。主動開關225可以作為基板的部分。替代地或另外，主動開關可以被傳送到基板。電子磚封裝200還包含一個或多個延伸線導體230A和230B，它們夾在下濾波器層220和主動磚層235之間。例如，下濾波器層220和主動磚層235中的一個或多個包含5密耳，10密耳和15密耳的碳化矽或石英中的一個或多個。一個15密耳深的高Q濾波器空腔210具有用於晶圓級封裝(wafer-level packaging；WLP)晶片整合的空間。

電子磚封裝200還包含磚載體240。例如，磚載體240包含結晶載體240。結晶載體240包含頂部LO分佈/分裂層240A和底部LO分佈/分裂層240B。結晶載體240還包含夾在頂部LO分佈/分裂層240A和底部LO分佈/分裂層240B之間的LO導體245。

可以用薄膜4(thin film 4；TF4)路由來圖案化結晶載體240，例如四個磚層。例如，至少一個磚層包含苯并環丁烯(benzocyclobutene；BCB)，氮化矽(silicon nitride；SiN)和其它磚層中的一個或多個。

可以使用其它電介質。例如，可以使用液晶聚合物，特氟隆和氧化物中的一個或多個。例如，氧化物可以包含氧化矽。例如，可以使用氧化鋁的原子級沉積。

電子磚封裝200還包含具有各自的輸入導體焊盤255A，255B和255C並具有各自的輸出導體焊盤260A，260B和260C的導電通孔250A，250B和250C。電子磚封裝200還包含導電通孔250D，250E和250F。結晶載體240還包含多個路由層265，其中最低層與頂部LO分佈/分裂層240A直接接觸。相應的輸入導體焊盤255A，255B和255C接觸頂部路由層265。

例如，延遲線導體230A和230B中的一個或多個包含RF導體和接地通孔環(未示出)。例如，使用直徑約2密耳的金屬化通孔(未示出)。

上插入環202包含用於從磚240電路到濾波器磚220的電連接的訊號通孔。插入器針對諸如LNA 270和混頻器275的電路產生空腔。

電子磚封裝200還包含下插入環280。例如，下插入環280包含多層碳化矽，石英或其它板材料中的一種。例如，下插入環280包含一層或多層石英。例如，下插入環280包含羅傑斯4003(Rogers 4003)層壓板，由羅傑斯公司(Rogers Corporation of Rogers，Connecticut)(www.rogerscorp.com)出售。

電子磚封裝200還包含安裝在兩側上的電路，並且包含具有堆疊電流調節器287的LO放大器285，具有堆疊電流調節器292的IF放大器290和混頻器275。電子磚封裝200還包含一個更多的主動開關，延遲線和濾波器。

下載體203包含CMOS光束形成器295。CMOS光束形成器295經由一個或多個互連297A-297H與PWB 203接合。例如，一個或多個互連297A-297H包含一個已知的良好的晶片接口，其包含一個或多個焊球，金凸塊和銅柱。

下插入環280還可以包含第二高Q濾波器空腔(未示出)。

圖3是碳化矽電子磚封裝300的工作實施例的圖。該圖顯示了磚配置中的兩個轉換器路徑。局部振盪器(LO)放大器180A和LNA 160A可操作地連接到混頻器170A。局部振盪器(LO)放大器180B和LNA 160B可操作地連接到混頻器170B。

圖4是圖1的電子磚封裝的濾波器磚組合件130的工作實施例的圖。

圖5A-5C是來自圖1的用於碳化矽電子磚封裝的濾波器磚組合件130的工作實施例的一組圖。它們描繪了蝕刻，黏合和切割的製造順序。

圖6是從圖1結合用於碳化矽電子磚封裝的濾波器磚組合件130的工作實施例的照片。

由本發明的實施例賦予的優點包含允許使用諸如SiC晶圓的高熱導率材料來產生具有高電絕緣性的多層電路，其中從主動裝置產生的熱可以有效地透過該結構流動到最終散熱片。另外的優點在於，本發明的實施例使得能夠以最低成本整合最高性能技術的超高密度電子封裝的組合。本發明的其它實施方案有助於創建含有一個或多個主動高性能結構和可被堆疊成緊湊垂直組合件的被動高性能結構的多層結晶結構。

本發明的實施例提供的另一個優點是可以在鑄造設備中完全處理相控陣列和子陣列中的一個或多個的整個電子裝置。另一個優點是本發明的實施例提供了創建空腔的能力，其包含從子腔中雕刻出來。

另外的優點包含本發明的實施例經由尺寸和間隔提供了隔離，其可以支持以高於約60千兆赫(gigahertz；GHz)操作的訊號處理架構。另外的優點是可以使用高導電性基板，本發明的導電率大於約300瓦每(米 -K〔絕對溫度〕)(W/m-K)。另一個優點是本發明的實施例允許使用金屬對金屬互連，其為疊層內的主動裝置提供低的熱阻抗。

另一個優點是本發明的實施例允許在裝置的表面附近的多個層，允許額外的電路由，例如使用BCB，SiN和其它種電介質材料中的一個或多個。例如，一層距表面的距離小於約50微米。

使用本發明的實施例，可以在鑄造設備中完全處理相控陣列和子陣列中的一個或多個的整個電子裝置。本發明的實施例提供至少約0.1微米的特徵控制。根據本發明的實施例，結晶晶圓結構或載體使得能夠創建超高性能帶狀線濾波器和微型互連中的一個或多個。根據本發明的另外的實施方案，使用SiC能夠產生高熱性能結構。

根據本發明的實施例，該裝置的體積縮減至高達大約85%。根據本發明的實施例，該裝置的面積縮減至高達大約75%。此外，根據本發明的另外的實施例，可以在最終堆疊組合件之前測試每個多層載體。

雖然已經用示例性配置中的某些部件描述了上述代表性實施例，但是本領域普通技術人員將會理解，可以使用不同的配置和/或不同的部件來實現其他代表性實施例。例如，本領域普通技術人員將理解，可以改變某些製造步驟和某些部件的順序，而不會基本上損害本發明的功能。例如，LNA放大器可以用其它種類型的放大器代替，而基本上不影響本發明的功能。例如，LO放大器可以用其它種類型的放大器代替，而基本上不影響本發明的功能。

已經藉由示例和說明而非限制的方式呈現已經在本文中詳細描述的代表性實施例和揭示的申請專利範圍的標的。本領域技術人員將理解，可以對所述實施例的形式和細節進行各種改變，所述實施例導致保留在所附申請專利範圍的範圍內的等效實施例。

Claims

一種裝置，包含：電子磚封裝，該電子磚封裝包含：複數個磚層，該等磚層中的至少一個包含具有高熱導率的結晶結構。
根據申請專利範圍第1項之裝置，其中該結晶結構具有至少約300瓦特每(米-K〔絕對溫度〕)(W/m-K)的熱導率。
根據申請專利範圍第1項之裝置，其中該電子磚封裝提供被配置為支持以至少大約60千兆赫(gigahertz；GHz)操作的訊號處理架構的隔離。
根據申請專利範圍第1項之裝置，其中該結晶結構中的至少兩個透過互連而被連接。
根據申請專利範圍第4項之裝置，其中該互連包含多樣化可存取異質整合(diverse accessible heterogeneous integration；DAHI)晶片接合器，雜訊按鈕保持器，奈米線，導電彈性體，彈簧，結晶插入件，金屬互連，焊球互連和其它互連的一個或多個，例如，焊球互連可以包含金-錫焊料互連，例如，金屬互連包含直接金屬凸塊互連，例如，金屬互連包含藉由熱壓接而接合的直接金屬凸塊，例如，金屬互連包含金-銦互連，金-金互連和其它直接金屬互連中的一個或多個。
根據申請專利範圍第1項之裝置，其中該等磚層中的至少一個包含複數個結構，並且其中該等結構中的至少一個包含多個導體層。
根據申請專利範圍第6項之裝置，其中該等導體層中的至少一個配置為直流(direct current；DC)路由和指令路由中的一個或多個。
根據申請專利範圍第1項之裝置，其中該電子磚封裝包含碳化矽(silicon carbide；SiC)、石英、硼、砷和鑽石中的一個或多個。
根據申請專利範圍第1項之裝置，還包含空腔。
根據申請專利範圍第9項之裝置，其中該空腔具有至少約100的高品質因子(quality factor；Q)。
根據申請專利範圍第1項之裝置，還包含磚載體。
根據申請專利範圍第11項之裝置，其中該磚載體被以薄膜4(thin film 4；TF4)路由圖案化。
根據申請專利範圍第12項之裝置，其中該磚載體包含四個磚層。
根據申請專利範圍第13項之裝置，其中至少一個磚層包含苯并環丁烯(benzocyclobutene；BCB)，氮化矽(silicon nitride；SiN)和其它磚層中的一個或多個。
根據申請專利範圍第1項之裝置，其中該電子磚封裝還包含插入環。
根據申請專利範圍第15項之裝置，其中該插入環包含碳化矽、石英和其它種板材料的一層或多層。
根據申請專利範圍第1項之裝置，其中該電子磚封裝還包含插入層。
根據申請專利範圍第17項之裝置，其中該插入層可用於測試該電子磚封裝。
根據申請專利範圍第17項之裝置，其中該插入層可用作最終電接觸。
根據申請專利範圍第1項之裝置，其中該等層中的至少一個位於距該裝置的表面少於約五十微米處。
根據申請專利範圍第1項之裝置，其中該電子磚封裝提供至少約0.1微米的特徵控制。
根據申請專利範圍第1項之裝置，其中該電子磚封裝之體積縮減至高達大約85%。
根據申請專利範圍第1項之裝置，其中該電子磚封裝之面積縮減至高達大約75%。