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TW201817166A - 可選擇延遲緩衝器 - Google Patents

可選擇延遲緩衝器 Download PDF

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TW201817166A
TW201817166A TW106107712A TW106107712A TW201817166A TW 201817166 A TW201817166 A TW 201817166A TW 106107712 A TW106107712 A TW 106107712A TW 106107712 A TW106107712 A TW 106107712A TW 201817166 A TW201817166 A TW 201817166A
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TW
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delay
buffer
selectable
path
segment
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TW106107712A
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Inventor
佳士奇 賓德拉
古瑪 拉古迪
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

提供一種用於對電路中的延遲路徑進行調諧的可選擇延遲緩衝器。所述可選擇延遲緩衝器包括：第一延遲段，被配置成在第一時間延遲範圍內將輸入信號傳遞至輸出端；第二延遲段，被配置成在第二時間延遲範圍內將所述輸入信號傳遞至所述輸出端，所述第二時間延遲範圍不同於所述第一時間延遲範圍；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。

Description

可選擇延遲緩衝器
本發明是有關於一種電路設計，且特別是有關於一種被配置成用於以多個電壓及/或頻率範圍操作的延遲緩衝器（delay buffer）。
電路設計技術的提高已使得超低（ultra low）電壓應用能夠不斷改善。經改善的電路元件的發展可進一步改善超低電壓電路。
本發明實施例公開一種用於對電路中的延遲路徑進行調諧的可選擇延遲緩衝器。所述可選擇延遲緩衝器包括：第一延遲段，被配置成在第一時間延遲範圍內將輸入信號傳遞至輸出端；第二延遲段，被配置成在第二時間延遲範圍內將所述輸入信號傳遞至所述輸出端，所述第二時間延遲範圍不同於所述第一時間延遲範圍；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複參考編號及/或字母。此種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
圖1A是示例性可選擇延遲緩衝器（selectable delay buffer）110的示意圖。可選擇延遲緩衝器110可被用在例如同步（synchronous）邏輯電路等電子電路中以説明對時脈信號或資料信號的延遲路徑進行調諧（turning）。示例性可選擇延遲緩衝器110包括固定延遲部（section）112及可調節延遲部114。固定延遲部112包括例如緩衝器驅動器等延遲元件，當以特定電壓位準操作時，所述延遲元件對經過示例性可選擇延遲緩衝器110的信號提供最小固定延遲。然而，如果以不同的電壓位準操作，則所述固定延遲可為不同的。
示例性可調節延遲部114包括第一延遲段116、第二延遲段118、及段選擇開關120。本實例中的第一延遲段116包括導電路徑及例如緩衝器驅動器等延遲元件122，延遲元件122在特定電壓位準情況下對經過（passing through）第一延遲段116的信號提供時間延遲範圍。所述時間延遲範圍以tmin 及tmax 為界。本實例中的第二延遲段118包括導電路徑，所述導電路徑對經過延遲段118的信號提供可忽略的延遲。第二延遲段118還包括以tmin 及tmax 為界的時間延遲範圍，所述時間延遲範圍不同于第一延遲段116的時間延遲範圍。段選擇開關120選擇性地以一次一個的方式將第一延遲段116及第二延遲段118耦合至固定延遲部112的輸入。
在本實例中，段選擇開關120包括兩個傳遞閘（pass gate）—p型金屬氧化物半導體場效電晶體（PMOSFET）124及n型金屬氧化物半導體場效電晶體（NMOSFET）126，其中所述兩個傳遞閘的相應輸入端連接至第一延遲段116及第二延遲段118且所述兩個傳遞閘的輸出端在所述輸入處一起耦合至固定延遲部112。傳遞閘124、126各自通過由施加至選擇輸入端128的選擇信號提供的選擇信息而啟動，選擇輸入端128耦合至傳遞閘124、126的閘（gate）。所述選擇信息指示將第一延遲段116及第二延遲段118中的哪一者耦合至固定延遲部112。在本實例中，當所述選擇信息指示邏輯零位準時，啟動PMOS傳遞閘124以將第一延遲段116耦合至固定延遲部112的輸入。這會造成針對可選擇延遲緩衝器110的時間延遲本質上等於由固定延遲部112提供的時間延遲範圍加由第一延遲段116提供的時間延遲範圍。當所述選擇信息對邏輯指示一個位準時，啟動NMOS傳遞閘126以將第二延遲段118耦合至固定延遲部112的輸入。這會造成針對可選擇延遲緩衝器110的時間延遲本質上等於由固定延遲部112提供的時間延遲範圍加由第二延遲段118提供的時間延遲範圍。
除選擇輸入端128之外，可選擇延遲緩衝器110還包括信號輸入端130及信號輸出端132。可選擇延遲緩衝器110可用在同步邏輯電路中的資料信號路徑及時脈信號路徑中，以在輸出端132處產生在輸入端130處提供的信號的延遲版本。圖1B中繪示的是可選擇延遲緩衝器110的替代示意代表形式，其說明信號輸入端130、信號輸出端132、及選擇輸入端128。
可操作可選擇延遲緩衝器110以在以第一電壓位準操作時提供一個延遲範圍且在以第二電壓位準操作時提供不同的延遲範圍。這可通過在以第一電壓位準操作時選擇延遲段中的一個延遲段且在以第二電壓位準操作時選擇另一延遲段來實現。
圖2A是另一示例性可選擇延遲緩衝器210的示意圖。可選擇延遲緩衝器210可被用在例如同步邏輯電路等電子電路中以説明對時脈信號或資料信號的延遲路徑進行調諧。示例性可選擇延遲緩衝器210包括固定延遲部212及可調節延遲部214。固定延遲部212包括例如緩衝器驅動器等延遲元件，當以特定電壓位準操作時，所述延遲元件對經過示例性可選擇延遲緩衝器210的信號提供最小固定延遲。然而，如果以不同的電壓位準操作，則所述固定延遲可為不同的。
示例性可調節延遲部214包括第一延遲段215、第二延遲段216、第三延遲段217、第四延遲段218、第五延遲段219、及段選擇開關220。本實例中的第一延遲段215包括導電路徑。第二延遲段216包括導電路徑及例如緩衝器驅動器等延遲元件，所述延遲元件在特定電壓位準情況下對經過所述延遲段的信號提供時間延遲範圍。第三延遲段217包括導電路徑及兩個延遲元件。第四延遲段218包括導電路徑及三個延遲元件。第五延遲段219包括導電路徑及四個延遲元件。針對每一延遲段的時間延遲範圍以唯一的tmin 及tmax 為界，所述唯一的tmin 及tmax 與針對另一延遲段的時間延遲範圍不同。段選擇開關220基於所接收選擇信息來選擇性地以一次一個的方式將延遲段215、216、217、218、219耦合至固定延遲部212的輸入，所述所接收選擇信息指示將哪一延遲段耦合至固定延遲部212且最終耦合至輸出端232。
段選擇開關220包括N×1多工器（multiplexer），其中在本實例中N等於5。N×1多工器220受由施加至選擇輸入端228的選擇信號提供的選擇信息控制。所述選擇信息指示將延遲段215、216、217、218、219中的哪一者耦合至固定延遲部212。在本實例中，所述選擇信息包括施加至選擇輸入端228的三個信號。當所述選擇信息指示特定延遲段時，此延遲段耦合至固定延遲部212的輸入。這會造成針對可選擇延遲緩衝器210的時間延遲本質上等於由固定延遲部212提供的時間延遲範圍加由所述所選擇延遲段提供的時間延遲範圍。
除選擇輸入端228之外，可選擇延遲緩衝器210還包括信號輸入端230及信號輸出端232。可選擇延遲緩衝器210可用在同步邏輯電路中的資料信號路徑及時脈信號路徑中，以在輸出端232處產生在輸入端230處提供的信號的延遲版本。圖2B中繪示的是可選擇延遲緩衝器210的替代示意代表形式，其說明信號輸入端230、信號輸出端232、及選擇輸入端228。
可操作可選擇延遲緩衝器210以對五個不同的電壓位準提供唯一的延遲範圍。這可通過以下來實現：當以第一電壓位準操作時選擇所述延遲段中的一者、當以第二電壓位準操作時選擇所述延遲段中的第二者、當以第三電壓位準操作時選擇所述延遲段中的第三者、當以第四電壓位準操作時選擇所述延遲段中的第四者、以及當以第五電壓位準操作時選擇所述延遲段中的第五者。
圖3A及圖3B是示例性同步超大規模集成邏輯電路300的示意圖。所述電路包括第一記憶元件（正反器（flip flop））310及第二記憶元件（正反器）312，其中在第一記憶元件310與第二記憶元件312之間耦合有資料路徑及時脈路徑。所述資料路徑包括反相器314，用於在第一記憶元件310的輸出儲存在第二記憶元件312中之前對第一記憶元件310的輸出進行反轉。所述時脈路徑包括緩衝器316，緩衝器316用於緩衝被第一記憶元件及第二記憶元件用來使資料的儲存及輸出同步的時脈信號。
為了確保邏輯電路300正確地運轉，可需要在所述資料路徑及/或時脈路徑中插入延遲緩衝器，以糾正潛在的保持時間違規（hold time violation）。可在各種IoT（“物聯網（internet of things）”）及汽車產品中採用示例性邏輯電路300。該種應用可採用超低電壓（ultra low voltage，ULV）設計以及動態電壓比例縮放（dynamic voltage scaling，DVS）技術。由於示例性邏輯電路300可採用對動態電壓比例縮放的使用，因此所述電路可需要在多種操作電壓情況下正確地操作。示例性邏輯電路300包括可選擇延遲緩衝器318，可選擇延遲緩衝器318容許在以不同的超低電壓位準操作時糾正（correction）潛在的保持時間違規（potential hold time violation）。
電路的設計終止條件（sign off condition）可通過最低操作電壓確定。然而，在低電壓情況下終止的電路，當以較高的電壓操作時，對最大延遲路徑來說可為過度設計（over designed）且對最小延遲路徑來說可為設計不足（under designed）。舉例來說，使用一定數目的緩衝器以在例如0.4V等較低電壓情況下糾正保持違規可能會限制在例如0.5V等較高電壓情況下的最大操作頻率。對最小延遲路徑來說，在0.4V情況下使用的延遲緩衝器可不在例如0.5V等較高操作電壓情況下提供充分的延遲。在示例性邏輯電路300中使用的可選擇延遲緩衝器318容許在以不同的超低電壓位準操作時糾正潛在的保持時間違規，進而使得所述電路對最大延遲路徑來說不是過度設計或對最小延遲路徑來說不是設計不足。此可對物聯網/汽車應用提供顯著的功率性能面積（power performance area，PPA）利益。在動態電壓比例縮放環境中所採用的超低電壓設計中使用可選擇延遲緩衝器318能提供本質地（intrinsically）對資料路徑及時脈路徑的延遲進行調諧的能力作為操作電壓的功能。此容許建立及保持重要時序路徑得到最優化以用於多種電壓狀況。
圖3A及圖3B中的實例說明可選擇延遲緩衝器318可如何用於對最大延遲路徑進行調諧。圖3A提供當選擇可選擇延遲緩衝器318的第一延遲段時，在0.4V情況下操作的電路的示例性最小及最大時序特性。在本實例中，針對第二正反器的thold 為4 ns且針對時脈路徑的最大捕捉路徑時間（capture path time）為15 ns。因此，tmin 為2 ns的四個延遲緩衝器318用於將資料路徑中的最小資料到達時間（data arrival time）設定為19 ns，以確保正確的電路操作。如圖3B中所示，在0.5V情況下操作的同一電路300可具有不同的時序特性。在本實例中，針對第二正反器的tsetup 為4.5 ns且針對時脈路徑的最小捕捉路徑時間為6 ns。在使用選擇第一延遲段的四個延遲緩衝器318的資料路徑中最大資料到達時間將為19.5 ns，從而為系統時脈產生為18 ns的最小TCLK 。在本實例中，通過使用四個延遲緩衝器318中的第二延遲段，針對每一延遲緩衝器的tmax 降至1.5 ns，在使用選擇第二延遲段的四個延遲緩衝器318的資料路徑中最大資料到達時間將為15.5 ns，從而為系統時脈產生為14 ns的最小TCLK 。因此，可在較高的0.5V操作電壓位準情況下採用較高的最大時脈頻率，這是因為可在延遲緩衝器318中採用較短的延遲路徑。
作為另一實例，圖4A及圖4B說明可選擇延遲緩衝器可如何用於對最小延遲路徑進行調諧。圖4A及圖4B是另一示例性同步超大規模集成邏輯電路400的示意圖。所述電路包括第一記憶元件（正反器）410及第二記憶元件（正反器）412，其中在第一記憶元件410與第二記憶元件412之間耦合有資料路徑及時脈路徑。所述資料路徑包括反相器414及及閘（AND gate）415，反相器414及及閘415用於在第一記憶元件410的輸出儲存在第二記憶元件412中之前對第一記憶元件410的輸出進行處理。所述時脈路徑包括緩衝器416，緩衝器416用於緩衝被第一記憶元件及第二記憶元件用來使資料的儲存及輸出同步的時脈信號。示例性邏輯電路400包括可選擇延遲緩衝器418，可選擇延遲緩衝器418容許在以不同的超低電壓位準操作時糾正潛在的保持時間違規。
圖4A及圖4B中的實例說明可選擇延遲緩衝器418可如何用於對最小延遲路徑進行調諧。圖4A提供當選擇可選擇延遲緩衝器418的第一延遲段時，在0.4V情況下操作的電路的示例性最小及最大時序特性。在本實例中，針對第二正反器的thold 為4 ns且針對時脈路徑的最大捕捉路徑時間為15 ns。因此，tmin 為2 ns的一個延遲緩衝器418用於將資料路徑中的最小資料到達時間設定為19 ns，以確保正確的電路操作。如圖4B中所示，在0.5V情況下操作的同一電路400可具有不同的時序特性。在本實例中，針對第二正反器的thold 為2 ns且針對時脈路徑的最大捕捉路徑時間為10.5 ns。在使用選擇第一延遲段的延遲緩衝器418的資料路徑中最小資料到達時間將為10.5 ns，此最小資料到達時間並不夠長。在本實例中，通過使用延遲緩衝器418中的第二延遲段，針對所述延遲緩衝器的tmin 增加至3 ns且在使用選擇第二延遲段的延遲緩衝器418的資料路徑中最小資料到達時間將為12.5 ns。因此，通過使用延遲緩衝器418中的第二延遲段，在較高的0.5V操作電壓位準情況下潛在的保持違規得到糾正。
圖5是用於針對選擇可選擇延遲緩衝器510中的延遲路徑而產生控制信號的示例性控制信號產生電路500的示意圖。示例性可選擇延遲緩衝器502具有延遲段部504，延遲段部504具有用於以例如0.4V、0.5V、0.6V、及0.7V等四個不同的操作電壓操作的四個可選擇延遲段。每一延遲段被配置成在不同的時間延遲範圍（即，tmin 及tmax ）內將輸入信號傳遞至輸出端505。示例性可選擇延遲緩衝器502還具有段選擇開關506，段選擇開關506被配置成基於選擇信息來選擇性地將所述延遲段耦合至輸出端505，所述選擇信息指示將哪一延遲段耦合至輸出端505。本實例中的段選擇開關506為4×1多工器。
示例性控制信號產生電路500包括比較器電路508及信號產生器電路510。在本實例中，比較器電路508包括三個運算放大器（OP-AMP），所述三個運算放大器被用作將電壓源的電壓位準與參考電壓進行比較的比較器。在本實例中，信號產生器電路510基於所述電壓源電壓位準與所述參考電壓位準的所述比較、利用組合邏輯（combinational logic）來產生選擇信息。在圖5中還示出有表，所述表說明在產生選擇信息期間在各種節點處的信號。
圖6是已配置有可選擇延遲的示例性邏輯元件600的示意圖。具有可選擇延遲的邏輯單元可用於與可選擇延遲緩衝器相同的目的。示例性邏輯元件600為可選擇延遲雙輸入（2-input）反及閘（NAND gate），所述可選擇延遲雙輸入反及閘包括邏輯閘602及可選擇延遲部604。可選擇延遲部604包括第一可選擇延遲緩衝器605及第二可選擇延遲緩衝器607，其中第一可選擇延遲緩衝器605被配置成將針對第一輸入信號A的可選擇延遲提供至邏輯閘602且第二可選擇延遲緩衝器607被配置成將針對第二輸入信號B的第二可選擇延遲提供至邏輯閘602。
第一可選擇延遲緩衝器605包括第一延遲段部606，第一延遲段部606具有用於以例如0.4V、0.5V、0.6V、及0.7V等四個不同的操作電壓操作的四個可選擇延遲段。第二可選擇延遲緩衝器607包括第二延遲段部608，第二延遲段部608具有用於以例如0.4V、0.5V、0.6V、及0.7V等四個不同的操作電壓操作的四個可選擇延遲段。每一延遲段被配置成在不同的時間延遲範圍（即，tmin 及tmax ）內將輸入信號傳遞至輸出端609。
第一可選擇延遲緩衝器605還包括第一段選擇開關610，第一段選擇開關610被配置成基於選擇信息來選擇性地將第一延遲段部606的所述延遲段耦合至輸出端609，所述選擇信息指示將哪一延遲段耦合至輸出端609。第二可選擇延遲緩衝器607還包括第二段選擇開關612，第二段選擇開關612被配置成基於選擇信息來選擇性地將第二延遲段部608的所述延遲段耦合至輸出端609，所述選擇信息指示將哪一延遲段耦合至輸出端609。本實例中的每一段選擇開關610、612均為4×1多工器。
第一延遲段部606耦合至反及閘的A輸入且第二延遲段部608耦合至B輸入，以基於所述所選擇延遲段來延遲反及閘輸出。儘管本實例示出了耦合至反及閘輸入的可選擇延遲部604，但在另一實例中可選擇延遲部可耦合至反及閘輸出。
圖7是另一示例性可選擇延遲緩衝器700的示意圖。示例性可選擇延遲緩衝器700在各延遲段中配置有不同類型的可選擇延遲緩衝器元件。在本實例中，可選擇延遲緩衝器700包括第一延遲段702及第二延遲段704。第一延遲段702包括第一延遲緩衝器元件706。第二延遲段704包括第二延遲緩衝器元件708及第三延遲緩衝器元件710。
緩衝器元件706、708、710中的每一者包括多個延遲段，所述多個延遲段被配置成基於提供至段選擇開關的選擇信息來延遲輸入信號，所述段選擇開關被配置成選擇性地將所述延遲段耦合至輸出端。示例性可選擇延遲緩衝器700可通過利用不同類型的可選擇延遲緩衝器元件來獲得較大的可調諧延遲範圍。
圖8是繪示用於同步電路中的示例性方法的程序流程圖，所述同步電路具有用於對同步電路中的延遲路徑進行調諧的可選擇延遲緩衝器。所述示例性方法包括將電壓源的電壓位準與一或多個參考電壓位準進行比較（操作802）。所述示例性方法進一步包括選擇可選擇延遲緩衝器中的延遲段（操作804）及將所述所選擇延遲元件耦合至同步電路中的延遲路徑中（操作806）。
將電壓源的電壓位準與一或多個參考電壓位準進行比較可包括基於所述電壓源電壓位準與參考電壓位準的所述比較來產生選擇信息（操作810）。選擇可選擇延遲緩衝器中的延遲段包括：當所述電壓位準比較指示使用可選擇延遲緩衝器中的第一延遲段時，選擇所述第一延遲段（操作812）；當所述電壓位準比較指示使用所述可選擇延遲緩衝器中的第二延遲段時，選擇所述第二延遲段（操作814）；以及當所述電壓位準比較指示使用所述可選擇延遲緩衝器中的另一延遲段時，選擇所述另一延遲段（例如，在存在附加延遲段時包括最終延遲段的任何附加延遲段）（操作816）。
延遲路徑可為資料信號傳播路徑。所述延遲路徑可為時脈信號傳播路徑。所述將電壓源的電壓位準與一或多個參考電壓位準進行比較可包括：以與圖5中的實例中所繪示的方式相似的方式、利用包括多個運算放大器的比較器電路將所述電壓源的電壓位準與所述一或多個參考電壓位準進行比較。所述選擇第一延遲段及所述選擇第二延遲段可包括：以與圖5中的實例中所繪示的方式相似的方式、利用多工器進行所述選擇。所述比較器電路可被配置成產生一或多個選擇信號以供多工器使用所述一或多個選擇信號進行所述選擇。這可以與圖5中的實例中所繪示的方式相似的方式來實現。
本文中所闡述的是示例性延遲緩衝器及其他邏輯單元，所述示例性延遲緩衝器及其他邏輯單元根據設計區塊的操作電壓來提供可選擇的時序特性範圍。還闡述了基於所述操作電壓來產生選擇控制信號的示例性方法以在可選擇緩衝器中選擇合適的可調諧延遲路徑。
儘管以上實例說明，利用可選擇延遲緩衝器進行調節的延遲路徑可為資料信號傳播路徑，但所述可選擇延遲緩衝器也可用在作為時脈信號傳播路徑的延遲路徑中。
這些實例說明了：針對超低電壓設計的電壓可選擇延遲緩衝器及邏輯單元在動態電壓比例縮放環境中的應用；在最大延遲路徑及最小延遲路徑中對緩衝器及邏輯單元的延遲進行動態地調諧的能力；對可變延遲緩衝器及邏輯單元的設計；以及針對可選擇延遲緩衝器產生控制信號的方法。可從這些實例中實現的優點包括：當以較高的操作電壓運轉時的較高的最大操作頻率；固定保持違規的減小的設計努力；以及針對用於物聯網/汽車產品的超低電壓設計來說提高的功率性能面積（PPA）。
在一個實施例中，公開了一種用於對電路中的延遲路徑進行調諧的可選擇延遲緩衝器。所述可選擇延遲緩衝器包括：第一延遲段，被配置成在第一時間延遲範圍內將輸入信號傳遞至輸出端；第二延遲段，被配置成在第二時間延遲範圍內將所述輸入信號傳遞至所述輸出端，所述第二時間延遲範圍不同於所述第一時間延遲範圍；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。
這些方面及其他實施例可包括以下特徵中的一或多者。所述段選擇開關可包括多工器。所述可選擇延遲緩衝器可進一步包括一或多個附加延遲段，其中每一附加延遲段被配置成在與其他時間延遲範圍不同的時間延遲範圍內將所述輸入信號傳遞至所述輸出端，且其中所述段選擇開關被配置成基於所述所接收選擇信息來選擇性地將所述附加延遲段耦合至所述輸出端。所述選擇信息可包括兩個或更多個選擇信號。所述可選擇延遲緩衝器可進一步包括固定延遲部及可調節延遲部，所述可調節延遲部包括所述第一延遲段、所述第二延遲段、及所述段選擇開關。所述段選擇開關可被配置成當以第一電壓位準操作時選擇所述延遲段中的一者、並被配置成當以第二電壓位準操作時選擇所述延遲段中的另一者。所述可選擇延遲緩衝器可進一步包括選擇信息產生電路，其中所述選擇信息產生電路包括：比較器電路，用於將電壓源的電壓位準與多個參考電壓位準進行比較；以及信號產生器電路，用於基於所述電壓源電壓位準與所述參考電壓位準的所述比較來產生所述選擇信息。所述比較器電路可包括多個運算放大器，且所述信號產生器電路可包括多個邏輯單元。
在另一實施例中，公開了一種同步電路，所述同步電路包括：邏輯閘，被配置成對資料信號執行運算；記憶元件，被配置成在被時脈信號觸發時儲存被執行運算的所述資料信號的狀態；以及可選擇延遲緩衝器，用於對所述同步電路中的延遲路徑進行調諧。所述可選擇延遲緩衝器包括：第一延遲段，被配置成在第一時間延遲範圍內將所述時脈信號或所述資料信號中的一者傳遞至所述記憶元件的輸入；第二延遲段，被配置成在第二時間延遲範圍內將所述時脈信號或所述資料信號中的所述一者傳遞至所述記憶元件的所述輸入，所述第二時間延遲範圍不同於所述第一時間延遲範圍；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述記憶元件的所述輸入。所述段選擇開關被配置成在第一供應電壓位準情況下選擇所述第一延遲段來接通延遲路徑，且所述段選擇開關被配置成在第二供應電壓位準情況下選擇所述第二延遲段來接通所述延遲路徑。
這些方面及其他實施例可包括以下特徵中的一或多者。所述記憶元件可包括正反器。所述延遲路徑可為資料信號傳播路徑。所述延遲路徑可為時脈信號傳播路徑。所述同步電路可進一步包括選擇信息產生電路。所述選擇信息產生電路可包括：比較器電路，用於將電壓源的電壓位準與所述第一供應電壓位準及所述第二供應電壓位準進行比較；以及信號產生器電路，用於基於所述電壓源電壓位準與所述第一供應電壓位準及所述第二供應電壓位準的所述比較來產生所述選擇信息。所述比較器電路可包括多個運算放大器。所述信號產生器電路可包括多個邏輯單元。
在另一實施例中，公開了一種用於針對可選擇延遲元件產生控制信息的電路，所述可選擇延遲元件具有：第一延遲段，被配置成在第一時間延遲範圍內將輸入信號傳遞至輸出端；第二延遲段，被配置成在不同於所述第一時間延遲範圍的第二時間延遲範圍內將所述輸入信號傳遞至所述輸出端；以及段選擇開關，被配置成基於選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述選擇信息指示將哪一延遲段耦合至所述輸出端。所述電路包括：比較器電路，用於將電壓源的電壓位準與多個參考電壓位準進行比較；以及信號產生器電路，用於基於所述電壓源電壓位準與所述參考電壓位準的所述比較來產生選擇信息。
這些方面及其他實施例可包括以下特徵中的一或多者。所述比較器電路可包括多個運算放大器。所述信號產生器電路可包括多個邏輯單元。
在另一實施例中，公開了一種邏輯元件，所述邏輯元件包括耦合至一或多個可選擇延遲緩衝器的邏輯閘。每一可選擇延遲緩衝器包括：第一延遲段，被配置成在第一時間延遲範圍內將數位信號傳遞至輸出端；第二延遲段，被配置成在不同於所述第一時間延遲範圍的第二時間延遲範圍內將所述數位信號傳遞至所述輸出端，所述第二時間延遲範圍不同於所述第一時間延遲範圍；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。
這些方面及其他實施例可包括以下特徵中的一或多者。所述可選擇延遲緩衝器可包括第一可選擇延遲緩衝器及第二可選擇延遲緩衝器，其中所述第一可選擇延遲緩衝器被配置成將針對第一輸入信號的可選擇延遲提供至所述邏輯閘且所述第二可選擇延遲緩衝器被配置成將針對第二輸入信號的第二可選擇延遲提供至所述邏輯閘。作為另外一種選擇，所述邏輯閘可將所述數位信號提供至所述可選擇延遲緩衝器。
在另一實施例中，公開了一種具有可選擇延遲路徑的邏輯單元，所述邏輯單元包括：邏輯閘；第一延遲段，被配置成在第一時間延遲範圍內將數位信號傳遞至輸出端；第二延遲段，被配置成在不同於所述第一時間延遲範圍的第二時間延遲範圍內將所述數位信號傳遞至所述輸出端；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。
在又一實施例中，公開了一種用於對電路中的延遲路徑進行調諧的可選擇延遲緩衝器。所述可選擇延遲緩衝器包括多個可選擇延遲緩衝器元件。每一可選擇延遲緩衝器元件包括：第一延遲段，被配置成在第一時間延遲範圍內將輸入信號傳遞至延遲緩衝器元件輸出端；第二延遲段，被配置成在不同於所述第一時間延遲範圍的第二時間延遲範圍內將所述輸入信號傳遞至所述輸出端；以及段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。
這些方面及其他實施例可包括以下特徵中的一或多者。所述多個可選擇延遲緩衝器元件可包括：第一可選擇延遲緩衝器元件，位於與含有第二可選擇延遲緩衝器元件的第二路徑平行的第一路徑中；以及路徑選擇開關，被配置成基於所接收選擇信息來選擇性地將所述第一路徑及所述第二路徑耦合至可選擇延遲緩衝器輸出端，所述所接收選擇信息指示將所述第一路徑或所述第二路徑中的哪一者耦合至所述可選擇延遲緩衝器輸出端。所述多個可選擇延遲緩衝器元件可包括與所述第二路徑中的所述第二可選擇延遲緩衝器元件串聯的第三可選擇延遲緩衝器元件。
在另一實施例中，公開了一種用於同步電路中的方法，所述同步電路具有用於對所述同步電路中的延遲路徑進行調諧的可選擇延遲緩衝器。所述方法包括：將電壓源的電壓位準與一或多個參考電壓位準進行比較；當所述電壓位準比較指示使用可選擇延遲緩衝器中的第一延遲段時，選擇所述第一延遲段；當所述電壓位準比較指示使用所述可選擇延遲緩衝器中的第二延遲段時，選擇所述第二延遲段；以及將所述所選擇延遲段耦合至所述同步電路中的延遲路徑中。
這些方面及其他實施例可包括以下特徵中的一或多者。所述延遲路徑可為資料信號傳播路徑。所述延遲路徑可為時脈信號傳播路徑。所述將電壓源的電壓位準與一或多個參考電壓位準進行比較可包括使用包括多個運算放大器的比較器電路將所述電壓源的所述電壓位準與所述一或多個參考電壓位準進行比較。所述選擇第一延遲段及所述選擇第二延遲段可包括使用多工器進行所述選擇。所述比較器電路可被配置成產生一或多個選擇信號以供所述多工器使用所述一或多個選擇信號進行所述選擇。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
110、210‧‧‧可選擇延遲緩衝器
112、212‧‧‧固定延遲部
114、214‧‧‧可調節延遲部/示例性可調節延遲部
116‧‧‧第一延遲段
118‧‧‧第二延遲段
120‧‧‧段選擇開關
122‧‧‧延遲元件
124‧‧‧p型金屬氧化物半導體場效電晶體（PMOSFET）/傳遞閘/PMOS傳遞閘
126‧‧‧n型金屬氧化物半導體場效電晶體（NMOSFET）/傳遞閘/NMOS傳遞閘
128、228‧‧‧選擇輸入端
130、230‧‧‧信號輸入端/輸入端
132、232‧‧‧信號輸出端/輸出端
215‧‧‧第一延遲段/延遲段
216‧‧‧第二延遲段/延遲段
217‧‧‧第三延遲段/延遲段
218‧‧‧第四延遲段/延遲段
219‧‧‧第五延遲段/延遲段
220‧‧‧段選擇開關/N×1多工器
300‧‧‧示例性同步超大規模集成邏輯電路/邏輯電路/示例性邏輯電路/電路
310、410‧‧‧第一記憶元件（正反器）/第一記憶元件
312、412‧‧‧第二記憶元件（正反器）/第二記憶元件
314、414‧‧‧反相器
316、416‧‧‧緩衝器
318、418‧‧‧可選擇延遲緩衝器/延遲緩衝器
400‧‧‧示例性同步超大規模集成邏輯電路/示例性邏輯電路/電路
415‧‧‧及閘
500‧‧‧示例性控制信號產生電路
502‧‧‧示例性可選擇延遲緩衝器
504‧‧‧延遲段部
505、609‧‧‧輸出端
506‧‧‧段選擇開關
508‧‧‧比較器電路
510‧‧‧可選擇延遲緩衝器/信號產生器電路
600‧‧‧示例性邏輯元件
602‧‧‧邏輯閘
604‧‧‧可選擇延遲部
605‧‧‧第一可選擇延遲緩衝器
606‧‧‧第一延遲段部
607‧‧‧第二可選擇延遲緩衝器
608‧‧‧第二延遲段部
610‧‧‧第一段選擇開關/段選擇開關
612‧‧‧第二段選擇開關/段選擇開關
700‧‧‧示例性可選擇延遲緩衝器/可選擇延遲緩衝器
702‧‧‧第一延遲段
704‧‧‧第二延遲段
706‧‧‧第一延遲緩衝器元件/緩衝器元件
708‧‧‧第二延遲緩衝器元件/緩衝器元件
710‧‧‧第三延遲緩衝器元件/緩衝器元件
802、804、806、810、812、814、816‧‧‧操作
A‧‧‧第一輸入信號
B‧‧‧第二輸入信號
圖1A是根據某些實施例的示例性可選擇延遲緩衝器的示意圖。 圖1B是根據某些實施例的可選擇延遲緩衝器110的替代示意代表形式，其說明信號輸入端130、信號輸出端132、及選擇輸入端128。 圖2A是根據某些實施例的另一示例性可選擇延遲緩衝器的示意圖。 圖2B是根據某些實施例的可選擇延遲緩衝器210的替代示意代表形式，其說明信號輸入端230、信號輸出端232、及選擇輸入端228。 圖3A及圖3B是根據某些實施例利用可選擇延遲緩衝器的示例性同步超大規模集成（VLSI）邏輯電路的示意圖。 圖4A及圖4B是根據某些實施例利用可選擇延遲緩衝器的另一示例性同步超大規模集成邏輯電路的示意圖。 圖5是根據某些實施例用於針對選擇可選擇延遲緩衝器中的延遲路徑而產生控制信號的示例性控制信號產生電路的示意圖。 圖6是根據某些實施例的已配置有可選擇延遲的示例性邏輯元件的示意圖。 圖7是另一示例性可選擇延遲緩衝器的示意圖。 圖8是根據某些實施例繪示在同步電路中對延遲路徑進行調諧的示例性方法的程序流程圖。

Claims (1)

  1. 一種用於對電路中的延遲路徑進行調諧的可選擇延遲緩衝器，包括： 第一延遲段，被配置成在第一時間延遲範圍內將輸入信號傳遞至輸出端； 第二延遲段，被配置成在第二時間延遲範圍內將所述輸入信號傳遞至所述輸出端，所述第二時間延遲範圍不同於所述第一時間延遲範圍；以及 段選擇開關，被配置成基於所接收選擇信息來選擇性地將所述延遲段耦合至所述輸出端，所述所接收選擇信息指示將哪一延遲段耦合至所述輸出端。
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