TW201816993A - 提供熱膨脹匹配型裝置之直接接合方法 - Google Patents

Abstract

本發明提供一種將一積體電路（IC）以一晶圓級轉移至一替代基板上以使一電路層與一不同材料達成熱膨脹係數（CTE）匹配之方法。該方法可相對於一晶圓執行，該晶圓具有一電路層、一第一主表面、與該第一主表面相對之一第二主表面、及附貼至該第一主表面之一基板。該方法包含：將一操縱板臨時接合至該第二主表面；移除該基板之一大部分，以暴露出該第一主表面；以及以所沈積之一接合材料將一第二基板接合至該第一主表面。

Description

提供熱膨脹匹配型裝置之直接接合方法

本發明係關於一種直接接合方法及一種為真正異質三維整合（heterogeneous three-dimensional integration）提供熱膨脹匹配型裝置之直接接合方法。

諸多當前所使用之紅外感測器晶片總成（sensor chip assembly；SCA）包含利用銦（indium；In）凸塊（indium bump；IB）與汞鎘碲（mercury cadmium tellurium；HgCdTe）偵測器陣列雜合（hybridize）之矽讀出積體電路（readout integrated circuit；ROIC）。然而，此等總成存在問題，在於：由於此等銦凸塊因矽（Si）與汞鎘碲間之熱膨脹係數（coefficient of thermal expansion；CTE）失配而不能經受住進行組裝製程所需之大量熱循環，此等銦凸塊往往會出故障。

儘管先前已嘗試解決此等問題，然而並沒有任何一種嘗試係完全有用或令人滿意的。舉例而言，對於銦凸塊（IB）焦平面陣列（focal plane array；FPA），方法係嘗試藉由在切割及雜合之後將鈦（titanium；Ti）墊片及矽（Si）墊片黏性地接合至一感測器晶片總成（SCA）之背面來將讀出積體電路與一偵測器進行熱膨脹係數匹配。儘管此種方法可係有效的，但其係為一種昂貴之晶粒級製程且由熟練之勞工來手動執行。

作為另一實例，對於異質三維（3D）整合，方法包含在一矽（Si）基板上利用複數個緩衝層以磊晶方式生長III-V半導體材料（例如氮化鎵（gallium nitride；GaN））以達成晶格匹配、或者將一已接合之完整III-V晶粒以超音波方式接合至一矽（Si）電路。在此二種情形中，III-V層可能往往因和III-V裝置與矽（Si）基板間之熱膨脹係數失配相關聯之應力而導致效能劣化。

根據一個實施例，提供一種將一積體電路（integrated circuit；IC）以一晶圓級轉移至一替代基板上以使一電路層與一不同材料達成熱膨脹係數（coefficient of thermal expansion；CTE）匹配之方法。該方法可相對於一晶圓執行，該晶圓具有一電路層、一第一主表面、與該第一主表面相對之一第二主表面、及附貼至該第一主表面之一基板。該方法包含：將一操縱板（handle）臨時接合至該第二主表面；移除該基板之一大部分，以暴露出該第一主表面；以及以所沈積之一接合材料將一第二基板接合至該第一主表面。

根據另一實施例，提供一種將一積體電路（IC）以一晶圓級轉移至一替代基板上以達成熱膨脹係數（CTE）匹配之方法。該方法可相對於一互補金屬氧化物半導體（complementary-metal-oxide-semiconductor；CMOS）晶圓執行，該晶圓具有一電路層、一第一主表面、與該第一主表面相對之一第二主表面、及附貼至該第一主表面之一基板。該方法包含：將一操縱板臨時接合至該第二主表面；移除該基板之一相當大部分，以透過由一基板剩餘部分形成之一薄層暴露出該第一主表面；以及以所沈積且經拋光之一接合氧化物將一藍寶石基板接合至該第一主表面及由該基板剩餘部分形成之該薄層。

根據另一實施例，提供一種達成晶圓級積體電路（IC）轉移之結構。該結構包含：一電路層，具有一第一主表面及與該第一主表面相對之一第二主表面；一基板剩餘部分，實質上薄於該電路層，附貼至該第一主表面；一操縱板，臨時接合至該第二主表面；以及一藍寶石基板，以所沈積且經拋光之一接合氧化物接合至該第一主表面及該基板剩餘部分。

藉由本發明之技術會實現其他特徵及優點。本文中詳細地闡述本發明之其他實施例及態樣，且該等實施例及態樣被視為所主張發明之一部分。

如以下將論述，在雜合之前以一晶圓級製作出一熱膨脹係數（CTE）匹配型讀出積體電路（ROIC），以藉此提高良率並降低成本。製作方法亦可用於如同在真正異質裝置中一樣利用混合之半導體材料來製作氧化物接合型三維（3D）積體電路。

參照第1圖，遠離一處理設施20提供一晶圓製造代工廠10。晶圓製造代工廠10用以且被配備成製造例如標準互補金屬氧化物半導體（CMOS）晶圓11，該等標準互補金屬氧化物半導體（CMOS）晶圓11可被裝運至處理設施20以供進一步處理，如以下將闡述。儘管晶圓製造代工廠10在本文中被例示及闡述為遠離處理設施20並與處理設施20分開，但應理解，此並非是必要的且該二個特徵可設置於一單個元件中。然而，即使如此，用於製作互補金屬氧化物半導體晶圓11之製造製程亦與以下所述之其他處理分開且不同。

參照第2圖至第7圖，提供一種將一積體電路（IC）以一晶圓級轉移至一替代基板上以達成熱膨脹係數匹配之方法。應理解，儘管該方法可在處理設施20中相對於各種類型之晶圓（例如，包括在晶圓製造代工廠10中製作之互補金屬氧化物半導體晶圓11，該二個元件各自顯示於第1圖中）執行，但以下說明將僅係關於其中在處理設施20中相對於在晶圓製造代工廠10中製作之互補金屬氧化物半導體晶圓11執行該方法之情形。此舉係為清晰及簡潔起見，而絕不應被視為限制以下說明或申請專利範圍。

如第2圖中所示，各該互補金屬氧化物半導體晶圓11包含一電路層12及一基板13。電路層12被實質上平坦化且可包含各種電路元件、跡線及互補金屬氧化物半導體裝置。電路層12之厚度可係為約10微米（μm），且其具有一本體120、位於本體120之一第一側上之一第一主表面121、及位於本體120之一第二側上之一第二主表面122，本體120之第二側與本體120之第一側相對。基板13附貼或接合至第一主表面121。

如第3圖中所示，將一晶圓級操縱板（或簡稱為操縱板）14臨時接合至電路層12之第二主表面122。操縱板14可由任何適合之略微剛性材料（包括但不限於金屬材料、陶瓷材料、以及有機或無機介電材料、有機或無機半導體材料、或者有機或無機導電材料）形成。操縱板14可係為平的並具有一均勻厚度，且可但並不要求被平坦化。在任一種情形中，操縱板14皆應大致上適形於第二主表面122之形貌。可藉由利用一熱塑性黏合劑進行黏性接合來提供操縱板14與第二主表面122間之臨時接合。

如第4A圖中所示，移除基板13之全部或一相當大部分（例如，~90%或一大部分）。可藉由蝕刻、研磨及拋光、或更具體而言藉由以下操作來完成或進行移除基板13之相當大部分之步驟：對基板13之材料整體進行研磨並在與所期望最終厚度相距磨料粒度之約10倍之一深度處停止，然後將基板13之最後少量材料自電路層12拋光去除。在任一種情形中，移除基板13之相當大部分之步驟用於完全暴露出第一主表面121、或如第4B圖中所示用於透過由基板剩餘部分130形成之一薄層幾乎完全暴露出第一主表面121。根據各實施例，由基板剩餘部分130（若其存在）形成之薄層實質上薄於電路層12，即使在電路層12之厚度係為約~10微米時亦如此。作為一實例，對於一現代互補金屬氧化物半導體（CMOS）製程，晶圓將被薄化成使得基板剩餘部分之厚度將係為10微米或小於10微米。

雖然第4A圖及第4B圖例示可完全移除基板13、或者可移除基板13之一相當大部分而僅留存由基板剩餘部分130形成之一薄層，但為清晰及簡潔起見，以下說明將係關於前一種情形。

如第5A圖中所示，將一黏合劑15施加至電路層12的現在由於基板13被移除而暴露出之第一主表面121。根據各實施例且如第5B圖中所示，黏合劑15可包括接合氧化物，該接合氧化物被沈積（例如，藉由物理氣相沈積（physical vapor deposition；PVD））至第一主表面121上高達一第一厚度T1，然後被拋光（例如，藉由化學機械拋光（chemical mechanical polishing；CMP））至一第二厚度T2。第一厚度T1可係為約2奈米（nm）至15奈米，且第二厚度T2可係為約0.3奈米至0.5奈米。

如第6圖中所示，利用低溫氧化物接合（即，以所沈積且經拋光之接合氧化物或黏合劑15）將一晶圓級第二基板（或簡稱為新基板或第二基板）16接合至電路層12之第一主表面121（以及任何由留存於第一主表面121上之基板剩餘部分130形成之薄層）。第二基板16之厚度可係為約725微米，且其可被設置成或設置有一電漿活化氧化物表面。第二基板16之材料可係為氧化鋁、藍寶石、或陶瓷。在第二基板16係由藍寶石及/或其他類似材料形成之特定實例性情形中，第二基板16有效地充當一熱匹配基板。

本文中所使用之熱匹配基板可係為在被接合至電路層12時會以一種期望之方式變更電路層12之熱膨脹率的任何基板。換言之，熱匹配基板可包含任何適用於接合至電路層12且熱膨脹係數與電路層12之熱膨脹係數不同之材料。在某些實施例中，熱匹配基板可係為形成具有一所期望熱膨脹率之一複合半導體結構之一基板。此所期望熱膨脹率可實質上等於欲與電路層12雜合之一基板之熱膨脹率。

充當一熱匹配基板之第二基板16可具有較電路層12之熱膨脹係數大之一熱膨脹係數。因此，當第二基板16接合至電路層12（以及亦可能存在之一平衡基板）時，第二基板16使電路層12因應於溫度變化而以一更大速率膨脹及收縮。另一選擇為，第二基板16可具有較電路層12之熱膨脹係數小之一熱膨脹係數。因此，當第二基板16接合至電路層12（以及亦可能存在之平衡基板）時，第二基板16使電路層12因應於溫度變化而以一更慢速率膨脹及收縮。此處，平衡基板（圖中未顯示）可係為在被接合至第二基板16時減少或消除由第二基板16與電路層12形成之所得複合半導體結構之翹曲而不會實質上影響複合半導體結構之有效熱膨脹係數的任何基板。

在任一種情形中，第6圖例示一達成晶圓級積體電路（IC）轉移之結構60。結構60包含：電路層12，具有第一主表面121及與第一主表面121相對之第二主表面122；一可能極薄或不存在之基板剩餘部分130（第6圖中未顯示），該基板剩餘部分130實質上薄於電路層12且附貼至第一主表面121；操縱板14，臨時接合至第二主表面122；以及一第二（例如，藍寶石）基板16。第二基板16以黏合劑15接合至第一主表面121（及任何由基板剩餘部分130形成之薄層）。

參照第7圖，一旦第二基板16被接合至電路層12之第一主表面121，便移除操縱板14，進而使第二主表面122被暴露出且使電路層12永久接合至第二基板16。

根據其他實施例且參照第8圖，與第二基板16永久接合之電路層12可形成準備好與一偵測器陣列雜合之一雜合就緒結構（hybridization ready structure）80。因此，如第8圖中所示，藉由利用複數個互連件803將電路層12（具有第二基板16）與一熱匹配之第二基板802雜合而形成一裝置801，互連件803係沈積於電路層12之第二主表面122上以及第二基板802之互補表面804上。第二基板802可例如被設置成一偵測器陣列，且因此在其中包含一光電元件陣列。互連件803至少其中之一或多者可由銦（如同在銦凸塊之情形中）及/或其他類似材料（例如，錫、鉛、鉍合金、或任何其他適合之導電材料）形成。

以下申請專利範圍中所有構件或步驟加功能元件之對應結構、材料、動作及等效內容皆旨在包含結合所具體主張之其他所主張元件來執行功能之任何結構、材料或動作。對本發明之說明係為進行例示及闡述而呈現，而非旨在係為詳盡的或將本發明限於所揭露之形式。此項技術中具有通常知識者將明瞭諸多潤飾及變化形式，此並不背離本發明之範圍及精神。選擇及闡述該等實施例係為了最佳地解釋本發明之原理及實際應用，並使此項技術中其他具有通常知識者能夠針對各種實施例來理解本發明，該等實施例具有適合於所設想的特定用途之各種潤飾。

作為比較，美國專利第8,154,099號闡述一種熱膨脹係數匹配方法，在該方法中，將熱膨脹係數匹配材料以原子方式接合於二個半導體層之間，以將一複合材料熱膨脹係數調整成與另一層匹配。在此種情形中，各半導體層係為相對薄的，且熱膨脹係數匹配材料之剛性並不足以使一三層式結構便能用於防止所得結構在溫度偏離（temperature excursion）期間翹曲。然而，以上所提供之說明係關於其中半導體層（即，電路層12）係為相對薄的（例如，約10微米）且熱膨脹係數匹配基板（即，第二基板16）係為相對厚的（例如，約1500微米）之情形。此種顯著厚度差異使熱膨脹係數匹配基板能夠具有高的抗翹曲性，俾使所得複合結構中之翹曲效應實際上係微小的。

儘管已闡述了本發明之較佳實施例，但將理解，熟習此項技術者在現在及將來皆可作出屬於以下申請專利範圍之範疇內之各種改良及增強形式。此申請專利範圍應被理解為維持對首先闡述之發明之恰當保護。

10‧‧‧晶圓製造代工廠

11‧‧‧互補金屬氧化物半導體晶圓

12‧‧‧電路層

13‧‧‧基板

14‧‧‧晶圓級操縱板

15‧‧‧黏合劑

16‧‧‧晶圓級第二基板

20‧‧‧處理設施

60‧‧‧達成晶圓級積體電路（IC）轉移之結構

80‧‧‧雜合就緒結構

120‧‧‧本體

121‧‧‧第一主表面

122‧‧‧第二主表面

130‧‧‧基板剩餘部分

801‧‧‧裝置

802‧‧‧第二基板

803‧‧‧互連件

804‧‧‧互補表面

T1‧‧‧第一厚度

T2‧‧‧第二厚度

為更完整地理解本發明，現在參照結合附圖及詳細說明而閱讀之以下簡要說明，其中相同參考編號表示相同部件：

第1圖係為根據各實施例之一晶圓製造代工廠及一處理設施之示意圖；

第2圖係為根據各實施例在第1圖所示代工廠中製作之一晶圓之側視圖；

第3圖係為臨時接合至第2圖所示晶圓之一操縱板之側視圖；

第4A圖係為在自晶圓移除基板材料之後，第3圖所示操縱板及晶圓之側視圖；

第4B圖係為根據各實施例在移除基板材料之相當大部分之後，電路層之被圈繞部分之放大側視圖；

第5A圖係為被施加至第4A圖所示無基板晶圓之接合材料之側視圖；

第5B圖係為根據各實施例，沈積且然後拋光第5A圖所示接合材料之示意圖；

第6圖係為藉由第5A圖及第5B圖所示接合材料接合至原來的無基板晶圓之一新基板之側視圖；

第7圖係為接合至第6圖所示新基板之一晶圓之側視圖，其中第3圖所示臨時操縱板已被移除；以及

第8圖係為根據各實施例使用混合之半導體材料之一氧化物接合型三維（3D）積體電路（IC）之側視圖。

Claims (20)

1. 一種將一積體電路（integrated circuit；IC）以一晶圓級轉移至一替代基板上以使一電路層與一不同材料達成熱膨脹係數（coefficient of thermal expansion；CTE）匹配之方法， 該方法可相對於一晶圓執行，該晶圓具有一電路層、一第一主表面、與該第一主表面相對之一第二主表面、及附貼至該第一主表面之一基板， 該方法包含： 將一操縱板（handle）臨時接合至該第二主表面； 移除該基板之一大部分，以暴露出該第一主表面；以及 以所沈積之一接合材料將一第二基板接合至該第一主表面。
2. 如請求項1所述之方法，其中該晶圓包括一互補金屬氧化物半導體（complementary-metal-oxide-semiconductor；CMOS）晶圓。
3. 如請求項1所述之方法，其中將一操縱板臨時接合至該第二主表面之步驟包含施加一熱塑性黏合劑。
4. 如請求項1所述之方法，其中移除該基板之一相當大部分之步驟包含以下至少其中之一或多者：研磨（grinding）、及拋光（polishing）。
5. 如請求項1所述之方法，其中移除該基板之一相當大部分之步驟留下薄於該電路層之一基板剩餘部分。
6. 如請求項1所述之方法，其中該電路層之厚度係為約10微米（μm），且移除該基板之一相當大部分之步驟留下薄於該電路層之一基板剩餘部分。
7. 如請求項1所述之方法，其中所沈積之該接合材料包括接合氧化物。
8. 如請求項1所述之方法，其中將一第二基板接合至該第一主表面之步驟包含： 將該接合材料以約2奈米（nm）至15奈米之一厚度沈積至該第一主表面；以及 將該接合材料拋光至約0.3奈米至0.5奈米之一厚度。
9. 如請求項1所述之方法，其中該第二基板包含一電漿活化表面（plasma activated surface）或氧化鋁。
10. 如請求項1所述之方法，其中該電路層之厚度係為約10微米，且該第二基板係為約1500微米。
11. 如請求項1所述之方法，更包含自該第二主表面移除該操縱板。
12. 一種將一積體電路（IC）以一晶圓級轉移至一替代基板上以達成熱膨脹係數（CTE）匹配之方法， 該方法可相對於一互補金屬氧化物半導體（CMOS）晶圓執行，該晶圓具有一電路層、一第一主表面、與該第一主表面相對之一第二主表面、及附貼至該第一主表面之一基板； 將一操縱板臨時接合至該第二主表面； 移除該基板之一相當大部分，以透過由一基板剩餘部分形成之一薄層暴露出該第一主表面；以及 以所沈積且經拋光之一接合氧化物將一藍寶石基板接合至該第一主表面及由該基板剩餘部分形成之該薄層。
13. 如請求項12所述之方法，其中： 將一操縱板臨時接合至該第二主表面包含施加一熱塑性黏合劑，以及 該方法更包含自該第二主表面移除該操縱板。
14. 如請求項12所述之方法，其中移除該基板之一相當大部分之步驟包含以下至少其中之一或多者：將該基板研磨成該基板剩餘部分、及將該基板拋光成該基板剩餘部分。
15. 如請求項12所述之方法，其中該電路層之厚度係為約10微米，且該基板剩餘部分薄於該電路層。
16. 如請求項12所述之方法，其中該電路層之厚度係為約10微米，且該藍寶石基板之厚度係為約1500微米。
17. 一種達成晶圓級積體電路（IC）轉移之結構，包含： 一電路層，具有一第一主表面及與該第一主表面相對之一第二主表面； 一基板剩餘部分，實質上薄於該電路層，附貼至該第一主表面； 一操縱板，臨時接合至該第二主表面；以及 一藍寶石基板，以所沈積且經拋光之一接合氧化物接合至該第一主表面及該基板剩餘部分。
18. 如請求項17所述之結構，其中一熱塑性黏合劑將該操縱板臨時接合至該第二主表面。
19. 如請求項17所述之結構，其中該電路層之厚度係為約10微米。
20. 如請求項17所述之結構，其中該電路層之厚度係為約10微米，且該藍寶石基板之厚度係為約1500微米。