[go: up one dir, main page]

TW201816968A - 半導體元件 - Google Patents

半導體元件 Download PDF

Info

Publication number
TW201816968A
TW201816968A TW106107261A TW106107261A TW201816968A TW 201816968 A TW201816968 A TW 201816968A TW 106107261 A TW106107261 A TW 106107261A TW 106107261 A TW106107261 A TW 106107261A TW 201816968 A TW201816968 A TW 201816968A
Authority
TW
Taiwan
Prior art keywords
layer
protective layer
redistribution
conductive material
redistribution layer
Prior art date
Application number
TW106107261A
Other languages
English (en)
Inventor
鄭安皓
劉峻昌
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201816968A publication Critical patent/TW201816968A/zh

Links

Classifications

    • H10W72/90
    • H10W20/20
    • H10W72/012
    • H10P52/00
    • H10W20/039
    • H10W20/043
    • H10W20/056
    • H10W20/081
    • H10W20/082
    • H10W20/084
    • H10W20/42
    • H10W20/49
    • H10W72/30
    • H10W70/05
    • H10W70/60
    • H10W70/65
    • H10W70/66
    • H10W72/01935
    • H10W72/01938
    • H10W72/222
    • H10W72/242
    • H10W72/244
    • H10W72/252
    • H10W72/29
    • H10W72/9223
    • H10W72/923
    • H10W72/9415
    • H10W72/952
    • H10W72/983

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導體元件,包含第一保護層位於互連結構之上。該半導體元件進一步包含第一重分佈線導孔,延伸貫穿位於第一保護層之開口以電連接互連結構。該第一重分佈線導孔包含第一傳導材料。該半導體元件進一步包含重分佈線位於第一保護層之上並電連接第一重分佈線導孔。該重分佈線包含異於第一傳導材料之第二傳導材料。該重分佈線以平行於第一保護層之頂面的方向延伸超出第一重分佈線導孔。

Description

半導體元件
本揭露實施例係關於一種具有雙材料重分佈線之半導體元件及其形成方法。
半導體晶粒可透過不同類型的封裝方式如打線接合或覆晶封裝而連接至其他外部元件。在一些情況下,半導體晶粒包含金屬化層如金屬層、介電層、金屬導孔、重分佈層及後鈍化互連結構。打線接合藉由打線直接將積體電路(ICs)連接至基板上,而覆晶封裝(或晶圓級晶片尺寸封裝(WLCSP))係先於半導體晶粒上形成一凸塊下金屬化層再將焊接凸塊或支柱置於其上。接著執行一回焊動作將焊接凸塊或支柱與外部元件接合。
重分佈層(Redistribution layer,RDL)係用於調整相對於半導體晶粒中頂部金屬層,焊接凸塊或支柱的位置。重分佈層係以扇出方式連接至外部元件並且能減少於接合製程中對半導體晶粒之頂部金屬層的應力。
本揭露之一實施方式係提供一種半導體元件,包含:一第一保護層於一互連結構之上;一第一重分佈線(RDL)導孔延伸貫穿於該第一保護層中之一開口以電連接該互連結構,其中該第一重分佈線導孔包含一第一傳導材料;以及一重分佈線於第一保護層之上並電連接該第一重分佈線導孔,其中該重分佈線包含一第二傳導材料異於該第一傳導材料,並且該重分佈線以一平行於該第一保護層之一頂面的方向延伸越過該第一重分佈線導孔。
100‧‧‧半導體元件
102‧‧‧頂部金屬層
104‧‧‧第一保護層
106‧‧‧重分佈層導孔
108‧‧‧重分佈層
110‧‧‧第二保護層
200‧‧‧半導體元件
200’‧‧‧半導體元件
202a‧‧‧頂部金屬層
202b‧‧‧頂部金屬層
206a‧‧‧重分佈層導孔
206a’‧‧‧重分佈層導孔
206b‧‧‧重分佈層導孔
206b’‧‧‧重分佈層導孔
208‧‧‧重分佈層
220‧‧‧介電材料
300‧‧‧半導體元件
330‧‧‧座落區
340‧‧‧凸塊結構
350‧‧‧凸塊下金屬層
400‧‧‧方法
402‧‧‧作業
404‧‧‧作業
406‧‧‧作業
408‧‧‧作業
410‧‧‧作業
412‧‧‧作業
500‧‧‧半導體元件
500’‧‧‧半導體元件
500”‧‧‧半導體元件
500*‧‧‧半導體元件
500^‧‧‧半導體元件
500#‧‧‧半導體元件
550‧‧‧開口
560‧‧‧第一傳導材料
570‧‧‧第二傳導材料
580‧‧‧光阻
本揭露之實施方式雖然已揭示如下圖的詳細描述,但須注意依照本產業的標準做法,各種特徵並未按照比例繪製。事實上,各種特徵的尺寸為了清楚的討論而可被任意放大或縮小。
第1圖係依據一些實施方式,顯示一半導體元件的剖面圖。
第2A圖係依據一些實施方式,顯示一半導體元件的剖面圖。
第2B圖係依據一些實施方式,顯示一半導體元件的剖面圖。
第3圖係依據一些實施方式,顯示一半導體元件 的剖面圖。
第4圖係依據一些實施方式,顯示製造一半導體元件方法的作業流程圖。
第5A-5F圖係依據一些實施方式,顯示於不同生產階段一半導體元件的剖面圖。
本揭露接下來將會提供許多不同的實施方式或實施例以實施本揭露中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本揭露。這些為實施例僅作為式範並非用於限定本揭露。例如,一第一元件形成於一第二元件“上方”或“之上”可包含實施例中的第一元件與第二元件直接接觸,亦可包含第一元件與第二元件之間更有其他額外元件使第一元件與第二元件無直接接觸。此外,在本揭露各種不同的範例中,將重複地使用元件符號及/或字母。此重複乃為了簡化與清晰的目的,而其本身並不決定各種實施例及/或結構配置之間的關係。
此外,像是”之下”、”下面”、”較低”、”上面”、”較高”、以及其他類似之相對空間關係的用語,可用於此處以便描述圖式中一元件或特徵與另一元件或特徵之間的關係。該等相對空間關係的用語乃為了涵蓋除了圖式所描述的方向以 外,裝置於使用或操作中之各種不同的方向。上述裝置可另有其他導向方式(旋轉90度或朝其他方向),此時的空間相對關係也可依上述方式解讀。
重分佈層(Redistribution layer,RDL)係用於使半導體元件連接至外部元件。在一些情況下,重分佈層直接形成於半導體元件中互連結構之頂部金屬層上。保護層將部分重分佈層與半導體元件中互連結構之介電材料隔離,並且,重分佈層藉由重分佈層導孔電連接互連結構中之頂部金屬層。但以單一製程形成重分佈層及重分佈層導孔,例如以鋁做濺射沉積,常使重分佈層中位於重分佈層導孔上方處形成一凹陷。因該凹陷的關係,重分佈層上第二保護層常有孔隙於重分佈層導孔上方處。而孔隙於保護層中增加了重分佈層被氧化的風險。舉例來說,在一些情況下,後續製程的液體流入孔隙造成如針孔於重分佈層中的形成並毀損重分佈層。針孔會使重分佈層的電阻增加並不利地影響訊息自半導體元件傳送至外部元件之能力。
現描述利用多重步驟製程形成重分佈層及重分佈層導孔。此多重步驟製程有助於避免凹陷形成於重分佈層中位於重分佈層導孔處,並且能降低重分佈層上方之保護層中形成針孔的風險。而重分佈層上方之保護層具有平坦表面,有助於降低半導體元件製造過程中之偏差。
第1圖係依據一些實施例,顯示半導體元件100之剖面圖。半導體元件100包含頂部金屬層102。頂部金屬層102為半導體元件100中互連結構之最頂層。第一保護層104於頂部金屬層102之上。重分佈層導孔106位於第一保護層104之開口中。重分佈層導孔106電連接頂部金屬層102。重分佈層108於重分佈層導孔106之上並延伸至第一保護層104之頂面上。重分佈層108透過重分佈層導孔106電連接頂部金屬層102。沿一整體重分佈層108具有實質平坦之頂面。實質平坦係指除了因形成重分佈層108之製程而導致不可避免的表面粗糙外,表面為平坦的。第二保護層110於重分佈層108之上。第二保護層110於重分佈層108之周邊外並與第一保護層104接觸。於重分佈層108上方之整體第二保護層110具有實質平坦的頂面。
在一些實施例中,半導體元件100包含主動元件,如電晶體。在一些實施例中,半導體元件100包含被動元件,如電阻或電容器。在一些實施例中,半導體元件100為中介層。半導體元件100中之互連結構用於連接半導體元件100中各式各樣的元件係為使訊號能自一元件傳遞至另一元件。
透過互連結構,頂部金屬層102電連接重分佈層108至半導體元件100中其他元件。在一些實施例中,頂部金屬層102包含銅或銅合金。在一些實 施例中,頂部金屬層102包含一異於銅的材料,如鋁、鎢、金或其他適合的材料。在一些實施例中,頂部金屬層102係以鑲嵌製程形成,例如雙鑲嵌製程。在一些實施例中,頂部金屬層102係以電鍍、物理氣相沉積(PVD),濺射、化學氣相沉積(CVD)或其他適合的製程形成。頂部金屬層102係位於該互連結構之介電材料中。
第一保護層104延伸至頂部金屬層102之上並有助於防止頂部金屬層102被氧化。在一些實施例中,第一保護層104包含氧化矽、氮化矽、聚亞胺、未摻雜矽玻璃(USG)、氟化矽玻璃(FSG)或其他適合的材料。在一些實施例中,第一保護層104為同於互連結構中之介電材料。在一些實施例中,第一保護層104為異於互連結構中之介電材料。在一些實施例中,第一保護層以旋轉塗佈、PVD、濺射、CVD或其他適合的製程形成。在一些實施例中,第一保護層104的厚度自約200奈米(nm)至約1800nm。在一些實施例中,第一保護層104的厚度自約400nm至約1200nm。在一些情況下,若第一保護層104的厚度過大,用於形成重分佈層導孔106的開口其高寬比會增加並使充填變得更為困難。在一些情況下,若第一保護層104的厚度過小,第一保護層104則無法保護頂部金屬層102以防氧化。
在一些實施例中,第一蝕刻停止層(未顯 示)於第一保護層104及頂部金屬層102之間。第一蝕刻停止層具有異於第一保護層104之材料可提供不同之蝕刻選擇。在一些實施例中,第一蝕刻停止層包含氧化矽、氮化矽、氮氧化矽、碳化矽或其他適合的材料。重分佈層導孔106透過於蝕刻停止層中之開口連接至頂部金屬層102且對齊於第一保護層104中的開口。在一些實施例中,第一蝕刻停止層係以濺射、PVD、CVD或其他適合的製程形成。在一些實施例中,第一蝕刻停止層的厚度自約10nm至約150nm。在一些實施例中,第一蝕刻停止層的厚度自約35nm至約120nm。在一些情況下,若第一蝕刻停止層有過大的厚度,用於形成重分佈層導孔106的開口其高寬比會過大或不必要地增加半導體元件100的尺寸。在一些情況下,若第一蝕刻停止層的厚度過小,於第一保護層104的蝕刻製程中蝕刻停止層將無法保護頂部金屬層102。
重分佈層導孔106填充於第一保護層104開口中並電連接頂部金屬層102。重分佈層導孔106之頂面與第一保護層104之頂面共平面。相較於其他方式,重分佈層導孔106之頂面與第一保護層104之頂面共平面關係為避免使重分佈層108中形成凹陷。在一些實施例中,重分佈層導孔106包含銅或銅合金。在一些實施例中,重分佈層導孔106包含鎢、金或其他適合的材料。在一些實施例中,重分佈層 導孔106為同於頂部金屬層102之材料。在一些實施例中,重分佈層導孔106為異於頂部金屬層102之材料。在一些實施例中,重分佈層導孔106係藉由電鍍形成。在一些實施例中,重分佈層導孔106係藉由濺射、PVD、CVD或其他適合的製程形成。
在一些實施例中包含蝕刻停止層,重分佈層導孔106的厚度大於第一保護層104的厚度。在一些實施例中,重分佈層導孔106與第一保護層104厚度相同。在一些實施例中,重分佈層導孔106的厚度自約200nm至約1800nm。在一些實施例中,重分佈層導孔106的厚度自約400nm至約1200nm。在一些情況下,若重分佈層導孔106的厚度過大,會不必要地增加半導體元件100的尺寸,並且由於重分佈層導孔106厚度的增加,會造成訊號行經重分佈層導孔106時更加延遲。在一些情況下,若重分佈層導孔106的厚度過小,重分佈層導孔106之頂面則無法與第一保護層104之頂面共平面或者第一保護層104的厚度過小以致於無法防止頂部金屬層102被氧化。
重分佈層108延伸至第一保護層104之上並電連接重分佈層導孔106。因重分佈層導孔106之頂面與該第一保護層104之頂面共平面,重分佈層108之底面為實質平坦的。此外,重分佈層108之頂面為實質平坦的。重分佈層108之頂面無凹陷有助於防止孔隙形成於第二保護層110中而導致的針孔。重 分佈層108延伸超出重分佈層導孔106於重分佈層導孔106的兩側上。在一些實施例中,重分佈層108包含一邊緣與重分佈層導孔106的一邊緣對齊並且只以單一方向延伸超出重分佈層導孔106。
重分佈層108有異於重分佈層導孔106之材料。在一些實施例中,重分佈層108包含鋁。在一些實施例中,重分佈層108包含鎢、金或其他適合的材料。在一些實施例中,重分佈層108有同於頂部金屬層102的材料。在一些實施例中,重分佈層108為異於頂部金屬層102的材料。形成重分佈層108的製程異於形成重分佈層導孔106的製程。在一些實施例中,重分佈層108係藉由濺射形成。在一些實施例中,重分佈層108係藉由PVD、CVD或其他適合的製程形成。
在一些實施例中,重分佈層108的厚度自約700nm至4200nm。在一些實施例中,重分佈層108的厚度自約1000nm至約3600nm。在一些情況下,若重分佈層108的厚度過小,重分佈層108的電阻會增加並造成訊息完整性的減弱。在一些情況下,若重分佈層108的厚度過大,會不必要地增加一半導體元件100的尺寸。
第二保護層110延伸至重分佈層108上方並於第一保護層之上。第二保護層110有助於防止重分佈層108被氧化。於重分佈層108上方之第二保護 層有實質平坦的頂面。第二保護層的實質平坦頂面使孔隙不復存在,此孔隙存在於其他元件中會導致重分佈層108的針孔形成並氧化。相較於其他半導體元件,第二保護層110中孔隙的免除改善了半導體元件100的可靠度。
在一些實施例中,第二保護層110包含氧化矽、氮化矽、聚亞胺、未摻雜矽玻璃(USG)、氟化矽玻璃(FSG)或其他適合的材料。在一些實施例中,第二保護層110為同於互連結構中之介電材料。在一些實施例中,第二保護層110為異於互連結構中之介電材料。在一些實施例中,第二保護層110為同於第一保護層104之材料。在一些實施例中,第二保護層110為異於第一保護層104之材料。在一些實施例中,第二保護層110係藉由旋轉塗佈、PVD、濺射、CVD或其他適合的製程形成。在一些實施例中,第二保護層110係由同於第一保護層104的製程形成。在一些實施例中,第二保護層110係由異於第一保護層104的製程形成。
在一些實施例中,第二保護層110的厚度自約200nm至2000nm。在一些實施例中,第二保護層的厚度自約400nm至1600nm。在一些情況下,若第二保護層110的厚度過大,用於曝露重分佈層108之開口其高寬比會增加並使充填變得更加困難。在一些情況下,若第二保護層110的厚度過小,第二保 護層110則無法保護重分佈層108以防氧化。在一些實施例中,第二保護層110具有同於第一保護層104之厚度。在一些實施例中,第二保護層110具有異於第一保護層104之厚度。
在一些實施例中,第二蝕刻停止層於第二保護層110上。第二蝕刻停止層具有異於第二保護層110之材料提供了不同的蝕刻選擇。在一些實施例中,第二蝕刻停止層包含氧化矽、氮化矽、氮氧化矽、碳化矽或其他適合的材料。在一些實施例中,第二蝕刻停止層有同於第一蝕刻停止層之材料。在一些實施例中,第二蝕刻停止層有異於第一蝕刻停止層之材料。
凸塊結構透過與第二保護層110中開口對齊之第二蝕刻停止層中的開口連接重分佈層108。在一些實施例中,第二蝕刻停止層係藉由濺射、PVD、CVD或其他適合的製程形成。在一些實施例中,第二蝕刻停止層的厚度自約200nm至約2000nm。在一些實施例中,第二蝕刻停止層的厚度自約300nm至約1200nm。在一些情況下,若第二蝕刻停止層的厚度過大,用於曝露部分重分佈層108的開口其高寬比會過大或者會不必要地增加半導體元件100的尺寸。在一些情況下,若第二蝕刻停止層的厚度過小,於蝕刻製程中第二蝕刻停止層將無法保護第二保護層110。在一些實施例中,第二蝕刻停 止層的厚度同於第一蝕刻停止層的厚度。在一些實施例中,第二蝕刻停止層的厚度異於第一蝕刻停止層的厚度。
藉由不同製程來形成重分佈層導孔106與重分佈層108,半導體元件100能避免於重分佈層導孔106上重分佈層108的頂面形成凹陷及後續所導致於第二保護層110上的孔隙。因此,相較於其他具有凹陷於重分佈層108頂面及/或孔隙於第二保護層110的元件,半導體元件100更能抵抗重分佈層108中因針孔而造成的氧化。
第2A圖係依據一些實施例,顯示半導體元件200之剖面圖。半導體元件200包含一些同於半導體元件100之元件。並且,這些相同的元件具有相同的對應符號。相較於半導體元件100,半導體元件200包含一重分佈層208延伸跨過兩個重分佈層導孔206a及206b。重分佈層導孔206a及206b連接至同一頂部金屬層102。半導體元件200包含兩個重分佈層導孔206a及206b,然而,在一些實施例中,半導體元件200包含多於兩個的重分佈層導孔。
相較於半導體元件100,包含重分佈層導孔206a及206b有助於降低重分佈層導孔206a及206b及重分佈層208間的電阻。重分佈層導孔206a及206b之頂面與第一保護層104之頂面實質共平面。重分佈層導孔206a及206b具有相同的寬度。在一些實施例 中,重分佈層導孔206a有異於重分佈層導孔206b之寬度。重分佈層208以兩者的方向延伸越過重分佈層導孔206a及206b。在一些實施例中,重分佈層208包含一邊緣與重分佈層導孔206a的邊緣或重分佈層導孔206b的邊緣對齊。在一些實施例中,重分佈層208包含一第一邊緣與重分佈層導孔206a的一邊緣對齊,及一第二邊緣與重分佈層導孔206b的一邊緣對齊。
第2B圖係依據一些實施例,顯示半導體元件200’之剖面圖。半導體元件200’包含一些同於半導體元件100之元件。並且,這些相同的元件具有相同的對應符號。相較於半導體元件200,半導體元件200’包含互連結構之介電材料220於頂部金屬層202a與頂部金屬層202b之間。重分佈層導孔206a’電連接頂部金屬層202a;而重分佈層導孔206b’電連接頂部金屬層202b。在一些實施例中,半導體元件200’包含多個重分佈層導孔連接頂部金屬層202a或頂部金屬層202b至少其中之一。
介電材料220將頂部金屬層202a與頂部金屬層202b隔離。含有介電材料220有助於半導體元件200’連接各部元件至重分佈層208。舉例來說,第一主動元件透過頂部金屬層202a電連接重分佈層208;同時,獨立於第一主動元件之第二主動元件,透過頂部金屬層202b電連接重分佈層208。在一些實 施例中,介電材料220包含氧化矽、氮化矽、氮氧化矽、碳化矽或其他適合的介電材料。在一些實施例中,介電材料220有同於第一保護層104或第二保護層110至少其中之一之材料。在一些實施例中,介電材料220為異於第一保護層104及第二保護層110兩者之材料。
第3圖係依據一些實施例,顯示半導體元件300之剖面圖。半導體元件300包含一些同於半導體元件100之元件。並且,這些相同的元件具有相同的對應符號。相較於半導體元件100,半導體元件300包含座落區330於重分佈層108上;及凸塊結構340及凸塊下金屬層350(UBM)用於連接重分佈層108至外部元件。座落區330與重分佈層導孔106間隔一段距離,因而座落區330完全不會與重分佈層導孔106有所重疊。
座落區330為藉由形成開口於第二保護層110中使得一部分重分佈層108曝露而成。在一些實施例中,第二保護層110中的開口係藉由蝕刻第二保護層110而成。在一些實施例中,光阻可沉積於第二保護層110之上。該光阻可被圖案化並於第二保護層110定義出開口位置用以形成座落區330。半導體元件300包含一個單一座落區330。在一些實施例中,半導體元件300包含多個座落區330。在一些實施例中,第一座落區位於重分佈層導孔106第一側, 而第二座落區則位於與第一側相反之重分佈層導孔106第二側。
凸塊結構340可為焊接凸塊。在一些實施例中,凸塊結構包含銅柱。凸塊結構係以回焊製程電連接半導體元件300至外部元件。半導體元件300包含一個單一凸塊結構340。在一些實施例中,半導體元件300於相同的座落區330包含多個凸塊結構。
凸塊下金屬層350係用於改善凸塊結構340與重分佈層108間的黏合性,並且能防止凸塊結構340的材料擴散至重分佈層108。在一些實施例中,凸塊下金屬層350包含許多層。在一些實施例中,凸塊下金屬層350包含擴散阻障層及晶種層。在一些實施例中,晶種層包含銅、銅合金、銀、金、鋁或其他適合的材料。在一些實施例中,晶種層的厚度自約100nm至約1000nm。在一些情況下,若晶種層的厚度過大,會不必要地增加半導體元件300的尺寸。在一些情況下,若晶種層的厚度過小,晶種層則無法提供凸塊結構340及重分佈層108間足夠的黏合性。在一些實施例中,擴散阻障層包含鈦、氮化鈦、鉭、氮化鉭或其他適合的材料。在一些實施例中,擴散阻障層的厚度自約50nm至約200nm。在一些情況下,若擴散阻障層的厚度過大,會不必要地增加半導體元件300的尺寸。在一些情況下,若擴散阻障層的厚度過小,擴散阻障層則無法提供足 夠的阻障功能去防止材料自凸塊結構340擴散至重分佈層108。
在一些實施例中,凸塊下金屬層350沿第二保護層110之頂面延伸。在一些實施例中,凸塊下金屬層350使第二保護層110全表面曝露。
第4圖係依據一些實施例,顯示製造半導體元件方法400的作業流程圖。在一些實施例中,方法400係用於形成半導體元件100(第1圖)、半導體元件200(第2A圖)、半導體元件200’(第2B圖)或半導體元件300(第3圖)。作業402中,於第一保護層中定義出開口以曝露頂部傳導層。在一些實施例中,頂部傳導層為頂部金屬層。第一保護層中的開口係藉由蝕刻製程形成。在一些實施例中,蝕刻停止層於第一保護層與頂部傳導層之間。在一些實施例中,蝕刻製程包含多重步驟蝕刻製程。在一些實施例中,蝕刻製程形成錐狀側壁於開口中。在一些實施例中,開口中的側壁實質垂直於頂部傳導層的頂面。在一些實施例中,第一保護層的厚度自約300nm至約1900nm。在一些實施例中,第一保護層的厚度自約500nm至約1500nm。在此階段,第一保護層的厚度大於第一保護層104(第1圖)的厚度,係因後續的平坦化製程會減少第一保護層的厚度以符合第一保護層104的厚度。
作業404中,第一傳導材料鍍於第一保護 層上並填滿開口。第一傳導材料完全填滿該開口並沿著第一保護層之頂面延伸。在一些實施例中,第一傳導材料包含銅或銅合金。在一些實施例中,鍍覆製程包含電化學電鍍(ECP)。在一些實施例中,第一傳導材料的厚度自約450nm至約2150nm。在一些實施例中,第一傳導材料的厚度自約600nm至約1600nm。在一些情況下,若第一傳導材料的厚度過小,第一傳導材料則無法完全填滿第一保護層中的開口。在一些情況下,若第一傳導材料的厚度過大,會不必要地浪費材料及增加生產成本。
作業406中,第一傳導材料被平坦化。因第一傳導材料被平坦化的關係,平坦化後第一傳導材料之頂面與平坦化後第一保護層之頂面共平面。該平坦化製程移除部分第一保護層並且降低於開口中之第一傳導材料的高度。在一些實施例中,平坦化之第一保護層的厚度自約200nm至約1800nm。在一些實施例中,平坦化之第一保護層的厚度自約400nm至約1200nm。在一些實施例中,平坦化之第一傳導材料的厚度自約200nm至約1800nm。在一些實例中,平坦化之第一傳導材料的厚度自約400nm至約1200nm。在一些實施例中,平坦化製程為化學機械平坦化製程(CMP)。在一些實施例中,平坦化製程為一蝕刻製程。
作業408中,第二傳導材料沉積於第一保 護層上。第二傳導材料電連接第一傳導材料。因作業406中平坦化製程的關係,第二傳導材料之底面與第一保護層之頂面共平面。在一些實施例中,第二傳導材料沿一整體第一保護層之頂面延伸。第二傳導材料異於第一傳導材料。在一些實施例中,第二傳導材料包含鋁。在一些實施例中,第二傳導材料包含鎢、金或其他適合的材料。沉積製程異於作業404中的鍍覆製程。在一些實施例中,第二傳導材料係以濺射製程沉積。在一些實施例中,第二傳導材料係以PVD、CVD或其他適合的製程沉積。在一些實施例中,第二傳導材料的厚度自約700nm至約4200nm。在一些實施例中,第二傳導材料的厚度自約1000nm至約3600nm。於第一傳導材料上之第二傳導材料之頂面為實質平坦的。
作業410中,第二傳導材料被圖案化以定義出重分佈層。第二傳導材料係以蝕刻製程圖案化。光阻材料沉積於第二傳導材料上而後被圖案化以定義出重分佈層的圖形。第二傳導材料接著被蝕刻藉以將光阻上的圖案轉移至第二傳導材料上。圖案化之第二傳導材料延伸越過第一傳導材料於第一傳導材料之至少一側。在一些實施例中,圖案化之第二傳導材料延伸越過第一傳導材料於第一傳導材料之兩側。在一些實施例中,圖案化之第二傳導材料之一邊緣與第一傳導材料之一邊緣對齊。
作業412中,第二保護層披覆於重分佈層上方,並且,第二保護層也披覆於未受重分佈層覆蓋而曝露之第一保護層上。於重分佈層上之第二保護層之頂面為實質平坦的。於第一傳導材料上之第二保護層無孔隙存在。在一些實施例中,第二保護層係藉由旋轉塗佈、PVD、CVD、濺射或其他適合的製程形成。
在一些實施例中,至少有一作業可自方法400中移除。舉例來說,在一些實施例中,若第二傳導材料沒有覆被沉積於第一保護層之上方,則作業410可被移除。在一些實施例中,可增加額外的作業至方法400中。舉例來說,在一些實施例中,方法400包含用於曝露出重分佈層之座落區及形成凸塊結構於座落區上之作業流程。在一些實施例中,方法400中的作業順序可被調整。舉例來說,在一些實施例中,於第二傳導材料被圖案化之前,將第二保護層披覆於第二傳導材料上,爾後再披覆額外的第二保護層於圖案化之第二傳導材料的側壁上。
第5A圖係依據一些實施例,顯示半導體元件500於第一保護層中形成開口後之剖面圖。半導體元件500與半導體元件100相似並包含一些同於半導體元件100之元件。這些相同的元件具有相同的對應符號。開口550形成於第一保護層104中。開口550具有錐狀側壁。在一些實施例中,開口550具有側壁 實質垂直於頂部金屬層102的頂面。
第5B圖係依據一些實施例,顯示半導體元件500’於鍍覆第一傳導材料後之剖面圖。半導體元件500’與半導體元件100相似並包含一些同於半導體元件100之元件。這些相同的元件具有相同的對應符號。鍍覆之第一傳導材料包含重分佈層導孔106以及第一傳導材料560沿第一保護層104之頂面延伸。
第5C圖係依據一些實施例,顯示半導體元件500”於第一傳導材料平坦化後之剖面圖。半導體元件500”與半導體元件100相似並包含一些同於半導體元件100之元件。這些相同的元件具有相同的對應符號。相較於半導體元件500’,半導體元件500”不包含於第一保護層104上之第一傳導材料560。在一些實施例中,由於平坦化製程的關係,半導體元件500”中第一保護層104的厚度及重分佈層導孔106的厚度比半導體元件500’來得小。
第5D圖係依據一些實施例,顯示半導體元件500*於沉積第二傳導材料後之剖面圖。半導體元件500*與半導體元件100相似並包含一些同於半導體元件100之元件。這些相同的元件具有相同的對應符號。沉積之第二傳導材料570沿第一保護層104之頂面延伸並電連接重分佈層導孔106。
第5E圖係依據一些實施例,顯示半導體 元件500^於圖案化第二傳導材料後之剖面圖。半導體元件500^與半導體元件100相似並包含一些同於半導體元件100之元件。這些相同的元件具有相同的對應符號。光阻580形成於沉積之第二傳導材料570上並圖案化以定義出重分佈層的圖形。
第5F圖係依據一些實施例,顯示半導體元件500#於圖案化第二傳導材料後之剖面圖。半導體元件500#與半導體元件100相似並包含一些同於半導體元件100之元件。這些相同的元件具有相同的對應符號。沉積之第二傳導材料570被圖案化以形成重分佈層108並且光阻580被移除。在一些實施例中,光阻580係以灰化製程移除。
本揭露之部分實施例中係關於一種半導體元件包含第一保護層於互連結構上。該半導體元件進一步包含第一重分佈線(RDL)導孔延伸貫穿位於第一保護層之開口以電連接互連結構。該第一重分佈線導孔包含第一傳導材料。該半導體元件進一步包含重分佈線位於第一保護層之上並電連接第一重分佈線導孔。該重分佈線包含異於第一傳導材料之第二傳導材料。該重分佈線以平行於第一保護層之頂面的方向延伸超出第一重分佈線導孔。
本揭露之其他實施例中係關於一種半導體元件包含第一保護層於互連結構之上。該半導體元件進一步包含重分佈線(RDL)導孔延伸貫穿位於 第一保護層之開口以電連接互連結構。該重分佈線導孔包含第一傳導材料。該半導體元件進一步包含重分佈線於第一保護層上並且電連接重分佈線導孔。該重分佈線包含異於第一傳導材料之第二傳導材料。該半導體元件進一步包含第二保護層於重分佈線之上,其中於重分佈線之上之第二保護層之頂面為實質平坦的。
本揭露仍有其他實施例係關於一種製造半導體元件的方法。該方法包含將第一傳導材料鍍於第一保護層上。該第一傳導材料填滿於一第一保護層之開口中並且電連接互連結構。該方法進一步包含平坦化第一傳導材料。該第一傳導材料之頂面與第一保護層之頂面共平面。該方法進一步包含沉積第二傳導材料於第一保護層之上。該第二傳導材料異於第一傳導材料。該第二傳導材料電連接於開口中之第一傳導材料。該方法進一步包含圖案化第二傳導材料以定義出一重分佈線(RDL)。
前文概述數個實施例之特徵以使得熟習該項技術者可更好地理解本揭示內容之態樣。熟習該項技術者應瞭解,可容易地將本揭示內容用作設計或修改用於實現相同目的及/或達成本文引入之實施例的相同優點之其他製程及結構之基礎。熟習該項技術者亦應認識到,此類等效物構造不違背本揭示內容之精神及範疇,且可在不違背本揭示內容 之精神及範疇之情況下於此作出各種變化、替代以及變更。

Claims (1)

  1. 一種半導體元件,包含:一第一保護層於一互連結構之上;一第一重分佈線(RDL)導孔延伸貫穿於該第一保護層中之一開口以電連接該互連結構,其中該第一重分佈線導孔包含一第一傳導材料;以及一重分佈線於第一保護層之上並電連接該第一重分佈線導孔,其中該重分佈線包含一第二傳導材料異於該第一傳導材料,並且該重分佈線以一平行於該第一保護層之一頂面的方向延伸越過該第一重分佈線導孔。
TW106107261A 2016-07-29 2017-03-06 半導體元件 TW201816968A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/223,492 US9991189B2 (en) 2016-07-29 2016-07-29 Semiconductor device having a dual material redistribution line
US15/223,492 2016-07-29

Publications (1)

Publication Number Publication Date
TW201816968A true TW201816968A (zh) 2018-05-01

Family

ID=61010018

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106107261A TW201816968A (zh) 2016-07-29 2017-03-06 半導體元件

Country Status (3)

Country Link
US (4) US9991189B2 (zh)
CN (1) CN107665871A (zh)
TW (1) TW201816968A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017031027A1 (en) * 2015-08-20 2017-02-23 Adesto Technologies Corporation Offset test pads for wlcsp final test
US9991189B2 (en) * 2016-07-29 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a dual material redistribution line
US10541218B2 (en) * 2016-11-29 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer structure and fabrication method therefor
US12159846B2 (en) * 2019-07-01 2024-12-03 Texas Instruments Incorporated Process flow for fabrication of cap metal over top metal with sinter before protective dielectric etch
KR102609302B1 (ko) * 2019-08-14 2023-12-01 삼성전자주식회사 반도체 패키지의 제조 방법
US11515274B2 (en) * 2020-05-28 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11753736B2 (en) * 2020-11-16 2023-09-12 Raytheon Company Indium electroplating on physical vapor deposition tantalum
WO2025110762A1 (ko) * 2023-11-21 2025-05-30 하나 마이크론(주) 커넥팅 구조체 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091422A (ja) * 1998-09-16 2000-03-31 Sony Corp 多層配線構造の製造方法
WO2000044043A1 (fr) * 1999-01-22 2000-07-27 Hitachi, Ltd. Dispositif a semi-conducteurs et son procede de fabrication
US6605525B2 (en) * 2001-05-01 2003-08-12 Industrial Technologies Research Institute Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
JP2007294786A (ja) * 2006-04-27 2007-11-08 Elpida Memory Inc 半導体装置及びその製造方法
US7652378B2 (en) * 2006-10-17 2010-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum-based interconnection in bond pad layer
US8546254B2 (en) * 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US9053943B2 (en) * 2011-06-24 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad design for improved routing and reduced package stress
US8703542B2 (en) * 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8846548B2 (en) * 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US9991189B2 (en) * 2016-07-29 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a dual material redistribution line

Also Published As

Publication number Publication date
US11410882B2 (en) 2022-08-09
US20210020506A1 (en) 2021-01-21
US9991189B2 (en) 2018-06-05
US20180286784A1 (en) 2018-10-04
CN107665871A (zh) 2018-02-06
US20180033745A1 (en) 2018-02-01
US12027447B2 (en) 2024-07-02
US20220352022A1 (en) 2022-11-03
US10811314B2 (en) 2020-10-20

Similar Documents

Publication Publication Date Title
US11784124B2 (en) Plurality of different size metal layers for a pad structure
US12027447B2 (en) Semiconductor device having a dual material redistribution line
TWI735992B (zh) 半導體裝置及其製造方法
US8759949B2 (en) Wafer backside structures having copper pillars
CN103151329B (zh) 用于封装芯片的钝化层
TWI712141B (zh) 半導體封裝
US9006891B2 (en) Method of making a semiconductor device having a post-passivation interconnect structure
TWI429047B (zh) 積體電路結構
US9385076B2 (en) Semiconductor device with bump structure on an interconncet structure
US10269736B2 (en) Method of forming metal pads with openings in integrated circuits including forming a polymer extending into a metal pad
US10163862B2 (en) Package structure and method for forming same
CN102005417A (zh) 用于铜柱结构的自对准保护层
TWI677904B (zh) 半導體裝置及其形成方法
US10037953B2 (en) Contact pad for semiconductor devices
US10134694B2 (en) Method of forming redistribution layer