[go: up one dir, main page]

TW201816860A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW201816860A
TW201816860A TW106125713A TW106125713A TW201816860A TW 201816860 A TW201816860 A TW 201816860A TW 106125713 A TW106125713 A TW 106125713A TW 106125713 A TW106125713 A TW 106125713A TW 201816860 A TW201816860 A TW 201816860A
Authority
TW
Taiwan
Prior art keywords
fin
fins
substrate
semiconductor device
width
Prior art date
Application number
TW106125713A
Other languages
English (en)
Other versions
TWI648774B (zh
Inventor
張哲誠
林志翰
曾鴻輝
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201816860A publication Critical patent/TW201816860A/zh
Application granted granted Critical
Publication of TWI648774B publication Critical patent/TWI648774B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H10P76/4085—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供鰭式場效電晶體裝置及其形成方法，此方法包含在基底上方形成複數個圖案化遮罩堆疊，保護基底之此複數個圖案化遮罩堆疊具有一致的寬度，移除基底之未受保護的部分，以在基底中形成複數個凹陷，位於相鄰凹陷之間的基底之未被移除的部分形成複數個鰭，移除此複數個鰭的一部分，此複數個鰭中的第一鰭的寬度小於此複數個鰭中的第二鰭的寬度。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於具有鰭式場效電晶體(fin filed-effect transistor，FinFET)的半導體裝置及其形成方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過依序在半導體基底上方沉積絕緣層或介電層、導電層和半導體層的材料，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
電晶體是經常用於半導體裝置中的元件。舉例來說，在單一的積體電路(integrated circuit，IC)上方可具有大量的電晶體(例如數百個、數千個或數百萬個電晶體)。舉例來說，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)為使用於半導體裝置製造之一種常見類型的電晶體。平面型電晶體(例如平面型金屬氧化物半導體場效電晶體)一般包含設置在基底中之通道區上方的閘極介電質和形成於閘極介電質上方的閘極電極。電晶體的源極區和汲極區形成於通道區的兩側。
多閘極場效電晶體(multiple gate field-effect transistor，MuGFETs)為半導體技術近來的發展。一種類型的多閘極場效電晶體被稱為鰭式場效電晶體(FinFET)，鰭式場效電晶體為包含從積體電路的半導體表面垂直突出之鰭狀半導體材料的電晶體結構。
在一些實施例中，提供一種半導體裝置的形成方法，此方法包含在基底上方形成複數個圖案化遮罩堆疊，保護基底之此複數個圖案化遮罩堆疊的部件具有一致的寬度；移除基底之未受保護的部分，以在基底中形成複數個凹陷，位於相鄰凹陷之間的基底之未被移除的部分形成複數個鰭；以及移除此複數個鰭的一部分，此複數個鰭中的第一鰭的寬度小於此複數個鰭中的第二鰭的寬度。
在一些其他實施例中，提供一種半導體裝置的形成方法，此方法包含在基底上方形成複數個圖案化遮罩堆疊，保護基底之複數個圖案化遮罩堆疊具有一致的寬度；使用此複數個圖案化遮罩堆疊作為蝕刻遮罩，實施第一蝕刻製程，第一蝕刻製程在基底中形成複數個溝槽，位於相鄰溝槽之間的基底的部分形成複數個鰭；以及使用此複數個圖案化遮罩堆疊作為蝕刻遮罩，實施第二蝕刻製程以重塑此複數個鰭，第二蝕刻製程不同於第一蝕刻製程，在第二蝕刻製程之後，此複數個鰭中的第一鰭的寬度小於此複數個鰭中的第二鰭的寬度。
在另外一些實施例中，提供一種半導體裝置，半導體裝置包含基底；第一鰭，從基底的頂表面延伸，其中第一 鰭具有第一高度，且其中第一鰭的頂部具有第一寬度；第二鰭，從基底的頂表面延伸，第二鰭與第一鰭相鄰，其中第二鰭具有第二高度，且其中第二鰭的頂部具有第二寬度；以及第三鰭，從基底的頂表面延伸，第三鰭位於第一鰭與第二鰭之間，其中第三鰭具有第三高度，其中第三鰭的頂部具有第三寬度，且其中第三寬度小於第一寬度和第二寬度。
100、1600‧‧‧半導體裝置
101‧‧‧基底
101b、701B、701B’‧‧‧底表面
103‧‧‧第一遮罩層
105‧‧‧第二遮罩層
107‧‧‧遮罩層
109‧‧‧原生氧化層
201A、201B、301A、301B、403、501、603、701‧‧‧開口
203‧‧‧未移除部分
303A、303B、303C、305A、305B、305C、307A、307B、307C‧‧‧鰭
309、1001‧‧‧部分
311、315、319‧‧‧第一側壁
313、317、321‧‧‧第二側壁
401‧‧‧第三遮罩層
503A、503B、503C‧‧‧基座
601‧‧‧第四遮罩層
801、805‧‧‧介電材料
803‧‧‧襯墊
901‧‧‧淺溝槽隔離區
1003、1007‧‧‧第一面
1005、1009‧‧‧第二面
1101‧‧‧虛設閘極介電質
1103‧‧‧虛設閘極電極
1201A、1201C‧‧‧虛設閘極堆疊
1203‧‧‧閘極間隙壁
1301A、1301C‧‧‧凹陷
1401A、1401C‧‧‧源極/汲極區
1501A、1501C‧‧‧鰭式場效電晶體
1503‧‧‧第一層間介電質
1505‧‧‧第二層間介電質
1507A、1507C‧‧‧取代閘極堆疊
1509A、1509C‧‧‧閘極介電質
1511A、1511C‧‧‧閘極電極
1513A、1513C‧‧‧閘極接點
1515A、1515C‧‧‧矽化物
1517A、1517C‧‧‧源極/汲極接點
1700‧‧‧方法
1701、1703、1705、1707、1709、1711、1713、1715、1717、1719、1721‧‧‧步驟
D1、D2‧‧‧深度
H1、H2、H3‧‧‧高度
W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11‧‧‧寬度
α1、α2、α3、α4、α5、α6、α7、α8、α9、α10‧‧‧角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1-2、3A-3B、4-9、10A-10C、11、12A-15A、12B-15B、12C-15C圖為依據一些實施例之製造半導體裝置的各種中間階段的剖面示意圖。
第16A、16B和16C圖為依據一些實施例之半導體裝置的剖面示意圖。
第17圖為依據一些實施例之形成半導體裝置的方法的流程圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包 含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
以下描述本發明實施例係有關於特定內容，即鰭狀結構及其形成方法。在一些實施例中，可使用鰭狀結構形成半導體裝置，例如鰭式場效電晶體(FinFET)。此處描述的各種實施例允許擴大鰭狀環彎曲窗口(fin loop bending window)、源極/汲極磊晶均勻性控制、大的源極/汲極接觸著陸窗口、較低的接觸電阻、較佳的晶圓允收測試(wafer acceptance test，WAT)和可靠性效能以及較佳的電路測試(circuit probe，CP)產率效能。
第1-15C圖為依據一些實施例之製造半導體裝置100的各種中間階段的剖面示意圖。第1圖為基底101(也可被稱 為初始基底)的剖面示意圖，基底101可為晶圓的一部分。基底101可為半導體基底，例如塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor on insulator，SOI)基底或類似基底，基底101可被摻雜(例如p型或n型摻雜物)或未摻雜。一般來說，絕緣層上覆半導體基底包含形成於絕緣層上的半導體材料層。舉例來說，絕緣層可為埋置氧化物(buried oxide，BOX)層、氧化矽層或類似材料。提供絕緣層於基底上，一般為矽基底或玻璃基底。也可使用例如多層基底或梯度(gradient)基底的其他基底。在一些實施例中，基底101的材料可包含矽、鍺、包含碳化矽、砷化鎵、磷化鎵、磷化銦砷化銦及/或銻化銦的化合物半導體、包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導體或前述之組合。
基底101可包含積體電路裝置(未顯示)。本發明所屬技術領域者可以理解，可在基底101中及/或基底101上形成各種積體電路裝置，例如電晶體、二極體、電容、電阻、類似元件或前述之組合，以產生半導體裝置100的設計的結構和功能要求。積體電路裝置可透過使用任何合適的方法形成。在一些實施例中，原生氧化層109可覆蓋基底101的頂表面。或者，基底101的頂表面可不具有原生氧化層109。在這些實施例中，原生氧化層109可透過使用合適的清潔製程從基底101移除。
遮罩層107形成於基底101上方。在一些實施例中，遮罩層107可為多層遮罩且也可被稱為遮罩堆疊(後續圖案化後也可被稱為圖案化的遮罩堆疊)。在顯示的實施例中，遮罩層107包括形成於基底101上方的第一遮罩層103和形成於第 一遮罩層103上方的第二遮罩層105。第一遮罩層103可為硬遮罩，此硬遮罩包括氧化物，例如氧化矽或類似物。第一遮罩層103也可被稱為墊氧化物。在一些實施例中，其中第一遮罩層103包括氧化矽且基底101包括矽，第一遮罩層103可透過氧化基底101的表面層形成。在其他實施例中，第一遮罩層103可透過使用原子層沉積(Atomic Layer Deposition，ALD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、類似製程或前述之組合形成。在一些實施例中，第一遮罩層103可具有在約100Å與約1000Å之間的厚度。可以理解的是，本文引述的數值僅為範例，在不改變本發明實施例的原則下，可採用不同的數值。
第二遮罩層105可為硬遮罩，此硬遮罩包括氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似物或前述之組合。在一些實施例中，其中第二遮罩層105包括氮化矽，第二遮罩層105可透過使用熱氮化、電漿陽極氮化、低壓化學氣相沉積(Low-Pressure CVD，LPCVD)、電漿增強化學氣相沉積(Plasma Enhanced CVD，PECVD)、類似製程或前述之組合形成。在一些實施例中，第二遮罩層105可具有在約200Å與約1000Å之間的厚度。
請參照第2圖，將遮罩層107圖案化以在遮罩層107中形成開口201A和201B。開口201A和201B暴露基底101的多個部分。在一些實施例中，從上視角度觀之，開口201A和201B可具有在長度方向彼此平行的長條形部分。再者，從上視角度觀之，每一個或一些遮罩層107的未移除部分203可由個別的開口201A及/或201B環繞。在一些實施例中，遮罩層107可透過使 用合適的光微影製程和蝕刻製程圖案化。在一些其他實施例中，遮罩層107可透過多重圖案化製程圖案化，例如自對準雙重圖案化(self-aligned double patterning，SADP)製程、自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程或類似製程，這些製程允許形成具有縮小的臨界尺寸(critical dimension，CD)和間距的部件。在這些實施例中，一個或多個額外的遮罩層、一個或多個心軸(mandrel)層以及一個或多個間隔層(未顯示)可形成於遮罩層107上方。可將這些一個或多個額外的遮罩層、一個或多個心軸(mandrel)層以及一個或多個間隔層圖案化以形成所期望的圖案，然後將上述圖案轉移至遮罩層107。第2圖所示之開口201A和201B的圖案和遮罩層107的未移除部分203的圖案僅用於說明。在一些其他實施例中，可依據半導體裝置100的設計需求改變開口201A和201B的圖案和遮罩層107的未移除部分203的圖案。在顯示的實施例中，遮罩層107之所有的未移除部分203具有相同的寬度。或者，遮罩層107的未移除部分203可具有不同的寬度。在一些實施例中，開口201A的寬度W1小於開口201B的寬度W2。如下更詳細描述，使用開口201A和201B的不同寬度以在基底101中形成冠狀(crown-shaped)鰭結構(請參照第5圖)。在一些實施例中，開口201A的寬度W1可在約5nm與約50nm之間。在一些實施例中，開口201B的寬度W2可在約10nm與約100nm之間。
請參照第3A圖和第3B圖，將基底101圖案化以在基底101中形成開口301A和301B，其中第3B圖顯示半導體裝置100的一部分309的放大圖。開口301A對應遮罩層107中個別的 開口201A(請參照第2圖)，且開口301B對應遮罩層107中個別的開口201B(請參照第2圖)。從上視角度觀之，開口301A可具有與開口201A相似的圖案，且從上視角度觀之，開口301B可具有與開口201B相似的圖案。在一些實施例中，開口301B的寬度大於開口301A的寬度。開口301A和301B的深度D1可在約5nm與約500nm之間。位於相鄰開口301A和301B之間的基底101的半導體材料的條帶形成一組鰭303A、305A和307A、一組鰭303B、305B和307B以及一組鰭303C、305C和307C。在一些實施例中，相鄰的鰭303A、305A和307A透過相應的開口301A隔開，相鄰的鰭303B、305B和307B透過相應的開口301A隔開，且相鄰的鰭303C、305C和307C透過相應的開口301A隔開。再者，一組鰭303A、305A和307A透過相應的開口301B與一組鰭303B、305B和307B隔開，且一組鰭303B、305B和307B透過相應的開口301B與一組鰭303C、305C和307C隔開。
第3B圖顯示半導體裝置100的一部分309(如第3A圖所標示)的放大圖，此放大圖顯示一組鰭303C、305C和307C。在顯示的實施例中，鰭303C的頂部的寬度W3小於鰭303C的中間部的寬度W4，且鰭303C的中間部的寬度W4小於鰭303C的底部的寬度W5。或者，寬度W3可大致等於寬度W4和W5。在一些實施例中，寬度W3可在約1nm與約50nm之間，例如在約3nm與約8nm之間。在一些實施例中，寬度W4可在約1nm與約50nm之間，例如在約5nm與約10nm之間。在一些實施例中，寬度W5可在約1nm與約50nm之間，例如在約7nm與約15nm之間。相似地，鰭305C的頂部的寬度W6小於鰭305C的中間部的寬度W7， 且鰭305C的中間部的寬度W7小於鰭305C的底部的寬度W8。或者，寬度W6可大致等於寬度W7和W8。在一些實施例中，寬度W6可在約1nm與約50nm之間，例如在約1nm與約5nm之間。在一些實施例中，寬度W7可在約1nm與約50nm之間，例如在約2nm與約8nm之間。在一些實施例中，寬度W8可在約1nm與約50nm之間，例如在約7nm與約12nm之間。再者，鰭307C的頂部的寬度W9小於鰭307C的中間部的寬度W10，且鰭307C的中間部的寬度W10小於鰭307C的底部的寬度W11。或者，寬度W9可大致等於寬度W10和W11。在一些實施例中，寬度W9可在約1nm與約50nm之間，例如在約3nm與約8nm之間。在一些實施例中，寬度W10可在約1nm與約50nm之間，例如在約5nm與約10nm之間。在一些實施例中，寬度W11可在約1nm與約50nm之間，例如在約7nm與約15nm之間。具有上述尺寸的本發明實施例允許鰭狀環彎曲窗口擴大、源極/汲極磊晶均勻性控制、大的源極/汲極接觸著陸窗口、較低的接觸電阻、較佳的晶圓允收測試(WAT)和可靠性效能以及較佳的電路測試(CP)產率效能。
鰭303C具有第一側壁311和與第一側壁311相對的第二側壁313，使得第一側壁311與平行於基底101的底表面101b的表面形成角度α1，且第二側壁313與平行於基底101的底表面101b的表面形成角度α2。在顯示的實施例中，角度α1大於角度α2。鰭305C具有第一側壁315和與第一側壁315相對的第二側壁317，使得第一側壁315與平行於基底101的底表面101b的表面形成角度α3，且第二側壁317與平行於基底101的底表面101b的表面形成角度α4。在顯示的實施例中，角度α3大致等於 角度α4。鰭307C具有第一側壁319和與第一側壁319相對的第二側壁321，使得第一側壁319與平行於基底101的底表面101b的表面形成角度α5，且第二側壁321與平行於基底101的底表面101b的表面形成角度α6。在顯示的實施例中，角度α5小於角度α6。此外，角度α3和α4可小於角度α5及/或α6，且角度α3和α4可大致等於角度α2及/或α5。在一些實施例中，角度α1可在約90°與約130°之間。在一些實施例中，角度α2可在約90°與約110°之間。在一些實施例中，角度α3可在約90°與約115°之間。在一些實施例中，角度α4可在約90°與約115°之間。在一些實施例中，角度α5可在約90°與約110°之間。在一些實施例中，角度α6可在約90°與約130°之間。再者，鰭303A和303B的尺寸可大致等於鰭303C的尺寸，鰭305A和305B的尺寸可大致等於鰭305C的尺寸，且鰭307A和307B的尺寸可大致等於鰭307C的尺寸。
請參照第3B圖，在顯示的實施例中，遮罩層107的未移除部分203具有相同的寬度，使得遮罩層107的未移除部分203的寬度等於臨界尺寸(CD)，此臨界尺寸為透過遮罩層107的圖案化製程可實現的最小寬度。然而，鰭305C較鰭303C和307C薄。如下更詳細描述，透過使用遮罩層107的未移除部分203作為蝕刻遮罩蝕刻基底101，由於鰭303C和307C鄰近鰭305C，因此蝕刻鰭305C的比蝕刻鰭303C和307C快。因此，鰭305C的頂部的寬度可小於遮罩層107的未移除部分203的寬度，而鰭303C和307C的頂部的寬度可大致等於遮罩層107的未移除部分203的寬度。因此，在這些實施例中，鰭305C的寬度可小於臨界尺寸，而鰭303C和307C的寬度可大致等於臨界尺 寸。在顯示的實施例中，寬度W6小於寬度W3和W9，寬度W7小於寬度W4和W10，寬度W8小於寬度W5和W11。如下更詳細描述，透過適當地改變形成鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的圖案化製程的參數，可調整W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11的比值。在一些實施例中，W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11的比值可在約0.1與約1之間。再者，透過適當地改變形成鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的圖案化製程的參數，可依據最終的鰭式場效電晶體的規格調整角度α1、α2、α3、α4、α5和α6至所期望的數值。在其他實施例中，其中期望鰭303C、305C和307C具有大於臨界尺寸，將遮罩層107圖案化，使得對應鰭305C之未移除部分203的寬度小於對應鰭303C和307C之未移除部分203的寬度，其中對應於鰭305C之未移除部分203的寬度大於臨界尺寸。
請再參照第3A圖和第3B圖，可透過一個或多個合適的蝕刻製程將基底101圖案化以形成開口301A和301B，而使用遮罩層107的未移除部分203作為蝕刻遮罩。此一個或多個合適的蝕刻製程可包含非等向性乾蝕刻製程或類似製程。在一些實施例中，其中原生氧化層109覆蓋基底101的頂表面(未顯示於第3A圖和第3B圖，請參照第1圖)，此一個或多個合適的蝕刻製程可包含第一蝕刻製程將原生氧化層109圖案化。第一蝕刻製程也可被稱為穿透(breakthrough，BT)蝕刻製程。在一些實施例中，其中基底101由矽形成且原生氧化層109由氧化矽形成，穿透蝕刻製程為有著蝕刻製程氣體的反應性離子蝕刻 (reactive ion etch，RIE)製程，蝕刻製程氣體包含CHF3、Ar、CF4、N2、O2、CH2F2、SF3、類似物或前述之組合。可實施反應性離子蝕刻製程在約2秒與約20秒之間的蝕刻時間tBT，在約2mTorr與約30mTorr之間的壓力，在約10℃與約100℃之間的溫度，在約100W與約1500W之間的射頻(radio frequency，RF)功率，以及在約10V與約800V之間的電壓偏壓。
在一些實施例中，如果使用穿透蝕刻製程，在穿透蝕刻製程之後，實施第二蝕刻製程將基底101圖案化並形成開口301A和301B。第二蝕刻製程也可被稱為主要蝕刻(main etch，ME)製程。在一些實施例中，其中基底101由矽形成，主要蝕刻製程為有著蝕刻製程氣體的反應性離子蝕刻製程，蝕刻製程氣體包含N2、NH3、HF、Ar、HBr、O2、CHxFy、類似物或前述之組合。可實施反應性離子蝕刻製程在約10秒與約200秒之間的蝕刻時間tME，在約0mTorr與約2000mTorr之間的壓力，在約30℃與約200℃之間的溫度，在約100W與約800W之間的射頻功率，以及在約50V與約600V之間的電壓偏壓。
在一些實施例中，選擇遮罩層107的開口201A的寬度W1(請參照第2圖)，使得每一組鰭中相鄰鰭之間的距離(例如一組鰭303A、305A和307A中的距離、一組鰭303B、305B和307B中的距離以及一組鰭303C、305C和307C中的距離)小至足以在同一組鰭之間產生鄰近效應(proximity effect)。由於鄰近效應，因此蝕刻鰭305A、305B和305C比蝕刻鰭303A、303B、303C、307A、307B和307C快。再者，可增加反應性離子蝕刻製程的射頻功率，以增加電漿的強度並增加鰭305A與鰭 303A/307A之間的厚度差異、鰭305B與鰭303B/307B之間的厚度差異以及鰭305C與鰭303C/307C之間的厚度差異。因此，鰭305A比鰭303A/307A薄，鰭305B比鰭303B/307B薄，鰭305C比鰭303C/307C薄。
在一些實施例中，主要蝕刻製程可透過使用蝕刻製程氣體的第一混合物實施，蝕刻製程氣體的第一混合物包括使基底101的化學蝕刻速率大於基底101的轟擊(bombardment)蝕刻速率的蝕刻製程氣體。化學蝕刻速率與轟擊蝕刻速率的期望的比值可透過在第一混合物中相對於化學活性蝕刻製程氣體(舉例來說，例如NH3、HF、HBr、O2或類似物)包含較少量的化學惰性蝕刻製程氣體(舉例來說，例如N2、Ar或類似物)達成。再者，由於化學蝕刻比轟擊蝕刻更具等向性，主要蝕刻製程的非等向性可透過改變相對於化學活性氣體之化學惰性氣體的量調整。在一些實施例中，透過在第一混合物中相對於化學活性蝕刻製程氣體包含較少量的化學惰性蝕刻製程氣體，可調整橫向蝕刻速率(在平行於基底101的底表面101b的方向上)與垂直蝕刻速率(在垂直於基底101的底表面101b的方向上)的比值至接近1。因此，可降低主要蝕刻製程的非等向性。在一些實施例中，也可透過降低控制參與轟擊蝕刻之離子能量的偏壓電壓來降低主要蝕刻製程的非等向性。由於降低了主要蝕刻製程的非等向性，鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的側壁可比期望中具有較小的斜率。第3B圖中以虛線描繪出在主要蝕刻製程之後的鰭303C、305C和307C的形狀。在一些實施例中，主要蝕刻製程之橫向蝕刻速率 與垂直蝕刻速率的比值可在約0.3與約1之間。
在一些實施例中，第二蝕刻製程(主要蝕刻製程)之後可進行第三蝕刻製程，以進一步改變鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的尺寸和形狀。第三蝕刻製程進一步蝕刻鰭303A、303B、303C、305A、305B、305C、307A、307B和307C，以得到所期望的W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11的比值。再者，第三蝕刻製程可改善鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的側壁的平坦度，且可透過調整角度α1、α2、α3、α4、α5和α6至接近90度來增加鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的側壁的斜率。透過增加鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的側壁的斜率，可改善鰭的隔離特性。第三蝕刻製程也可被稱為過蝕刻(over-etch，OE)製程。在一些實施例中，其中基底101由矽形成，過蝕刻製程為有著蝕刻製程氣體的反應性離子蝕刻製程，蝕刻製程氣體包含N2、NH3、HF、Ar、HBr、O2、類似物或前述之組合。可實施反應性離子蝕刻製程在約10秒與約200秒之間的蝕刻時間tOE，在約0mTorr與約2000mTorr之間的壓力，在約30℃與約200℃之間的溫度，在約100W與約1000W之間的射頻功率，以及在約30V與約500V之間的電壓偏壓。
在一些實施例中，過蝕刻製程可透過使用蝕刻製程氣體的第二混合物實施，蝕刻製程氣體的第二混合物包括使基底101的化學蝕刻速率小於基底101的轟擊蝕刻速率的蝕刻製程氣體。化學蝕刻速率與轟擊蝕刻速率的期望的比值可透過 在第二混合物中相對於化學活性蝕刻製程氣體(舉例來說，例如NH3、HF、HBr、O2、CHxFy或類似物)包含較量的化學惰性蝕刻製程氣體(舉例來說，例如N2、Ar或類似物)達成。透過在第二混合物中相對於化學活性蝕刻製程氣體包含較大量的化學惰性蝕刻製程氣體，可降低橫向蝕刻速率(在平行於基底101的底表面101b的方向上)與垂直蝕刻速率(在垂直於基底101的底表面101b的方向上)的比值。因此，可增加過蝕刻製程的非等向性。在一些實施例中，也可透過增加控制參與轟擊蝕刻之離子能量的偏壓電壓來增加過蝕刻製程的非等向性。因此，在一些實施例中，主要蝕刻製程相較於過蝕刻製程具較低程度的非等向性(或更具等向性)。由於過蝕刻製程相較於主要蝕刻製程更具非等向性，可不顯著地蝕刻鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的上部，且過蝕刻製程可不顯著地影響鰭303A、303B、303C、305A、305B、305C、307A、307B和307C的上部的寬度。因此，過蝕刻製程可不顯著地影響W6/W3、W6/W9的比值。在一些實施例中，過蝕刻製程之橫向蝕刻速率與垂直蝕刻速率的比值可在約0.3與約0.8之間。
在一些實施例中，可進一步透過調整主要蝕刻製程和過蝕刻製程的各種製程參數來調整W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11的比值和角度α1、α2、α3、α4、α5和α6。舉例來說，主要蝕刻製程和過蝕刻製程可透過使用蝕刻製程氣體的不同混合物、不同溫度、不同壓力、不同射頻功率、不同偏壓電壓及/或不同蝕刻時間來實施，以達到所期望的W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11的比值和 所期望的角度α1、α2、α3、α4、α5和α6。在一些實施例中，主要蝕刻製程可在約30℃與約120℃的溫度之間實施，且過蝕刻製程可在約100℃與約200℃的溫度之間實施。在其他實施例中，可以不同的蝕刻時間實施主要蝕刻製程和過蝕刻製程，過蝕刻比率tOE/tME在約0.1與約0.3之間。
請參照第4圖，第三遮罩層401形成於基底101和鰭303A、303B、303C、305A、305B、305C、307A、307B和307C上方。第三遮罩層401可包括可光圖案化材料，例如光阻材料，且可透過使用旋塗方法或類似方法形成。或者，第三遮罩層401可包括非光圖案化材料。在另外其他實施例中，第三遮罩層401可包括由可光圖案化材料和非光圖案化材料的層別形成的多層遮罩。將第三遮罩層401圖案化以在第三遮罩層401中形成開口403。在一些實施例中，其中第三遮罩層401包括光阻材料，照射(曝光)光阻材料並將光阻材料顯影，以移除光阻材料的一部分並形成開口403。開口403暴露出開口301B的底部的一部分。在一些實施例中，開口403的寬度小於開口301B的寬度。在一些實施例中，從上視角度觀之，開口403可具有在長度方向彼此平行的長條形部分。再者，開口403的長度方向可平行於開口201A和201B(請參照第2圖)以及開口301A和301B(請參照第3A圖和第3B圖)的長度方向。
請參照第5圖，將基底101圖案化以在基底101中形成開口501。開口501對應至第三遮罩層401中個別的開口403(請參照第4圖)。從上視角度觀之，開口501可具有與開口403相似的圖案。在一些實施例中，開口501的寬度可大致等於開 口403的寬度。開口501的深度D2可在約20nm與約200nm之間。開口501的底部低於開口301A的底部。此圖案化製程更形成鰭303A、305A和307A的基座503A、鰭303B、305B和307B的基座503B以及鰭303C、305C和307C的基座503C。每一個基座503A、503B、503C位於各自相鄰的開口501之間。在顯示的實施例中，一組鰭303A、305A和307A和對應的基座503A、一組鰭303B、305B和307B和對應的基座503B以及一組鰭303C、305C和307C和對應的基座503C具有皇冠的形狀。因此，上述結構也被稱為冠狀鰭結構。在顯示的實施例中，每一冠狀結構包括三個鰭。或者，依據最終鰭式場效電晶體的設計驅動電流，每一冠狀結構可包括少於或多於三個鰭。
在一些實施例中，可透過使用第三遮罩層401(請參照第4圖)作為蝕刻遮罩，以合適的蝕刻製程將基底101圖案化。此合適的蝕刻製程可包含非等向性乾蝕刻製程或類似製程。在一些實施例中，其中基底101由矽形成，基底101透過有著蝕刻製程氣體的反應性離子蝕刻製程圖案化，蝕刻製程氣體包含N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4、類似物或前述之組合。可實施反應性離子蝕刻製程在約50秒與約500秒之間的蝕刻時間，在約3mTorr與約50mTorr之間的壓力，在約30℃與約80℃之間的溫度，在約100W與約1500W之間的射頻功率，以及在約50V與約1000V之間的電壓偏壓。在圖案化製程的期間，可部分地消耗第三遮罩層401。接著，移除餘留的第三遮罩層401。在一些實施例中，其中第三遮罩層401由光阻材料形成，舉例來說，可透過使用 灰化(ashing)製程和隨後進行的濕蝕刻製程移除餘留的第三遮罩層401。
請進一步參照第5圖，並非所有的鰭303A、303B、303C、305A、305B、305C、307A、307B和307C皆為主動鰭且被用來形成鰭式場效電晶體。在一些實施例中，鰭303A、305A、307A、303C、305C和307C為主動(active)鰭，而鰭303B、305B和307B為虛設(dummy)鰭且並非用以形成主動鰭式場效電晶體。因此，鰭303B、305B和307B以及相應的基座503B也分別可被稱為虛設鰭和虛設基座。如下更詳細描述，移除鰭303B、305B和307B和基座503B。在顯示的實施例中，顯示兩個主動鰭結構(例如鰭303A、305A和307A以及相應的基座503A，和鰭303C、305C和307C以及相應的基座503C)和一個虛設鰭結構(例如鰭303B、305B和307B以及相應的基座503B)。在其他實施例中，複數個主動鰭結構和複數個虛設鰭結構可形成於基底101上，使得每一虛設鰭結構位於各自相鄰的主動鰭結構之間。在顯示的實施例中，主動鰭結構和虛設鰭結構為基底101的一部分。在其他實施例中，舉例來說，透過磊晶成長合適的半導體材料於基底101上，形成主動鰭結構和虛設鰭結構於基底上。
請參照第6圖，第四遮罩層601形成於基底101和鰭303A、303B、303C、305A、305B、305C、307A、307B和307C上方。在一些實施例中，可使用與上述第4圖所述之第三遮罩層401類似的材料和方法形成第四遮罩層601，為了簡潔起見，此處不重複贅述。將第四遮罩層601圖案化以在第四遮罩層601 中形成開口603。在一些實施例中，可使用與上述第4圖所述之第三遮罩層401類似的方法將第四遮罩層601圖案化，為了簡潔起見，此處不重複贅述。開口603暴露出鰭303B、305B和307B以及相應的基座503B。在一些實施例中，開口603的寬度可大致等於或大於基座503B的寬度。
請參照第7圖，移除鰭303B、305B和307B(請參照第6圖)以及相應的基座503B(請參照第6圖)以形成將鰭303A、305A和307A以及相應的基座503A與鰭303C、305C和307C以及相應的基座503C隔開的開口701。在一些實施例中，可透過使用第四遮罩層601(請參照第6圖)作為蝕刻遮罩，以合適的蝕刻製程移除鰭303B、305B和307B以及相應的基座503B，合適的蝕刻製程可包含非等向性濕蝕刻製程、非等向性乾蝕刻製程、前述之組合或類似製程。在一些實施例中，其中基底101由矽形成，鰭303B、305B和307B以及相應的基座503B透過有著蝕刻製程氣體的反應性離子蝕刻製程移除，蝕刻製程氣體包含N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4、類似物或前述之組合。可實施反應性離子蝕刻製程在約10秒與約100秒之間的蝕刻時間，在約3mTorr與約10mTorr之間的壓力，在約20℃與約60℃之間的溫度，在約100W與約1000W之間的射頻功率，以及在約20V與約500V之間的電壓偏壓。在蝕刻製程期間，在鰭303B、305B和307B上方之遮罩層107的未移除部分203暴露於蝕刻劑以暴露下方的鰭303B、305B和307B。接著，蝕刻暴露的鰭303B、305B和307B並暴露出基座503B。接著，蝕刻基座503B直到完全地移除基座 503B。
在一些實施例中，取決於蝕刻製程的配方，開口701的底部可具有不同的結構和形狀。在一些實施例中，底表面701B可為平面。在其他實施例中，可在開口701的底部形成兩個、三個或更多的凹陷和突起，使得底表面701B’為非平面。在這些實施例中，這些突起可產生於移除的鰭303B、305B和307B(請參照第6圖)正下方並與鰭303B、305B和307B(請參照第6圖)垂直地對齊，且突起的數量等於虛設鰭的數量。或者，這些凹陷可產生於移除的鰭303B、305B和307B正下方並與鰭303B、305B和307B垂直地對齊，且凹陷的數量等於虛設鰭的數量。在另外其他實施例中，凹陷的數量及/或突起的數量可不同於虛設鰭的數量。
請進一步參照第7圖，在蝕刻製程以移除鰭303B、305B和307B以及相應的基座503B的期間，可部分地消耗第四遮罩層601(請參照第6圖)。接著，移除餘留的第四遮罩層601。在一些實施例中，其中第四遮罩層601由光阻材料形成，舉例來說，可透過使用灰化製程和隨後進行的濕蝕刻製程移除餘留的第四遮罩層601。
請參照第8圖，介電材料801形成於基底101上方以填充開口301A和701。在一些實施例中，介電材料801包含襯墊803和在襯墊803上方的介電材料805。襯墊803可形成為共形(conformal)層，襯墊803的水平部分和垂直部分具有彼此接近的厚度。襯墊803的厚度可在約10Å與約100Å之間。
在一些實施例中，襯墊803透過在含氧的環境中氧 化基底101、鰭303A、305A、307A、303C、305C和307C以及基座503A和503C的暴露的表面形成，舉例來說，透過矽局部氧化(Local Oxidation of Silicon，LOCOS)，其中在個別的製程氣體中包含氧(O2)。在其他實施例中，舉例來說，襯墊803透過使用有著水蒸氣的臨場蒸氣產生(In-Situ Steam Generation，ISSG)或氫(H2)與氧(O2)的組合氣體氧化基底101、鰭303A、305A、307A、303C、305C和307C以及基座503A和503C的暴露的表面形成。可在高溫中實施臨場蒸氣產生氧化。在另外其他實施例中，襯墊803透過使用沉積技術形成，例如原子層沉積、化學氣相沉積、次常壓化學氣相沉積(Sub Atmospheric CVD，SACVD)、類似製程或前述之組合。
接著，形成介電材料805以填充開口301A和701之餘留的部分。介電材料805可過填充(overfill)開口301A和701，使得介電材料805的一部分延伸至遮罩層107的頂表面上方。在一些實施例中，介電材料805可包括氧化矽、碳化矽、氮化矽、類似物或前述之組合，且可透過使用流動式化學氣相沉積(Flowable CVD，FCVD)、旋塗、化學氣相沉積、原子層沉積、高密度電漿化學氣相沉積(High-Density Plasma CVD，HDPCVD)、低壓化學氣相沉積、類似製程或前述之組合形成。在一些實施例中，其中使用流動式化學氣相沉積形成介電材料805，使用含矽和氧的前驅物(舉例來說，三矽烷胺(trisilylamine，TSA)或二甲矽烷基胺(disilylamine，DSA))，因此最終的介電材料805為可流動(果凍狀)。在其他實施例中，使用烷氨基矽烷基(alkylamino silane based)前驅物形成介電材料 805。在沉積介電材料805的期間，啟動電漿以活化用於形成可流動氧化物的氣體前驅物。在沉積介電材料805之後，實施退火/固化步驟，退火/固化步驟將可流動的介電材料轉變為固態介電材料。在一些實施例中，透過不同的材料性質可辨別出襯墊803與介電材料805之間的界面，例如不同的材料及/或不同的密度。在其他實施例中，襯墊803與介電材料805之間的界面可能是不可辨別的。
請參照第9圖，移除延伸至遮罩層107之頂表面上方的介電材料801(請參照第8圖)的部分。介電材料801之餘留的部分形成隔離區，這些隔離區也被稱為淺溝槽隔離(shallow trench isolation，STI)區901。在一些實施例中，實施化學機械研磨(chemical mechanical polishing，CMP)以移除延伸至遮罩層107之頂表面上方的介電材料801的部分。在這些實施例中，遮罩層107可用作為化學機械研磨停止層，且因此遮罩層107的頂表面大致與淺溝槽隔離區901的頂表面共平面。在其他實施例中，延伸至遮罩層107之頂表面上方的介電材料801的部分可透過使用研磨、蝕刻、類似製程或前述之組合移除。
請參照第10A圖，移除遮罩層107。在一些實施例中，其中第一遮罩層103包括氧化矽且第二遮罩層105包括氮化矽，第二遮罩層105可在使用熱磷酸(H3PO4)作為蝕刻劑的濕蝕刻製程中移除，第一遮罩層103可在使用緩衝氫氟酸(buffered hydrofluoric acid，BHF)作為蝕刻劑的濕蝕刻製程中移除。之後，將淺溝槽隔離區901凹陷以暴露鰭303A、305A、307A、303C、305C和307C的側壁。淺溝槽隔離區901可透過使用等向 性蝕刻製程或非等向性蝕刻製程凹陷，這些蝕刻製程可為乾蝕刻製程或濕蝕刻製程。在一些實施例中，淺溝槽隔離區901透過使用乾蝕刻方法凹陷，其中使用包含NH3和NF3的製程氣體。在其他實施例中，淺溝槽隔離區901透過使用濕蝕刻方法凹陷，其中蝕刻溶液為稀釋HF溶液，此溶液可具有小於約1%的HF濃度。在一些實施例中，其中第一遮罩層103和淺溝槽隔離區901皆由氧化矽形成，相同的蝕刻製程可移除第一遮罩層103並將淺溝槽隔離區901凹陷。之後，可使用例如濕式清潔製程清潔鰭303A、305A、307A、303C、305C和307C。
在將淺溝槽隔離區901凹陷之後，鰭303A、305A、307A、303C、305C和307C突出於淺溝槽隔離區901的頂表面上方。在一些其他實施例中，完全地移除在基座503A和503C正上方的淺溝槽隔離區901的部分，且餘留的淺溝槽隔離區901的頂表面大致齊平於或略低於基座503A和503C的頂表面。在其他實施例中，部份地移除在基座503A和503C正上方的淺溝槽隔離區901的部分，且餘留的淺溝槽隔離區901的頂表面高於基座503A和503C的頂表面。
第10B圖顯示半導體裝置100的一部分1001(如第10A圖所標示)的放大圖，此放大圖顯示一組鰭303C、305C和307C。上述與第10A圖有關的各種蝕刻製程和清潔製程可進一步影響鰭303C、305C和307C的形狀和尺寸。在一些實施例中，可降低鰭303C、305C和307C的高度。由於鰭305C較鰭303C和307C薄，鰭305C的高度比鰭303C和307C降低更多。因此，鰭305C的高度H2小於鰭303C的高度H1及/或鰭307C的高度H3。在 顯示的實施例中，鰭303C的高度H1大致等於鰭307C的高度H3。在其他實施例中，鰭303C的高度H1可不同於鰭307C的高度H3。在一些實施例中，高度H1可在約2nm與5000nm之間。在一些實施例中，高度H2可在約2nm與5000nm之間。在一些實施例中，高度H3可在約2nm與5000nm之間。在一些實施例中，高度H1與高度H2之間的差異可在約3Å與約100Å之間。在一些實施例中，高度H3與高度H2之間的差異可在約3Å與約100Å之間。
在一些實施例中，鰭303C和307C的頂表面輪廓也受與第10A圖有關的各種蝕刻製程和清潔製程影響。在顯示的實施例中，鰭303C的頂表面具有第一面(facet)1003和第二面1005，使得第一面1003與平行於基底101的底表面101b的表面形成角度α7，且第二面1005與平行於基底101的底表面101b的表面形成角度α8。在顯示的實施例中，角度α7小於角度α8。在一些實施例中，角度α7可在約1°與約10°之間。在一些實施例中，角度α8可在約1°與約10°之間。相似地，鰭307C的頂表面具有第一面1007和第二面1009，使得第一面1007與平行於基底101的底表面101b的表面形成角度α9，且第二面1009與平行於基底101的底表面101b的表面形成角度α10。在顯示的實施例中，角度α9大於角度α10。在一些實施例中，角度α9可在約1°與約10°之間。在一些實施例中，角度α10可在約1°與約10°之間。再者，鰭303A的尺寸和形狀可大致相同於鰭303C的尺寸和形狀，鰭305A的尺寸和形狀可大致相同於鰭305C的尺寸和形狀，鰭307A的尺寸和形狀可大致相同於鰭307C的尺寸和形狀。
第10C圖顯示依據其他實施例之半導體裝置100的 一部分1001(如第10A圖所標示)的放大圖，此放大圖顯示一組鰭303C、305C和307C。第10C圖的結構相似於第10B圖，其中相同的元件由相同的符號標記，且為了簡潔起見，此處不重複贅述。在顯示的實施例中，鰭305C的高度H2大致等於鰭303C的高度H1和鰭307C的高度H3。
請參照第11圖，虛設閘極介電質1101形成於鰭303A、305A、307A、303C、305C和307C以及淺溝槽隔離區901上方，且虛設閘極電極1103形成於虛設閘極介電質1101上方。虛設閘極介電質1101可包括氧化矽或類似物，且可透過使用氧化、化學氣相沉積、低壓化學氣相沉積、類似製程或前述之組合形成。虛設閘極電極1103可包括多晶矽或類似物，且可透過使用化學氣相沉積、低壓化學氣相沉積、類似製程或前述之組合形成。
請參照第12A圖、第12B圖和第12C圖，將虛設閘極介電質1101和虛設閘極電極1103圖案化，以在鰭303A、305A和307A以及鰭303C、305C和307C上方分別形成虛設閘極堆疊1201A和1201C。第12B圖顯示由第12A圖中包含線B-B的垂直面得到的剖面示意圖，第12C圖顯示由第12B圖中包含線C-C的垂直面得到的剖面示意圖。由於虛設閘極堆疊1201A和1201C不在第12C圖顯示的平面中，因此虛設閘極堆疊1201A和1201C未顯示於第12C圖中。在一些實施例中，虛設閘極電極1103和虛設閘極介電質1101可透過使用合適的微影製程和蝕刻製程圖案化。如第12A圖、第12B圖和第12C圖所示，虛設閘極堆疊1201A形成於鰭303A、305A和307A的中間部分的側壁和頂表面 上，使得暴露出鰭303A、305A和307A的末端部分。相似地，虛設閘極堆疊1201C形成於鰭303C、305C和307C的中間部分的側壁和頂表面上，使得暴露出鰭303C、305C和307C的末端部分。
請進一步參照第12A圖、第12B圖和第12C圖，閘極間隙壁1203形成於虛設閘極堆疊1201A和1201C的側壁上。閘極間隙壁1203可包括氧化物(例如氧化矽、氧化鋁、氧化鈦或類似物)、氮化物(例氮化矽、氮化鈦或類似物)、氮氧化物(例如氮氧化矽或類似物)、碳氧化物(例如碳氧化矽或類似物)、氮碳化物(例如氮碳化矽或類似物)、類似物或前述之組合。在一些實施例中，閘極間隙壁層可透過使用化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、類似製程或前述之組合形成於虛設閘極堆疊1201A和1201C的頂表面和側壁上。之後，閘極間隙壁層可透過使用例如非等向性乾蝕刻製程圖案化，以從虛設閘極堆疊1201A和1201C的頂表面移除閘極間隙壁層的水平部分。餘留在虛設閘極堆疊1201A和1201C的側壁上的閘極間隙壁層的部分形成閘極間隙壁1203。
請參照第13A圖、第13B圖和第13C圖，移除鰭303A、305A、307A、303C、305C和307C之暴露的末端部分。第13B圖顯示由第13A圖中包含線B-B的垂直面得到的剖面示意圖，第13C圖顯示由第13B圖中包含線C-C的垂直面得到的剖面示意圖。由於虛設閘極堆疊1201A和1201C以及鰭303A、305A、307A、303C、305C和307C之未移除的部分不在第13C圖顯示的平面中，因此上述元件以虛線顯示於第13C圖中。在 一些實施例中，鰭303A、305A和307A之暴露的末端部分以及鰭303C、305C和307C之暴露的末端部分透過分別使用虛設閘極堆疊1201A和1201C作為蝕刻遮罩，以合適的蝕刻製程移除。在蝕刻製程之後，分別在虛設閘極堆疊1201A和1201C正下方的鰭303A、305A和307A的部分以及鰭303C、305C和307C的部分保持未被移除。鰭303A、305A、307A、303C、305C和307C之未移除的部分行程最終鰭式場效電晶體的通道區。在一些實施例中，鰭303A、305A、307A、303C、305C和307C之暴露的末端部分可透過使用任何合適的蝕刻製程移除，例如反應性離子蝕刻、中子束蝕刻(neutral beam etch，NBE)、四甲基氫氧化銨(tetramethyalammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)、類似物或前述之組合。在顯示的實施例中，在分別移除鰭303A、305A和307A以及鰭303C、305C和307C之暴露的末端部分之後，形成凹陷1301A和1301C，凹陷1301A和1301C具有底部與相鄰的淺溝槽隔離區901的頂表面大致齊平。在其他實施例中，凹陷1301A和1301C的底部可在相鄰的淺溝槽隔離區901的頂表面下方。
請參照第14A圖、第14B圖和第14C圖，源極/汲極區1401A和1401C分別形成於凹陷1301A和1301C(請參照第13A圖、第13B圖和第13C圖)中。第14B圖顯示由第14A圖中包含線B-B的垂直面得到的剖面示意圖，第14C圖顯示由第14B圖中包含線C-C的垂直面得到的剖面示意圖。源極/汲極區1401A和1401C透過在凹陷1301A和1301C中磊晶成長材料以分別形成於凹陷1301A和1301C中，例如透過金屬有機化學氣相沉積 (metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶成長(selective epitaxial growth，SEG)、類似製程或前述之組合。如第14C圖所示，源極/汲極區1401A為鰭303A、305A和307A的共用連續的源極/汲極區，且源極/汲極區1401C為鰭303C、305C和307C的共用連續的源極/汲極區。依據一些實施例，源極/汲極區1401A和1401C可具有面向上的面和面向下的面，或可具有其他形狀。
在一些實施例中，其中最終的鰭式場效電晶體為n型鰭式場效電晶體，源極/汲極區1401A和1401C包括碳化矽(SiC)、矽磷(SiP)、磷摻雜矽碳(SiCP)或類似物。在一些實施例中，其中最終的鰭式場效電晶體為p型鰭式場效電晶體，源極/汲極區1401A和1401C包括SiGe和p型雜質，例如硼或銦。在一些實施例中，其中最終的鰭式場效電晶體為n型鰭式場效電晶體和p型鰭式場效電晶體，源極/汲極區1401A可包括碳化矽(SiC)、矽磷(SiP)、磷摻雜矽碳(SiCP)或類似物，且源極/汲極區1401C可包括SiGe和p型雜質，例如硼或銦。在一些實施例中，可植入合適的摻雜劑於源極/汲極區1401A和1401C，隨後進行退火。植入製程可包含形成並圖案化遮罩(例如光阻)，以覆蓋保護鰭式場效電晶體的一些區域不受植入製程影響。在其他實施例中，可在磊晶成長製程期間，同位摻雜源極/汲極區1401A和1401C。
請參照第15A圖、第15B圖和第15C圖，實施複數個 製程步驟，以完成鰭式場效電晶體1501A和1501C的形成。第15B圖顯示由第15A圖中包含線B-B的垂直面得到的剖面示意圖，第15C圖顯示由第15B圖中包含線C-C的垂直面得到的剖面示意圖。在一些實施例中，取代閘極堆疊1507A和1507C分別取代虛設閘極堆疊1201A和1201C(請參照第14A圖、第14B圖和第14C圖)。在一些實施例中，取代閘極堆疊1507A和1507C的形成可包含在虛設閘極堆疊1201A和1201C上方沉積第一層間介電質(interlayer dielectric，ILD)1503，透過例如化學機械研磨製程將第一層間介電質1503平坦化，直到暴露出虛設閘極堆疊1201A和1201C的頂表面，以及透過例如合適的蝕刻製程在第一層間介電質1503中形成凹口以移除虛設閘極堆疊1201A和1201C。之後，閘極介電質1509A和1509C形成於個別的凹口中，且閘極電極1511A和1511C分別形成於閘極介電質1509A和1509C上方。在一些實施例中，過填充第一層間介電質1503中的凹口之多餘的材料可透過例如化學機械研磨製程移除。在這些實施例中，第一層間介電質1503的頂表面與取代閘極堆疊1507A和1507C的頂表面大致共平面。
第一層間介電質1503可由介電材料形成，例如磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜矽玻璃(undoped silicate glass，USG)、類似物或前述之組合，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿增強化學氣相沉積、流動式化學氣相沉積、類似製程或前述之組合。在一些實施例中，閘極介電質1509A 和1509C可包括介電材料，例如氧化矽、氮化矽、前述之多層或類似物，且可依照合適的技術沉積或熱成長。在其他實施例中，閘極介電質1509A和1509C可包括高介電常數(high-k)介電材料，例如金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽、類似物、前述之多層以及前述之組合，且可透過例如分子束沉積(molecular-beam deposition，MBD)、原子層沉積、電漿增強化學氣相沉積、類似製程或前述之組合形成。在一些實施例中，閘極介電質1509A和1509C包括相同的介電材料。在其他實施例中，閘極介電質1509A和1509C包括不同的介電材料。閘極電極1511A和1511C可包括金屬材料，例如金、銀、鋁、銅、鎢、鉬、鎳、鈦或前述之合金，且可透過使用物理氣象沉積(physical vapor deposition，PVD)、原子層沉積、電鍍、類似製程或前述之組合形成。在一些實施例中，閘極電極1511A和1511C包括相同的導電材料。在其他實施例中，閘極電極1511A和1511C包括不同的導電材料。
請進一步參照第15A圖、第15B圖和第15C圖，第二層間介電質1505形成於第一層間介電質1503以及取代閘極堆疊1507A和1507C上方。第二層間介電質1505可透過使用與第一層間介電質1503相似的材料和方法形成，為了簡潔起見，此處不重複贅述。在一些實施例中，第一層間介電質1503和第二層間介電質1505可包括相同的介電材料，使得第一層間介電質1503與第二層間介電質1505之間的界面可能是不可辨別的。在其他實施例中，第一層間介電質1503和第二層間介電質1505可包括不同的介電材料。
在一些實施例中，閘極接點1513A和1513C以及源極/汲極接點1517A和1517C形成於第一層間介電質1503和第二層間介電質1505中。閘極接點1513A和1513C分別物理及電性耦接至取代閘極堆疊1507A和1507C。源極/汲極接點1517A和1517C分別物理及電性耦接至源極/汲極區1401A和1401C。在一些實施例中，用於閘極接點1513A和1513C以及源極/汲極接點1517A和1517C的開口形成通過第一層間介電質1503和第二層間介電質1505。這些開口可透過使用合適的光微影技術和蝕刻技術形成。襯墊(未顯示)，例如擴散阻障層、黏著層或類似物，以及導電材料形成於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭、類似物或前述之組合。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳、類似物或前述之組合。可實施平坦化製程(例如化學機械研磨製程)以從第二層間介電質1505的頂表面移除多餘的材料。餘留的襯墊和導電材料在個別開口中形成閘極接點1513A和1513C以及源極/汲極接點1517A和1517C。可實施退火製程以分別在源極/汲極區1401A和1401C與源極/汲極接點1517A和1517C之間的界面形成矽化物1515A和1515C。雖然並未明確顯示，本發明所屬技術領域者可了解可在第15A圖、第15B圖和第15C圖中的結構上實施進一步的製程步驟。舉例來說，各種金屬層間介電質(inter-metal dielectric，IMD)及其對應的金屬化結構可形成於第二層間介電質1505上方。在一實施例中，一組鰭303A、305A和307A以及一組鰭303C、305C和307C具有如第3B圖所示的結構。在另一實施例中，一組鰭303A、305A和307A以及一組鰭303C、305C和307C具有如第10B圖所 示的結構。在另一實施例中，一組鰭303A、305A和307A以及一組鰭303C、305C和307C具有如第10C圖所示的結構。
第16A圖、第16B圖和第16C圖顯示依據一些實施例之半導體裝置1600的剖面示意圖。第16B圖顯示由第16A圖中包含線B-B的垂直面得到的剖面示意圖，且第16C圖顯示由第16B圖中包含線C-C的垂直面得到的剖面示意圖。半導體裝置1600相似於半導體裝置100(請參照第15A圖、第15B圖和第15C圖)，其中相同的元件由相同的符號標記。在一些實施例中，半導體裝置1600可透過使用與半導體裝置100相似的材料和方法形成，如第1-15C圖所述，此處不重複贅述。在顯示的實施例中，源極/汲極區1401A和1401C分別為每一個鰭303A、305A和307A以及每一個鰭303C、305C和307C之個別的源極/汲極區。因此，源極/汲極區1401A和1401C不分別形成一組鰭303A、305A和307A以及一組鰭303C、305C和307C的共用源極/汲極區。
第17圖為依據一些實施例之形成半導體裝置的方法1700的流程圖。方法1700從步驟1701開始，其中如上所述參照第1圖和第2圖，在基底(例如第2圖中所示的基底101)上方形成圖案化遮罩堆疊(例如第2圖中所示的遮罩107)。在步驟1703中，如上所述參照第3A圖和第3B圖，實施穿透(BT)蝕刻製程，以將形成於基底的頂表面上的原生氧化層(例如第1圖中所示的原生氧化層109)圖案化。在一些實施例中，可省略步驟1703。在步驟1705中，如上所述參照第3A圖和第3B圖，在基底上實施主要蝕刻(ME)製程，以形成複數個鰭(例如第3A圖和 第3B圖中所示的鰭303A、303B、303C、305A、305B、305C、307A、307B和307C)。在步驟1707中，如上所述參照第3A圖和第3B圖，實施過蝕刻(OE)製程蝕刻複數個鰭並調整複數個鰭的各種尺寸。在步驟1709中，如上所述參照第6圖和第7圖，實施蝕刻製程以移除複數個鰭的虛設鰭(例如第6圖中所示的鰭303B、305B和307B)。在步驟1711中，如上所述參照第8圖和第9圖，形成隔離區(例如第9圖中所示的淺溝槽隔離區901)。在步驟1713中，如上所述參照第10A圖、第10B圖和第10C圖，將隔離區凹陷以暴露出主動鰭(例如第10A圖、第10B圖和第10C圖中所示的鰭303A、303C、305A、305C、307A和307C)。在步驟1715中，如上所述參照第11圖、第12A圖、第12B圖和第12C圖，在暴露的主動鰭上方形成虛設閘極堆疊(例如第12A圖、第12B圖和第12C圖所示的虛設閘極堆疊1201A和1201C)。在步驟1717中，如上所述參照第13A圖、第13B圖和第13C圖，將主動鰭凹陷。在步驟1719中，如上所述參照第14A圖、第14B圖和第14C圖，磊晶形成源極/汲極區(例如第14A圖、第14B圖和第14C圖中所示的源極/汲極區1401A和1401C)。在步驟1721中，如上所述參照第15A圖、第15B圖和第15C圖，形成取代閘極堆疊(例如第15A圖、第15B圖和第15C圖中所示的取代閘極堆疊1507A和1507C)。
本發明實施例具有一些優點的部件。此處描述的各種實施例允許擴大鰭狀環彎曲窗口、源極/汲極磊晶均勻性控制、大的源極/汲極接觸著陸窗口、較低的接觸電阻、較佳的晶圓允收測試(WAT)和可靠性效能、較佳的電路測試(CP)產 率效能以及較佳的環形震盪(ring oscillator，RO)效能。再者，也可降低漏電流和隨機摻雜變異(random dopant fluctuation，RDF)的影響。
依據一實施例，一方法包含在基底上方形成複數個圖案化遮罩堆疊，保護基底的此複數個圖案化遮罩堆疊具有一致的寬度，移除基底之未受保護的部分，以在基底中形成複數個凹陷，位於相鄰凹陷之間的基底之未被移除的部分形成複數個鰭，移除此複數個鰭的一部分，此複數個鰭中的第一鰭的寬度小於此複數個鰭中的第二鰭的寬度。
依據另一實施例，一方法包含在基底上方形成複數個圖案化遮罩堆疊，保護基底之複數個圖案化遮罩堆疊具有一致的寬度，使用此複數個圖案化遮罩堆疊作為蝕刻遮罩，實施第一蝕刻製程，第一蝕刻製程在基底中形成複數個溝槽，位於相鄰溝槽之間的基底的部分形成複數個鰭，使用此複數個圖案化遮罩堆疊作為蝕刻遮罩，實施第二蝕刻製程以重塑複數個鰭，第二蝕刻製程不同於第一蝕刻製程，在第二蝕刻製程之後，此複數個鰭中的第一鰭的寬度小於此複數個鰭中的第二鰭的寬度。
依據另一實施例，一結構包含基底，以及第一鰭從基底的頂表面延伸，其中第一鰭具有第一高度，且其中第一鰭的頂部具有第一寬度。此結構更包含第二鰭從基底的頂表面延伸，第二鰭與第一鰭相鄰，其中第二鰭具有第二高度，且其中第二鰭的頂部具有第二寬度；以及第三鰭從基底的頂表面延伸，第三鰭位於第一鰭與第二鰭之間，其中第三鰭具有第三高 度，其中第三鰭的頂部具有第三寬度，且其中第三寬度小於第一寬度和第二寬度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體裝置的形成方法，包括：在一基底上方形成複數個圖案化遮罩堆疊，保護該基底之該複數個圖案化遮罩堆疊具有一致的寬度；移除該基底之未受保護的部分，以在該基底中形成複數個凹陷，位於相鄰凹陷之間的該基底之未被移除的部分形成複數個鰭；以及移除該複數個鰭的一部分，該複數個鰭中的一第一鰭的一寬度小於該複數個鰭中的一第二鰭的一寬度。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括降低該第一鰭的一高度和該第二鰭的一高度，其中該第一鰭的該高度比該第二鰭的該高度降低更多。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中移除該基底之未受保護的部分的步驟包括使用該複數個圖案化遮罩堆疊作為一蝕刻遮罩，實施一第一蝕刻製程，且其中移除該複數個鰭的該部分的步驟包括使用該複數個圖案化遮罩堆疊作為一蝕刻遮罩，實施一第二蝕刻製程，該第二蝕刻製程不同於該第一蝕刻製程。
  4. 如申請專利範圍第3項所述之半導體裝置的形成方法，其中以一第一時間間隔實施該第一蝕刻製程，其中以一第二時間間隔實施該第二蝕刻製程，且其中該第一時間間隔不同於該第二時間間隔。
  5. 如申請專利範圍第3項所述之半導體裝置的形成方法，其中該第一蝕刻製程相較於該第二蝕刻製程具較低程度的非 等向性。
  6. 如申請專利範圍第3項所述之半導體裝置的形成方法，其中使用不同的蝕刻劑實施該第一蝕刻製程和該第二蝕刻製程。
  7. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括在移除該基底之未受保護的部分的步驟之前，使用該複數個圖案化遮罩堆疊作為一蝕刻遮罩，蝕刻該基底的一頂表面上的一原生氧化層。
  8. 一種半導體裝置的形成方法，包括：在一基底上方形成複數個圖案化遮罩堆疊，保護該基底之該複數個圖案化遮罩堆疊具有一致的寬度；使用該複數個圖案化遮罩堆疊作為一蝕刻遮罩，實施一第一蝕刻製程，該第一蝕刻製程在該基底中形成複數個溝槽，位於相鄰溝槽之間的該基底的部分形成複數個鰭；以及使用該複數個圖案化遮罩堆疊作為一蝕刻遮罩，實施一第二蝕刻製程以重塑該複數個鰭，該第二蝕刻製程不同於該第一蝕刻製程，在該第二蝕刻製程之後，該複數個鰭中的一第一鰭的一寬度小於該複數個鰭中的一第二鰭的一寬度。
  9. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括降低該第一鰭的一高度和該第二鰭的一高度，其中該第一鰭的該高度比該第二鰭的該高度降低更多。
  10. 如申請專利範圍第9項所述之半導體裝置的形成方法，其 中降低該第一鰭的該高度和該第二鰭的該高度的步驟包括移除該複數個圖案化遮罩堆疊。
  11. 如申請專利範圍第8項所述之半導體裝置的形成方法，其中該第二蝕刻製程增加該複數個鰭的側壁的斜率。
  12. 如申請專利範圍第8項所述之半導體裝置的形成方法，其中該第二鰭的一第一側壁的一斜率不同於該第二鰭的一第二側壁的一斜率。
  13. 如申請專利範圍第8項所述之半導體裝置的形成方法，其中在不同的溫度下使用不同的蝕刻劑實施該第一蝕刻製程和該第二蝕刻製程。
  14. 如申請專利範圍第8項所述之半導體裝置的形成方法，其中該第一蝕刻製程相較於該第二蝕刻製程更具等向性。
  15. 一種半導體裝置，包括：一基底；一第一鰭，從該基底的一頂表面延伸，其中該第一鰭具有一第一高度，且其中該第一鰭的一頂部具有一第一寬度；一第二鰭，從該基底的該頂表面延伸，該第二鰭與該第一鰭相鄰，其中該第二鰭具有一第二高度，且其中該第二鰭的一頂部具有一第二寬度；以及一第三鰭，從該基底的該頂表面延伸，該第三鰭位於該第一鰭與該第二鰭之間，其中該第三鰭具有一第三高度，其中該第三鰭的一頂部具有一第三寬度，且其中該第三寬度小於該第一寬度和該第二寬度。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該第一高 度大致等於該第二高度。
  17. 如申請專利範圍第15項所述之半導體裝置，其中該第三高度小於該第一高度和該第二高度。
  18. 如申請專利範圍第15項所述之半導體裝置，其中該第一鰭具有一第一側壁和一第二側壁，其中該第一側壁與該第二側壁相對，且其中該第一側壁的一第一斜率不同於該第二側壁的一第二斜率。
  19. 如申請專利範圍第15項所述之半導體裝置，其中該第三鰭具有一第一側壁和一第二側壁，其中該第一側壁與該第二側壁相對，且其中該第一側壁的一第一斜率大致相同於該第二側壁的一第二斜率。
  20. 如申請專利範圍第15項所述之半導體裝置，其中該第一鰭具有一多面的頂表面。
TW106125713A 2016-08-02 2017-07-31 半導體裝置及其形成方法 TWI648774B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662370123P 2016-08-02 2016-08-02
US62/370,123 2016-08-02
US201662405705P 2016-10-07 2016-10-07
US62/405,705 2016-10-07
US15/611,531 2017-06-01
US15/611,531 US10032877B2 (en) 2016-08-02 2017-06-01 FinFET and method of forming same

Publications (2)

Publication Number Publication Date
TW201816860A true TW201816860A (zh) 2018-05-01
TWI648774B TWI648774B (zh) 2019-01-21

Family

ID=61069485

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106125713A TWI648774B (zh) 2016-08-02 2017-07-31 半導體裝置及其形成方法

Country Status (4)

Country Link
US (2) US10032877B2 (zh)
KR (1) KR101996132B1 (zh)
CN (1) CN107680940B (zh)
TW (1) TWI648774B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770396B2 (en) 2018-12-28 2020-09-08 Vanguard International Semiconductor Corporation Semiconductor structure and method for fabricating the same
TWI822847B (zh) * 2019-01-25 2023-11-21 南韓商三星電子股份有限公司 半導體裝置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10068991B1 (en) * 2017-02-21 2018-09-04 International Business Machines Corporation Patterned sidewall smoothing using a pre-smoothed inverted tone pattern
CN108807534A (zh) 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10312146B2 (en) * 2017-07-11 2019-06-04 United Microelectronics Corp. Method for fabricating semiconductor device
US9984933B1 (en) * 2017-10-03 2018-05-29 Globalfoundries Inc. Silicon liner for STI CMP stop in FinFET
US10396184B2 (en) * 2017-11-15 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device fins
US10515954B2 (en) * 2018-03-18 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having fin structures of varying dimensions
KR102600786B1 (ko) * 2018-04-20 2023-11-10 삼성전자주식회사 테스트 구조물을 포함하는 반도체 장치
US11094826B2 (en) * 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
DE102019117176B4 (de) 2018-09-27 2025-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-bauelement und verfahren zum ausbilden desselben
CN111430241B (zh) * 2019-01-09 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102720606B1 (ko) 2019-01-18 2024-10-21 삼성전자주식회사 반도체 장치의 제조 방법
US11257681B2 (en) * 2019-07-17 2022-02-22 International Business Machines Corporation Using a same mask for direct print and self-aligned double patterning of nanosheets
US10720509B1 (en) * 2019-07-31 2020-07-21 Nanya Technology Corporation Method for preparing a semiconductor device structure with an annular semiconductor fin
US10985266B2 (en) * 2019-08-20 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling for semiconductor device
KR102827210B1 (ko) 2019-10-22 2025-07-01 삼성전자주식회사 집적회로 장치 및 그 제조 방법
TWI888525B (zh) * 2020-04-08 2025-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11855185B2 (en) * 2020-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer masking layer and method of forming same
US11908751B2 (en) 2021-05-05 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor isolation regions and methods of forming the same
US12288721B2 (en) * 2021-07-08 2025-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin bending reduction through structure design
US20230290863A1 (en) * 2022-03-09 2023-09-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and methods of formation

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8513131B2 (en) * 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
KR20130096953A (ko) * 2012-02-23 2013-09-02 삼성전자주식회사 반도체 장치의 제조 방법
US8546891B2 (en) * 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9159832B2 (en) * 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US9287262B2 (en) * 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9595475B2 (en) * 2014-12-01 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage fin formation methods and structures thereof
US9536795B2 (en) * 2015-02-24 2017-01-03 International Business Machines Corporation Multiple threshold voltage trigate devices using 3D condensation
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9786563B2 (en) * 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770396B2 (en) 2018-12-28 2020-09-08 Vanguard International Semiconductor Corporation Semiconductor structure and method for fabricating the same
TWI822847B (zh) * 2019-01-25 2023-11-21 南韓商三星電子股份有限公司 半導體裝置

Also Published As

Publication number Publication date
CN107680940A (zh) 2018-02-09
KR20180015099A (ko) 2018-02-12
TWI648774B (zh) 2019-01-21
US10269908B2 (en) 2019-04-23
KR101996132B1 (ko) 2019-07-03
US10032877B2 (en) 2018-07-24
CN107680940B (zh) 2020-09-01
US20180040703A1 (en) 2018-02-08
US20180350926A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
TWI648774B (zh) 半導體裝置及其形成方法
US12176424B2 (en) FinFET device comprising plurality of dummy protruding features
TWI575662B (zh) 半導體裝置結構與其形成方法
TWI828962B (zh) 半導體裝置及其形成方法
CN110504169B (zh) 非共形氧化物衬垫及其制造方法
US10643902B2 (en) Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US20250357210A1 (en) Methods For Reducing Contact Depth Variation In Semiconductor Fabrication
CN113130399A (zh) 半导体装置的形成方法
KR102546906B1 (ko) Finfet 디바이스 및 방법
TWI774186B (zh) 半導體裝置及其製造方法
US20250142900A1 (en) Gate oxide of nanostructure transistor with increased corner thickness
TWI801780B (zh) 半導體裝置的形成方法
US20250374629A1 (en) Nanostructure field-effect transistor device and methods of forming
US20250344420A1 (en) Nanostructure field-effect transistor device and methods of forming
KR20250173978A (ko) 나노구조 전계 효과 트랜지스터 디바이스를 위한 얕은 트렌치 격리 보호 구조물 및 형성 방법들
TW202602251A (zh) 半導體結構及其製造方法
TW202527698A (zh) 形成半導體裝置的方法