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TW201816794A - 電子裝置 - Google Patents

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TW201816794A
TW201816794A TW106133984A TW106133984A TW201816794A TW 201816794 A TW201816794 A TW 201816794A TW 106133984 A TW106133984 A TW 106133984A TW 106133984 A TW106133984 A TW 106133984A TW 201816794 A TW201816794 A TW 201816794A
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李基遠
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韓商愛思開海力士有限公司
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Abstract

本發明提供一種包括一半導體記憶體之電子裝置。該半導體記憶體包括：一或多個電阻式儲存胞元；至少一個參考電阻區塊，其包括串聯耦接之至少兩個參考電阻電晶體；一資料感測區塊，其適用於比較自該一或多個電阻式儲存胞元當中選擇之一電阻式儲存胞元的電阻值與該參考電阻區塊之電阻值，且感測該選定電阻式儲存胞元之資料；及一參考電阻調整區塊，其適用於藉由調整該等參考電阻電晶體之閘極電壓來調整該參考電阻區塊之該電阻值。

Description

電子裝置
本專利文件係關於記憶體電路或裝置及其在電子裝置或系統中之應用。
近來，隨著電子器具趨向於小型化、低功耗、高效能、多功能性等，在此項技術中已經需要能夠在諸如電腦、攜帶型通信裝置等各種電子器具中儲存資訊的半導體裝置，且已對該等半導體裝置進行了研究。此等半導體裝置包括：可使用根據施加的電壓或電流而在不同電阻狀態之間切換的特性來儲存資料的半導體裝置，例如，電阻式隨機存取記憶體(RRAM)、相變隨機存取記憶體(PRAM)、鐵電隨機存取記憶體(FRAM)、磁性隨機存取記憶體(MRAM)、電熔絲等。
本專利文件中所揭示之技術包括記憶體電路或裝置及其在電子裝置或系統中之應用，以及電子裝置之各種實施，其中參考電阻區塊包括串聯耦接之至少兩個電晶體，使得取決於溫度而精確地調整作為用於資料感測之參考的參考電阻值。 在一實施中，一種電子裝置可包括半導體記憶體，該半導體記憶體包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；以及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。 以上電子裝置之實施可包括以下情形中之一或多者。 該資料感測區塊可包括第一輸入端子及第二輸入端子，讀取電流經由第一輸入端子流向選定電阻式儲存胞元，參考電流經由第二輸入端子流向參考電阻區塊。第一閘極電壓可包括偏壓電壓，且第二閘極電壓可包括取決於溫度而調整之調整電壓。第一閘極電壓可包括取決於溫度而調整之第一調整電壓，且第二閘極電壓可包括取決於溫度而調整之第二調整電壓。參考電阻調整區塊可包括：電壓產生單元，其經結構化以產生電壓，該電壓之位準係取決於溫度而調整；及修整單元，其耦接至電壓產生單元以接收該電壓，且可操作以藉由將該電壓除以基於電壓調整碼而判定之除比率來產生調整電壓。參考電阻調整區塊可包括：第一電壓產生單元，其用以產生第一電壓，該第一電壓之位準係取決於溫度而調整；第一修整單元，其耦接至第一電壓產生單元以接收第一電壓，且藉由將該第一電壓除以基於第一電壓調整碼而判定之第一除比率來產生第一調整電壓；第二電壓產生單元，其用以產生第二電壓，該第二電壓之位準係取決於溫度而調整；及第二修整單元，其耦接至第二電壓產生單元以接收第二電壓，且藉由將該第二電壓除以基於第二電壓調整碼而判定之第二除比率來產生第二調整電壓。半導體記憶體可進一步包括：第一電晶體及第二電晶體，其串聯耦接於第一輸入端子與該一或多個電阻式儲存胞元之間，且分別回應於讀取啟用信號及箝位信號而接通或斷開；以及第三電晶體及第四電晶體，其串聯耦接於第二輸入端子與參考電阻區塊之間，且分別回應於讀取啟用信號及箝位信號而接通或斷開。參考電阻區塊可進一步包括至少一個第三參考電阻電晶體，且第一參考電阻電晶體、第二參考電阻電晶體及第三參考電阻電晶體串聯耦接，且參考電阻調整區塊可將第三閘極電壓提供至第三參考電阻電晶體。第一閘極電壓可包括取決於溫度而調整之第一調整電壓，且第二閘極電壓可包括取決於溫度而調整之第二調整電壓，且第三閘極電壓包括偏壓電壓。 該電子裝置可進一步包括微處理器，該微處理器包括：控制單元，其經組態以自微處理器之外部接收包括命令之信號，且執行對命令之提取、解碼或對微處理器之信號的輸入或輸出控制；運算單元，其經組態以基於控制單元解碼命令之結果來執行運算；及記憶體單元，其經組態以儲存用於執行運算之資料、對應於執行運算之結果的資料或被執行運算之資料的位址，其中半導體記憶體為微處理器中之記憶體單元的部分。 該電子裝置可進一步包括處理器，該處理器包括：核心單元，其經組態以基於自處理器之外部輸入之命令藉由使用資料而執行對應於命令之運算；快取記憶體單元，其經組態以儲存用於執行運算之資料、對應於執行運算之結果的資料或被執行運算之資料的位址；及匯流排介面，其連接於核心單元與快取記憶體單元之間，且經組態以在核心單元與快取記憶體單元之間傳輸資料，其中半導體記憶體為處理器中之快取記憶體單元的部分。 該電子裝置可進一步包括處理系統，該處理系統包括：處理器，其經組態以解碼由處理器接收之命令，且基於解碼命令之結果控制對資訊之運算；輔助記憶體裝置，其經組態以儲存用於解碼命令之程式及該資訊；主記憶體裝置，其經組態以在執行該程式時自輔助記憶體裝置呼叫及儲存該程式及該資訊，使得處理器可使用該程式及該資訊來執行該運算；及介面裝置，其經組態以執行處理器、輔助記憶體裝置及主記憶體裝置中之至少一者與外部之間的通信，其中半導體記憶體為處理系統中之輔助記憶體裝置或主記憶體裝置的部分。 該電子裝置可進一步包括資料儲存系統，該資料儲存系統包括：儲存裝置，其經組態以儲存資料且無關於電源供應器如何皆保存所儲存資料；控制器，其經組態以根據自外部輸入之命令來控制資料至儲存裝置之輸入及自儲存裝置之輸出；臨時儲存裝置，其經組態以臨時儲存在儲存裝置與外部之間交換的資料；及介面，其經組態以執行儲存裝置、控制器及臨時儲存裝置中之至少一者與外部之間的通信，其中半導體記憶體為資料儲存系統中之儲存裝置或臨時儲存裝置的部分。 該電子裝置可進一步包括記憶體系統，該記憶體系統包括：記憶體，其經組態以儲存資料且無關於電源供應器如何皆保存所儲存資料；記憶體控制器，其經組態以根據自外部輸入之命令來控制資料至記憶體之輸入及自記憶體之輸出；緩衝記憶體，其經組態以緩衝在記憶體與外部之間交換的資料；及介面，其經組態以執行記憶體、記憶體控制器及緩衝記憶體中之至少一者與外部之間的通信，其中半導體記憶體為記憶體系統中之記憶體或緩衝記憶體的部分。 在一實施中，一種電子裝置可包括半導體記憶體，該半導體記憶體包括：複數個位元線及複數個源極線；複數個電阻式儲存胞元，其耦接於該複數個位元線及該複數個源極線中之對應位元線與對應源極線之間；複數個參考位元線及複數個參考源極線；複數個參考電阻區塊，其耦接於該複數個參考位元線及該複數個參考源極線中之對應參考位元線與對應參考源極線之間，且每一參考電阻區塊包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；複數個資料感測區塊，其各自比較流經該複數個位元線當中之對應位元線之讀取電流與流經該複數個參考位元線當中之對應參考位元線之參考電流，以判定儲存於自耦接至對應位元線之複數個電阻式儲存胞元當中選擇的電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。 以上電子裝置之實施可包括以下情形中之一或多者。 該複數個資料感測區塊可包括第一輸入端子及第二輸入端子，且半導體記憶體可進一步包括：複數個第一電晶體及第二電晶體，其串聯耦接於資料感測區塊之第一輸入端子與位元線之間，且分別回應於讀取啟用信號及箝位信號而接通或斷開；以及複數個第三電晶體及第四電晶體，其串聯耦接於資料感測區塊之第二輸入端子與參考位元線之間，且分別回應於讀取啟用信號及箝位信號而接通或斷開。第一閘極電壓可包括偏壓電壓，且第二閘極電壓包括取決於溫度而調整之調整電壓。第一閘極電壓可包括取決於溫度而調整之第一調整電壓，且第二閘極電壓可包括取決於溫度而調整之第二調整電壓。參考電阻調整區塊可包括：電壓產生單元，其用以產生電壓，該電壓之位準係取決於溫度而調整；及修整單元，其耦接至電壓產生單元以接收該電壓，且可操作以藉由將該電壓除以基於電壓調整碼而判定之除比率來產生調整電壓。每一參考電阻調整區塊可包括：第一電壓產生單元，其可操作以產生第一電壓，該第一電壓之位準係取決於溫度而調整；第一修整單元，其耦接至第一電壓產生單元以接收第一電壓，且可操作以藉由將該第一電壓除以基於第一電壓調整碼而判定之除比率來產生第一調整電壓；第二電壓產生單元，其可操作以產生第二電壓，該第二電壓之位準係取決於溫度而調整；及第二修整單元，其耦接至第二電壓產生單元以接收第二電壓，且可操作以藉由將該第二電壓除以基於第二電壓調整碼而判定之除比率來產生第二調整電壓。每一參考電阻區塊可進一步包括至少一個第三參考電阻電晶體，且第一參考電阻電晶體、第二參考電阻電晶體及第三參考電阻電晶體可串聯耦接，且參考電阻調整區塊可將第三閘極電壓提供至第三參考電阻電晶體。第一閘極電壓可包括取決於溫度而調整之第一調整電壓，且第二閘極電壓可包括取決於溫度而調整之第二調整電壓，且第三閘極電壓可包括偏壓電壓。
對相關申請案之交叉參考 本申請案依據35 U.S.C 119(a)主張題為「電子裝置(ELECTRONIC DEVICE)」且在2016年10月28日申請之韓國專利申請案第10-2016-0141894號之優先權，其全文以引用之方式併入本文中。 下文參看隨附圖式來詳細描述所揭示技術之各種實例及實施。 根據所揭示技術之實施的半導體記憶體裝置可包括可變電阻元件，該可變電阻元件展現以下可變電阻特性：其允許具有用於表示不同資料之不同電阻值之不同電阻狀態以用於資料儲存。可變電阻元件之電阻狀態可藉由在資料寫入操作中施加足夠量值之電壓或電流來改變。因此，可變電阻元件能夠儲存不同資料。在實施中，此可變電阻元件可包括展現可變電阻特性之單層或多層，且包括：在RRAM、PRAM、STTRAM、MRAM或FRAM中使用之材料(例如，鐵磁材料)、鐵電材料、諸如硫族化物材料之相變材料、諸如鈣鈦礦材料之金屬氧化物及/或過渡金屬氧化物。 可變電阻元件可包括金屬氧化物，例如，諸如氧化鎳(Ni)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鎢(WO)或氧化鈷(CoO)之過渡金屬氧化物，及/或諸如鍶鈦氧化物(STO：SrTiO)及/或鐠鈣錳氧化物(PCMO：PrCaMnO)之鈣鈦礦材料。 此外，可變電阻元件可包括相變材料。相變材料可包括諸如鍺銻碲(GST：GeSbTe)之硫族化物材料。可變電阻元件藉由使用熱改變晶態或非晶態來在不同電阻狀態之間切換。 可變電阻元件可包括兩個磁層及介於兩個磁層之間的穿隧障壁層。磁層可包括鎳鐵鈷(NiFeCo)或鈷鐵(CoFe)等。穿隧障壁層可包括氧化鋁Al2 O3 。可變電阻元件可根據磁層之磁化方向而在兩個不同電阻狀態之間切換。舉例而言，可變電阻元件可在兩個磁層之磁化方向平行時處於低電阻狀態，且在兩個磁層之磁化方向反平行時處於高電阻狀態。 圖1為展示作為穿隧障壁層介於兩個鐵磁層之間的結構中之一者的磁性穿隧接面(MTJ)之實例的圖。 如圖1中所示，MTJ 100包括作為頂部電極之第一電極層110、作為底部電極之第二電極層120、作為一對鐵磁層之第一鐵磁層112及第二鐵磁層122，以及形成於該對鐵磁層112與122之間的穿隧障壁層130。 第一鐵磁層112可為或包括自由鐵磁層，該自由鐵磁層之磁化方向可取決於施加至MTJ 100之電流之方向而改變，且第二鐵磁層122可為或包括釘紮鐵磁層，該釘紮鐵磁層之磁化方向被釘紮至固定方向。 此MTJ 100可受控制以取決於在足夠高量值下之電流的方向而改變其電阻值，且此屬性可用於儲存諸如「0」或「1」之不同資料。 圖2A及圖2B為解釋在可變電阻元件210中儲存資料之原理的視圖。可變電阻元件210可為或包括上文參看圖1所描述之MTJ 100。 首先，圖2A為解釋在可變電阻元件210中記錄具有低邏輯值之資料之原理的圖。為了選擇可變電阻元件210來儲存資料，電耦接至可變電阻元件210之字線230經啟動，且電晶體220接通。在圖2A中所示之實例中，此可藉由在耦接至電晶體220之閘極的字線230處施加之電壓下使耦接至可變電阻元件210之電晶體220接通來實現。一旦電晶體220接通，電流即可被引導成自一端251流向另一端252 (在由箭頭指示之方向上)，亦即，自作為圖1中所示之MTJ 100之頂部電極的第一電極層110至作為底部電極之第二電極層120，作為自由鐵磁層之第一鐵磁層112之磁化方向與作為釘紮鐵磁層之第二鐵磁層122之磁化方向變成彼此平行，且可變電阻元件210具有低電阻狀態。當可變電阻元件210為低電阻狀態時，定義「低」資料儲存於可變電阻元件210中。 接下來，圖2B為解釋在可變電阻元件210中記錄具有高邏輯值之資料之原理的圖。以類似方式，耦接至電晶體220 (其電耦接至可變電阻元件210)之字線230經啟動，且電晶體220接通。當電流自另一端252流向一端251 (在由箭頭指示之方向上)，亦即，自第二電極層120至第一電極層110時，第一鐵磁層112之磁化方向與第二鐵磁層122之磁化方向變成彼此反平行，且可變電阻元件210具有高電阻狀態。當可變電阻元件210為高電阻狀態時，定義「高」資料儲存於可變電阻元件210中。 儲存於可變電阻元件210中之資料之邏輯值係取決於可變電阻元件210之電阻值而改變。在可變電阻元件210之高電阻狀態之電阻值與低電阻狀態之電阻值之間的差為大的狀況下，容易判定儲存於可變電阻元件210中之資料。在可變電阻元件210之高電阻狀態之電阻值與低電阻狀態之電阻值之間的差為小的狀況下，難以判定儲存於可變電阻元件210中之資料，且因此增加在區分資料時出現錯誤之機率。因此，此項技術中需要能夠甚至在可變電阻元件之高電阻狀態之電阻值與低電阻狀態之電阻值之間的差為小的時仍精確地區分儲存於可變電阻元件中之資料的技術。 圖3、圖4、圖5、圖11、圖13、圖14、圖15及圖16說明具有如上文所描述之可變電阻元件的記憶體電路(裝置)之實施。 圖3為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖3，記憶體電路(裝置)可包括複數個資料感測區塊310_0至310_n (n為自然數)、複數個讀取啟用電晶體RT1及RT2、複數個箝位電晶體CT1及CT2以及複數個參考電阻元件REF_R。 複數個資料感測區塊310_0至310_n中之每一者可包括第一輸入端子I1及第二輸入端子I2。第一輸入端子I1可經由讀取啟用電晶體RT1及箝位電晶體CT1與胞元路徑CELL PATH耦接，且第二輸入端子I2可經由讀取啟用電晶體RT2及箝位電晶體CT2與參考電阻元件REF_R耦接。 讀取啟用電晶體RT1及RT2可在讀取啟用信號REN經啟動時接通，且在讀取啟用信號REN經撤銷啟動時斷開，該讀取啟用信號係在讀取操作時段中經啟動。箝位電晶體CT1及CT2可在箝位信號CLAMP經啟動時接通，且在箝位信號CLAMP經撤銷啟動時斷開。取決於箝位信號CLAMP之電壓位準，流經第一輸入端子I1及第二輸入端子I2之電流的量可得到調整。 胞元路徑CELL PATH可為或包括與自複數個電阻式儲存胞元(在圖4中未展示)當中選擇之電阻式儲存胞元耦接的路徑。在讀取操作中，讀取電流IRD可流經第一輸入端子I1及胞元路徑CELL PATH。 參考電阻元件REF_R可具有用作感測選定電阻式儲存胞元之資料之參考的電阻值。在讀取操作中，參考電流IREF可在第二輸入端子I2與參考電阻元件REF_R之間流動。 在讀取操作中，資料感測區塊310_0至310_n可比較分別流經第一輸入端子I1及第二輸入端子I2之電流IRD及IREF以判定資料。資料感測區塊310_0至310_n可放大所判定之資料，且輸出胞元路徑CELL PATH中所包括之選定電阻式儲存胞元之資料作為輸出D0至Dn。舉例而言，假定可變電阻元件在資料位元「0」儲存於電阻式儲存胞元中時具有低電阻狀態，且在資料位元「1」儲存於電阻式儲存胞元中時具有高電阻狀態。在讀取電流IRD之電流量大於參考電流IREF之電流量時，資料感測區塊310_0至310_n可針對每一電阻式儲存胞元提供具有資料位元「0」之輸出D0至Dn。在讀取電流IRD之電流量小於參考電流IREF之電流量時，資料感測區塊310_0至310_n可針對每一電阻式儲存胞元提供具有資料位元「1」之輸出D0至Dn。 因為圖3之記憶體電路(裝置)包括分別對應於複數個資料感測區塊310_0至310_n之複數個參考電阻元件REF_R，所以記憶體電路(裝置)之面積可能增加。 圖4為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖4，記憶體電路(裝置)可包括複數個資料感測區塊410_0至410_n (n為自然數)、複數個讀取啟用電晶體RT1及RT2、複數個箝位電晶體CT1及CT2，以及參考電阻元件REF_SR。 複數個資料感測區塊410_0至410_n中之每一者可包括第一輸入端子I1及第二輸入端子I2。第一輸入端子I1可經由讀取啟用電晶體RT1及箝位電晶體CT1與胞元路徑CELL PATH耦接，且第二輸入端子I2可經由讀取啟用電晶體RT2及箝位電晶體CT2與參考電阻元件REF_SR耦接。 讀取啟用電晶體RT1及RT2可在讀取啟用信號REN經啟動時接通，且在讀取啟用信號REN經撤銷啟動時斷開，該讀取啟用信號係在讀取操作時段中經啟動。箝位電晶體CT1及CT2可在箝位信號CLAMP經啟動時接通，且在箝位信號CLAMP經撤銷啟動時斷開。取決於箝位信號CLAMP之電壓位準，流經第一輸入端子I1及第二輸入端子I2之電流的量可得到調整。 胞元路徑CELL PATH可為或包括與自複數個電阻式儲存胞元(在圖4中未展示)當中選擇之電阻式儲存胞元耦接的路徑。在讀取操作中，讀取電流IRD可流經第一輸入端子I1及胞元路徑CELL PATH。 參考電阻元件REF_SR可具有用作感測選定電阻式儲存胞元之資料之參考的電阻值，且可由複數個資料感測區塊410_0至410_n共用。在讀取操作中，參考電流IREF可在第二輸入端子I2與節點NO之間流動，參考電阻元件REF_SR耦接至節點NO。由於電流IREF自每一資料感測區塊410_0至410_n流入節點NO中，因此流經參考電阻元件REF_SR之電流ISREF之量可為參考電流IREF之n+1倍。 資料感測區塊410_0至410_n判定儲存於各別電阻式儲存胞元中之資料，且可在讀取電流IRD之電流量大於參考電流IREF之電流量時輸出資料位元「0」作為輸出D0至Dn，且在讀取電流IRD之電流量小於參考電流IREF之電流量時輸出資料位元「1」作為輸出D0至Dn。 雖然圖4之記憶體電路(裝置)具有因為複數個資料感測區塊410_0至410_n共用參考電阻元件REF_SR而可減小面積之優點，但可能導致之問題在於：圖4之記憶體電路(裝置)容易受雜訊之影響，此係因為所有資料感測區塊410_0至410_n之第二輸入端子I2皆耦接至節點NO。 圖5為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖5，記憶體電路(裝置)可包括一或多個電阻式儲存胞元SC、讀取啟用電晶體RT1及RT2、箝位電晶體CT1及CT2、資料感測區塊510、參考電阻區塊520以及參考電阻調整區塊530。 電阻式儲存胞元SC中之每一者可包括可變電阻元件R及串聯耦接至可變電阻元件R之選擇元件S。可變電阻元件R可在「低」值資料被儲存之狀況下處於低電阻狀態，且在「高」值資料被儲存之狀況下處於高電阻狀態。替代地，可變電阻元件R可在「高」值資料被儲存之狀況下處於低電阻狀態，且在「低」值資料被儲存之狀況下處於高電阻狀態。在下文中，將假定記憶體電路根據前一狀況而操作來進行描述。選擇元件S可回應於複數個字線WL0至WLx (x為自然數)之電壓而接通或斷開。作為參考，為說明便利起見，僅針對一個電阻式儲存胞元SC說明內部組態。電阻式儲存胞元SC可耦接於位元線BL與源極線SL之間。 讀取啟用電晶體RT1及RT2可在讀取啟用信號REN經啟動時接通，且在讀取啟用信號REN經撤銷啟動時斷開，該讀取啟用信號係在讀取操作時段中經啟動。箝位電晶體CT1及CT2可在箝位信號CLAMP經啟動時接通，且在箝位信號CLAMP經撤銷啟動時斷開。取決於箝位信號CLAMP之電壓位準，流經第一輸入端子I1及第二輸入端子I2之電流的量可得到調整。 參考電阻區塊520可具有耦接至參考位元線RBL之一端及耦接至參考源極線RSL之另一端。參考電阻區塊520可包括串聯耦接之至少兩個參考電阻電晶體REFT0及REFT1。偏壓電壓VBIAS可經施加至該至少兩個參考電阻電晶體REFT0及REFT1中之至少一個參考電阻電晶體之閘極，且調整電壓VCON可經施加至該至少兩個參考電阻電晶體REFT0及REFT1中之至少一個參考電阻電晶體之閘極。 圖5說明偏壓電壓VBIAS經施加至參考電阻電晶體REFT0或參考電阻電晶體REFT1之狀況。在此狀況下，調整電壓VCON經施加至另一參考電阻電晶體REFT1或REFT0。作為參考，圖5展示第一狀況及第二狀況(參見圓括號)，在第一狀況中，偏壓電壓VBIAS經施加至參考電阻電晶體REFT0且調整電壓VCON經施加至參考電阻電晶體REFT1，在第二狀況中，偏壓電壓VBIAS經施加至參考電阻電晶體REFT1且調整電壓VCON經施加至參考電阻電晶體REFT0。 偏壓電壓VBIAS可具有固定電壓位準，且僅在讀取操作中經施加。舉例而言，偏壓電壓VBIAS之電壓位準可為1.5 V或1.8 V。雖然圖5說明參考電阻電晶體REFT0及REFT1為NMOS電晶體之狀況，但其他實施亦為可能的。舉例而言，參考電阻電晶體REFT0及REFT1可經組態為PMOS電晶體。在一些實施中，參考電阻電晶體REFT0及REFT1中之一者可經組態為NMOS電晶體，而剩餘者可經組態為PMOS電晶體。 資料感測區塊510可包括第一輸入端子I1及第二輸入端子I2。第一輸入端子I1可經由讀取啟用電晶體RT1及箝位電晶體CT1與位元線BL耦接。第二輸入端子I2可經由讀取啟用電晶體RT2及箝位電晶體CT2與參考位元線RBL耦接。在讀取操作中，讀取啟用信號REN及箝位信號CLAMP可經啟動，且讀取啟用電晶體RT1及RT2以及箝位電晶體CT1及CT2可接通。因此，第一輸入端子I1及位元線BL可電耦接，且第二輸入端子I2及參考位元線RBL可電耦接。 在讀取操作中，讀取電流IRD可流經第一輸入端子I1、讀取啟用電晶體RT1、箝位電晶體CT1、位元線BL、選定電阻式儲存胞元SC (例如，對應於字線WL0之電阻式儲存胞元SC)及源極線SL。此外，參考電流IREF可流經第二輸入端子I2、讀取啟用電晶體RT2、箝位電晶體CT2、參考位元線RBL、參考電阻區塊520及參考源極線RSL。 讀取電流IRD之電流量可取決於選定電阻式儲存胞元SC之電阻值而判定，且參考電流IREF之電流量可取決於參考電阻區塊520之電阻值而判定。資料感測區塊510可比較讀取電流IRD之電流量與參考電流IREF之電流量，且在讀取電流IRD之電流量大於參考電流IREF之電流量時提供具有值「0」之輸出D，且在讀取電流IRD之電流量小於參考電流IREF之電流量時提供具有值「1」之輸出D。 接地電壓可經施加至耦接至參考電阻區塊520之參考源極線RSL，且參考電阻區塊520之電阻值可藉由使用調整電壓VCON來調整。參考電阻調整區塊530可產生調整電壓VCON，且取決於記憶體電路(裝置)之操作條件而調整調整電壓VCON之電壓位準。 參考電阻調整區塊530可取決於記憶體電路(裝置)之溫度而調整調整電壓VCON之電壓位準。參考電阻調整區塊530可在溫度下降時降低調整電壓VCON之電壓位準，且在溫度上升時升高調整電壓VCON之電壓位準。藉由使用串聯耦接之參考電阻電晶體REFT0及REFT1，參考電阻區塊520之電阻值可得到精細調整。 圖6為用以解釋取決於可變電阻元件R之狀態及施加至可變電阻元件R之兩端之電壓的可變電阻元件R之電阻值之改變的圖表之實例的表示。 參看圖6，實線A表示在溫度為室溫(例如，25℃)之狀況下取決於施加至可變電阻元件R之兩端之電壓(在下文中稱作兩端電壓VR)之可變電阻元件R的電阻值改變，且虛線B表示在溫度為高溫(例如，90℃)之狀況下取決於兩端電壓VR之可變電阻元件R的電阻值改變。又，「低」區域表示在可變電阻元件R處於低電阻狀態之狀況下取決於兩端電壓VR的可變電阻元件R之電阻值改變，且「高」區域表示在可變電阻元件R處於高電阻狀態之狀況下取決於兩端電壓VR之可變電阻元件R的電阻值改變。 在可變電阻元件R處於低電阻狀態LOW之狀況下，可變電阻元件R之電阻值可實質上保持恆定。然而，在可變電阻元件R處於高電阻狀態HIGH之狀況下，可變電阻元件R之電阻值可不僅取決於溫度而且取決於兩端電壓VR之電壓位準而改變。作為參考，可變電阻元件R之電阻值的單位為kΩ，且兩端電壓VR之單位為V。 圖7為用以解釋當參考電阻區塊分別具有各種組態時取決於調整電壓VCON之改變的參考電阻區塊之電阻值之改變的圖表之實例的表示。 參看圖7，圖表G1表示在參考電阻區塊520a包括一個參考電阻電晶體REFT之狀況下根據第一實例之參考電阻區塊520a的取決於調整電壓VCON之電阻值，圖表G2表示在參考電阻區塊520b包括兩個參考電阻電晶體REFT0及REFT1且相同調整電壓VCON經施加至兩個參考電阻電晶體REFT0及REFT1之閘極的狀況下根據第二實例之參考電阻區塊520b的取決於調整電壓VCON之電阻值，且圖表G3表示在參考電阻區塊520c包括兩個參考電阻電晶體REFT0及REFT1、1.5 V之偏壓電壓VBIAS經施加至參考電阻電晶體REFT0之閘極且調整電壓VCON經施加至參考電阻電晶體REFT1之閘極的狀況下根據第三實例之參考電阻區塊520c的取決於調整電壓VCON之電阻值。 自圖7可看出，當調整電壓VCON自1.40 V變化至1.60 V時，根據第一實例之參考電阻區塊520a之電阻值變化10.7 kΩ (△R1)，根據第二實例之參考電阻區塊520b之電阻值變化11.1 kΩ (△R2)，且根據第三實例之參考電阻區塊520c之電阻值變化4.5 kΩ (△R3)。因此，相比第一實例及第二實例之參考電阻區塊520a及520b，第三實例之參考電阻區塊520c可藉由使用調整電壓VCON而更精細地調整其第三電阻值。又，由於取決於調整電壓VCON之變化的電阻改變相對較小，因此在給定條件下參考電流變化率可能為小的，藉此可抑制讀取操作中之資料感測錯誤。 第三實例之參考電阻區塊520c可具有優於第一實例及第二實例之參考電阻區塊520a及520b的以下優點。 (1)當目標電阻值固定時，第三實例之參考電阻區塊520c可具有較少取決於調整電壓VCON之電壓改變的電阻值。假定目標電阻值為50 kΩ。對於第一實例之參考電阻區塊520a，50 kΩ之電阻值可藉由使用參考電阻區塊520a中所包括之一個參考電阻電晶體REFT來提供。由於單個參考電阻電晶體REFT具有經施加調整電壓VCON之閘極，因此參考電阻區塊520a對調整電壓VCON之改變的相依性為大的。對於第二實例之參考電阻區塊520b，50 kΩ之電阻值可藉由使用兩個參考電阻電晶體REFT0及REFT1來提供。儘管有兩個參考電阻電晶體REFT0及REFT1，然而，由於兩個參考電阻電晶體REFT0之電阻值及REFT1之電阻值兩者皆取決於調整電壓VCON之電壓位準，因此參考電阻區塊520b對調整電壓VCON之電壓位準的改變具有相對較高相依性。對於第三實例之參考電阻區塊520c，50 kΩ之電阻值可藉由使用兩個參考電阻電晶體REFT0及REFT1來提供。與第二實例之參考電阻區塊520b不同，由於參考電阻區塊520c僅包括取決於調整電壓VCON之電壓位準的一個參考電阻電晶體REFT1，因此參考電阻區塊520c對調整電壓VCON之電壓位準的改變具有相對較低相依性。 (2)第三實例之參考電阻區塊520c允許藉由將不同電壓施加至兩個參考電阻電晶體REFT0及REFT1來以各種方式提供目標電阻值。舉例而言，在目標電阻值為50 kΩ之狀況下，目標電阻值可藉由將參考電阻電晶體REFT0及REFT1之電阻值分別設定為40 kΩ及10 kΩ或藉由將參考電阻電晶體REFT0及REFT1之電阻值分別設定為20 kΩ及30 kΩ來形成。 (3)如上文在(1)中所描述，因為參考電阻區塊520c之電阻值對調整電壓VCON之電壓位準之改變的相依性相對較小，所以電阻值可藉由調整調整電壓VCON之電壓位準來精細地調整。 如上文所論述，所揭示技術提供參考電阻區塊，該參考電阻區塊使用串聯耦接之至少兩個參考電阻電晶體REFT0及REFT1作為用作判定可變電阻元件R之電阻值之參考的參考電阻元件。又，該至少兩個參考電阻電晶體REFT0及REFT1具有經施加個別調整之電壓的閘極。因此，當在記憶體電路(裝置)中執行讀取操作時，有可能提供具有減少之資料感測錯誤的記憶體電路(裝置)。 圖8為說明根據一實施之參考電阻調整區塊530的實例之表示的組態圖。 參看圖8，參考電阻調整區塊530可包括電壓產生單元810及修整單元820。 電壓產生單元810可產生第一電壓V1，該第一電壓之電壓位準係取決於溫度而改變。圖9為說明根據一實施之電壓產生單元810的實例之表示的組態圖。參看圖9，電壓產生單元810可包括PMOS電晶體P1及P2、NMOS電晶體N1及N2，以及電阻器RCON。在一些實施中，電壓產生單元810可包括此項技術中通常已知之韋德拉(Widlar)電路。PMOS電晶體P1可具有經施加電源供應電壓VDD之源極、耦接至節點NO1之閘極及耦接至節點NO2之汲極。PMOS電晶體P2可具有經施加電源供應電壓VDD之源極、耦接至節點NO1之閘極及耦接至節點NO1之汲極。NMOS電晶體N1可具有經施加接地電壓VSS之源極、耦接至節點NO2之閘極及耦接至節點NO2之汲極。NMOS電晶體N2可具有耦接至電阻器RCON之源極、耦接至節點NO2之閘極及耦接至節點NO1之汲極。為電壓產生單元810之輸出的第一電壓V1可為電阻器RCON之兩端電壓。 當電晶體N1、N2、P1及P2之閘極的寬長比分別為(W/L)_N1、(W/L)_N2、(W/L)_P1及(W/L)_P2時，具有取決於溫度之所要電壓位準的第一電壓V1可藉由調整電阻器RCON之電阻值及(W/L)_N1、(W/L)_N2、(W/L)_P1及(W/L)_P2之值來產生。 修整單元820可藉由將第一電壓V1除以取決於調整碼TM＜0:3＞及TMB＜0:3＞之值的適當除比率來產生調整電壓VCON。 圖10為說明根據一實施之修整單元820的實例之表示的組態圖。參看圖10，修整單元820可包括複數個電晶體N3至N10以及電阻器R1至R4及RL。電晶體N3、N5、N7及N9以及電晶體N4、N6、N8及N10可分別回應於調整碼TM＜0:3＞及TMB＜0:3＞而接通或斷開。調整碼TMB＜0＞至TMB＜3＞可為藉由將調整碼TM＜0＞至TM＜3＞之邏輯值反相來獲得的信號。 [表1]展示取決於調整碼TM＜0:3＞及TMB＜0:3＞之值的調整電壓VCON與第一電壓V1之比VCON/V1。[ ]中之值展示在電阻器R1至R4之電阻值分別為Ra、2*Ra、4*Ra及8*Ra之狀況下的比VCON/V1。 [表1] 如[表1]中所展示，修整單元820可藉由將第一電壓V1取決於調整碼TM＜0:3＞及TMB＜0:3＞之值的各種除比率除以來產生調整電壓VCON。 圖11為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖11，記憶體電路(裝置)可包括一或多個電阻式儲存胞元SC、讀取啟用電晶體RT1及RT2、箝位電晶體CT1及CT2、資料感測區塊1110、參考電阻區塊1120及參考電阻調整區塊1130。 與圖5之記憶體電路(裝置)不同，當圖11之記憶體電路(裝置)包括參考電阻區塊1120 (其包括參考電阻電晶體REFT0及REFT1)時，調整電壓VCON0可經施加至至少一個參考電阻電晶體REFT0，且另一調整電壓VCON1可經施加至至少一個參考電阻電晶體REFT1。調整電壓VCON0及VCON1係藉由參考電阻調整區塊1130來產生，且參考電阻調整區塊1130可個別地調整調整電壓VCON0及VCON1。 如圖11中所展示，藉由個別地調整參考電阻電晶體REFT0及REFT1之閘極電壓，可不同地調整參考電阻區塊1120之電阻值。 圖12為說明根據一實施之參考電阻調整區塊1130的實例之表示的組態圖。 參看圖12，參考電阻調整區塊1130可包括第一電壓產生單元1210及第二電壓產生單元1220以及第一修整單元1230及第二修整單元1240。 第一電壓產生單元1210可產生第一電壓V1，該第一電壓之電壓位準係取決於溫度而改變。第一修整單元1230可藉由將第一電壓V1除以取決於調整碼TM0＜0:3＞及TM0B＜0:3＞之值的適當除比率來產生調整電壓VCON0。 一旦經啟動，第二電壓產生單元1220即可產生第二電壓V2，該第二電壓之電壓位準係取決於溫度而改變。第二修整單元1240可藉由將第二電壓V2除以取決於調整碼TM1＜0:3＞及TM1B＜0:3＞之值的適當除比率來產生調整電壓VCON1。 第一電壓產生單元1210及第二電壓產生單元1220可具有與圖9之電壓產生單元810相同的組態。然而，當電晶體N1、N2、P1及P2之閘極的寬長比分別由(W/L)_N1、(W/L)_N2、(W/L)_P1及(W/L)_P2指定時，電阻器RCON之電阻值以及(W/L)_N1、(W/L)_N2、(W/L)_P1及(W/L)_P2之值可視需要而具有不同值。藉由調整閘極之寬長比的值及電阻器RCON之電阻值，由第一電壓產生單元1210及第二電壓產生單元1220產生之第一電壓V1及第二電壓V2之改變量對溫度的相依性可經不同地設定。第一修整單元1230及第二修整單元1240可具有與圖10之修整單元820相同的組態。 圖13為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖13，記憶體電路(裝置)可包括一或多個電阻式儲存胞元SC、讀取啟用電晶體RT1及RT2、箝位電晶體CT1及CT2、資料感測區塊1310、參考電阻區塊1320以及參考電阻調整區塊1330。 與圖5之記憶體電路(裝置)不同，在圖13之記憶體電路(裝置)中，參考電阻區塊1320可包括串聯耦接之三個參考電阻電晶體REFT0至REFT2。圖13說明如下狀況：不同調整電壓VCON0及VCON1經施加至三個參考電阻電晶體REFT0至REFT2當中之兩個參考電阻電晶體REFT0及REFT1之閘極，偏壓電壓VBIAS經施加至剩餘參考電阻電晶體REFT2，且參考電阻調整區塊1330適當地產生調整電壓VCON0、VCON1及VBIAS。 在所揭示技術中，就參考電阻區塊1320及參考電阻調整區塊1330之設計而言，可按各種方式組態記憶體電路(裝置)。舉例而言，待考慮之設計改變可包括：參考電阻區塊1320中所包括之參考電阻電晶體之數目、經施加偏壓電壓之參考電阻電晶體之數目、經施加調整電壓之參考電阻電晶體之數目以及經施加相同偏壓電壓及相同調整電壓之參考電阻電晶體之數目。又，由於參考電阻調整區塊1330經設計以具有特定組態，因此參考電阻調整區塊1330可經設計以產生與參考電阻區塊1320之結構一致之適當調整電壓及偏壓電壓。 亦即，參考電阻區塊可包括串聯耦接之至少兩個參考電阻電晶體。在此狀況下，藉由提供對參考電阻區塊之各種實施(例如，如何將電壓施加至各別參考電阻電晶體之閘極)，有可能允許記憶體電路(裝置)具有高精度之讀取操作。 圖14為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖14，記憶體電路(裝置)可包括複數個電阻式儲存胞元SC、讀取啟用電晶體RT1及RT2、箝位電晶體CT1及CT2、參考電阻區塊REFR0至REFRx、資料感測區塊1410以及參考電阻調整區塊1430。 圖14之記憶體電路(裝置)可包括分別對應於電阻式儲存胞元SC之複數個參考電阻區塊REFR0至REFRx。複數個偏壓電壓VBIAS0至VBIASx及調整電壓VCON0至VCONx可經施加至複數個參考電阻區塊REFR0至REFRx中所包括之參考電阻電晶體REFT0及REFT1之閘極，且一旦對應字線經啟動，對應偏壓電壓及調整電壓即可經啟動。 舉例而言，在字線WL0經啟動之狀況下，複數個偏壓電壓VBIAS0至VBIASx當中之僅偏壓電壓VBIAS0及複數個調整電壓VCON0至VCONx當中之僅調整電壓VCON0可經啟動。 儘管圖14中展示偏壓電壓經施加至參考電阻電晶體REFT0，如上文參看圖5所描述，但經施加偏壓電壓之特定參考電阻電晶體可在參考電阻電晶體REFT0與REFT1之間改變。 圖14中所展示之參考電阻區塊REFR0至REFRx中之每一者的組態可按如上文參看圖5、圖11及圖13所描述之各種形狀來設計。 圖15為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖15，記憶體電路(裝置)可包括複數個電阻式儲存胞元SC、讀取啟用電晶體RT1及RT2、箝位電晶體CT1及CT2、參考電阻區塊REFR0至REFRy (y為自然數)、複數個資料感測區塊1510_0至1510_y以及參考電阻調整區塊1530。 圖15之記憶體電路(裝置)可包括分別對應於複數個資料感測區塊1510_0至1510_y之複數個參考電阻區塊REFR0至REFRy。各別資料感測區塊1510_0至1510_y可感測及輸出儲存於選定電阻式儲存胞元SC中之資料作為輸出D0至Dy。偏壓電壓VBIAS及調整電壓VCON可經施加至複數個參考電阻區塊REFR0至REFRy中所包括之參考電阻電晶體REFT0及REFT1之閘極。 如上文參看圖5所描述，偏壓電壓經施加至參考電阻電晶體REFT0或參考電阻電晶體REFT1，且經施加偏壓電壓之特定參考電阻電晶體可能夠在參考電阻電晶體REFT0與REFT1之間改變。除特定電阻之外的剩餘參考電阻電晶體經由其閘極被供應有調整電壓。當特定參考電阻電晶體在兩個參考電阻電晶體REFT0與REFT1之間改變時，經施加調整電壓之參考電阻電晶體相應地改變。 圖15中所展示之參考電阻區塊REFR0至REFRy中之每一者的組態可按如上文參看圖5、圖11及圖13所描述之各種方式來設計。 圖16為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示的組態圖。 參看圖16，記憶體電路(裝置)可包括複數個電阻式儲存胞元SC、讀取啟用電晶體RT1及RT2、箝位電晶體CT1及CT2、參考電阻區塊REFR00至REFRxy、複數個資料感測區塊1610_0至1610_y以及參考電阻調整區塊1630。 圖16之記憶體電路(裝置)可包括對應於複數個資料感測區塊1610_0至1610_y之複數個參考電阻區塊REFR00至REFRxy。各別資料感測區塊1610_0至1610_y可感測及輸出儲存於選定電阻式儲存胞元SC中之資料作為輸出D0至Dy。 圖16之記憶體電路(裝置)可包括分別對應於電阻式儲存胞元SC之複數個參考電阻區塊REFR00至REFRxy。複數個偏壓電壓VBIAS0至VBIASx及調整電壓VCON0至VCONx可經施加至複數個參考電阻區塊REFR00至REFRxy中所包括之參考電阻電晶體REFT0及REFT1之閘極，且一旦對應字線經啟動，對應偏壓電壓及調整電壓即可經啟動。 舉例而言，在字線WL0經啟動之狀況下，複數個偏壓電壓VBIAS0至VBIASx當中之僅偏壓電壓VBIAS0及複數個調整電壓VCON0至VCONx當中之僅調整電壓VCON0可經啟動。 如上文參看圖5所描述，經施加偏壓電壓之參考電阻電晶體及經施加調整電壓之參考電阻電晶體可在參考電阻電晶體REFT0與REFT1之間改變。 圖16中所展示之參考電阻區塊REFR00至REFRxy中之每一者的組態可按如上文參看圖5、圖11及圖13所描述之各種方式來設計。 圖5、圖11、圖13、圖14、圖15及圖16之記憶體電路(裝置)可藉由使用電晶體作為參考電阻器來精確地調整取決於溫度之參考電阻值，藉此增加讀取裕量。 在根據上述實施之電子裝置中，藉由使用包括於參考電阻區塊中且串聯耦接之至少兩個電晶體，有可能精確地調整參考電阻值。 基於所揭示技術之以上及其他記憶體電路或半導體裝置可用於一系列裝置或系統中。圖17至圖21提供可實施本文中所揭示之記憶體電路的裝置或系統之一些實例。 圖17為實施基於所揭示技術之記憶體電路的微處理器之組態圖的實例。 參看圖17，微處理器2000可執行用於控制及調諧自各種外部裝置接收資料、處理資料及將處理結果輸出至外部裝置之一系列程序的任務。微處理器2000可包括記憶體單元2010、運算單元2020、控制單元2030等。微處理器2000可為諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用程式處理器(AP)之各種資料處理單元。 記憶體單元2010為微處理器2000中之儲存資料的部分，如處理器暫存器或其類似者。記憶體單元2010可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元2010可包括各種暫存器。記憶體單元2010可執行如下功能：臨時儲存待由運算單元2020執行運算之資料、執行運算之結果資料及供儲存用於執行運算之資料的位址。 記憶體單元2010可包括根據實施之上述半導體裝置中的一或多者。舉例而言，記憶體單元2010可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良記憶體單元2010之特性。因此，可改良微處理器2000之效能特性。 運算單元2020可根據控制單元2030解碼命令之結果來執行四則算術運算或邏輯運算。運算單元2020可包括至少一個算術邏輯單元(ALU)等。 控制單元2030可自微處理器2000之記憶體單元2010、運算單元2020及外部裝置接收信號，執行對命令之提取、解碼以及對微處理器2000之信號的輸入及輸出控制，且執行由程式表示之處理。 根據當前實施之微處理器2000可另外包括快取記憶體單元2040，該快取記憶體單元可臨時儲存待自除記憶體單元2010之外之外部裝置輸入的資料或待輸出至外部裝置之資料。在此狀況下，快取記憶體單元2040可經由匯流排介面2050與記憶體單元2010、運算單元2020及控制單元2030交換資料。 圖18為實施基於所揭示技術之記憶體電路的處理器之組態圖的實例。 參看圖18，處理器2100可藉由包括除微處理器之功能之外之各種功能來改良效能及實現多功能性，該微處理器執行控制及調諧自各種外部裝置接收資料、處理資料及將處理結果輸出至外部裝置之一系列程序的任務。處理器2100可包括用作微處理器之核心單元2110、用以臨時儲存資料之快取記憶體單元2120及用於在內部裝置與外部裝置之間傳送資料的匯流排介面2130。處理器2100可包括諸如多核心處理器、圖形處理單元(GPU)及應用程式處理器(AP)之各種系統單晶片(SoC)。 當前實施之核心單元2110為對自外部裝置輸入之資料執行算術邏輯運算的部分，且可包括記憶體單元2111、運算單元2112及控制單元2113。 記憶體單元2111為處理器2100中之儲存資料的部分，如處理器暫存器、暫存器或其類似者。記憶體單元2111可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元2111可包括各種暫存器。記憶體單元2111可執行如下功能：臨時儲存待由運算單元2112執行運算之資料、執行運算之結果資料及供儲存用於執行運算之資料的位址。運算單元2112為處理器2100中之執行運算的部分。運算單元2112可根據控制單元2113解碼命令之結果來執行四則算術運算、邏輯運算或其類似者。運算單元2112可包括至少一個算術邏輯單元(ALU)等。控制單元2113可自處理器2100之記憶體單元2111、運算單元2112及外部裝置接收信號，執行對命令之提取、解碼以及對處理器2100之信號的輸入及輸出控制，且執行由程式表示之處理。 快取記憶體單元2120為臨時儲存資料以補償以高速度操作之核心單元2110與以低速度操作之外部裝置之間在資料處理速度上之差異的部分。快取記憶體單元2120可包括主儲存區段2121、二級儲存區段2122及三級儲存區段2123。一般而言，快取記憶體單元2120包括主儲存區段2121及二級儲存區段2122，且在需要大儲存容量之狀況下可包括三級儲存區段2123。視需要，快取記憶體單元2120可包括增加數目個儲存區段。亦即，包括於快取記憶體單元2120中之儲存區段之數目可根據設計來改變。主儲存區段2121、二級儲存區段2122及三級儲存區段2123儲存及區分資料之速度可相同或不同。在各別儲存區段2121、2122及2123之速度不同的狀況下，主儲存區段2121之速度可最大。快取記憶體單元2120之主儲存區段2121、二級儲存區段2122及三級儲存區段2123中之至少一個儲存區段可包括根據實施之上述半導體裝置中的一或多者。舉例而言，快取記憶體單元2120可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良快取記憶體單元2120之特性。因此，可改良處理器2100之效能特性。 儘管在圖18中展示主儲存區段2121、二級儲存區段2122及三級儲存區段2123全部組態於快取記憶體單元2120之內部，但應注意，快取記憶體單元2120之主儲存區段2121、二級儲存區段2122及三級儲存區段2123全部可組態於核心單元2110之外部，且可補償核心單元2110與外部裝置之間在資料處理速度上之差異。同時，應注意，快取記憶體單元2120之主儲存區段2121可安置於核心單元2110之內部，且二級儲存區段2122及三級儲存區段2123可組態於核心單元2110之外部以加強補償資料處理速度之差異的功能。在另一實施中，主儲存區段2121及二級儲存區段2122可安置於核心單元2110之內部，且三級儲存區段2123可安置於核心單元2110之外部。 匯流排介面2130為連接核心單元2110、快取記憶體單元2120及外部裝置且允許資料被有效地傳輸的部分。 根據當前實施之處理器2100可包括複數個核心單元2110，且複數個核心單元2110可共用快取記憶體單元2120。複數個核心單元2110及快取記憶體單元2120可直接連接或經由匯流排介面2130連接。複數個核心單元2110可按與核心單元2110之上述組態相同之方式來組態。在處理器2100包括複數個核心單元2110之狀況下，快取記憶體單元2120之主儲存區段2121可對應於複數個核心單元2110之數目而組態於每一核心單元2110中，且二級儲存區段2122及三級儲存區段2123可按以便經由匯流排介面2130共用之方式組態於複數個核心單元2110之外部。主儲存區段2121之處理速度可大於二級儲存區段2122及三級儲存區段2123之處理速度。在另一實施中，主儲存區段2121及二級儲存區段2122可對應於複數個核心單元2110之數目而組態於每一核心單元2110中，且三級儲存區段2123可按以便經由匯流排介面2130共用之方式組態於複數個核心單元2110之外部。 根據當前實施之處理器2100可進一步包括：嵌入式記憶體單元2140，其儲存資料；通信模組單元2150，其可按有線或無線方式將資料傳輸至外部裝置及自外部裝置接收資料；記憶體控制單元2160，其驅動外部記憶體裝置；及媒體處理單元2170，其處理在處理器2100中處理之資料或自外部輸入裝置輸入之資料，且將經處理之資料輸出至外部介面裝置等。此外，處理器2100可包括複數個各種模組及裝置。在此狀況下，添加之複數個模組可經由匯流排介面2130與核心單元2110及快取記憶體單元2120交換資料以及彼此交換資料。 嵌入式記憶體單元2140可不僅包括揮發性記憶體，而且包括非揮發性記憶體。揮發性記憶體可包括動態隨機存取記憶體(DRAM)、行動DRAM、靜態隨機存取記憶體(SRAM)及具有與上文所提及之記憶體類似功能的記憶體等。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有類似功能之記憶體。 通信模組單元2150可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC) (諸如，經由傳輸線來發送及接收資料之各種裝置)等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、紫蜂(Zigbee)、遍存感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、超寬頻(USB) (諸如，在無傳輸線之情況下發送及接收資料之各種裝置)等。 記憶體控制單元2160用以管理及處理在根據不同通信標準操作之處理器2100與外部儲存裝置之間傳輸的資料。記憶體控制單元2160可包括各種記憶體控制器，例如，可控制以下各者之裝置：整合式電子裝置(IDE)、串列進階附接技術(SATA)、小型電腦系統介面(SCSI)、獨立磁碟冗餘陣列(RAID)、固態磁碟(SSD)、外部SATA (eSATA)、個人電腦記憶體卡國際協會(PCMCIA)、通用串列匯流排(USB)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等。 媒體處理單元2170可處理在處理器2100中處理之資料或以影像、聲音之形式或其他形式自外部輸入裝置輸入之資料，且將資料輸出至外部介面裝置。媒體處理單元2170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊裝置(HD音訊)、高清晰度多媒體介面(HDMI)控制器等。 圖19為實施基於所揭示技術之記憶體電路的系統之組態圖的實例。 參看圖19，作為用於處理資料之設備的系統2200可執行輸入、處理、輸出、通信、儲存等以對資料進行一系列操縱。系統2200可包括處理器2210、主記憶體裝置2220、輔助記憶體裝置2230、介面裝置2240等。當前實施之系統2200可為使用處理器來操作之各種電子系統，諸如電腦、伺服器、個人數位助理(PDA)、攜帶型電腦、網路平板電腦(web tablet)、無線電話、行動電話、智慧型手機、數位音樂播放器、攜帶型多媒體播放器(PMP)、攝影機、全球定位系統(GPS)、視訊攝影機、錄音機、公眾資料服務(telematics)、視聽(AV)系統、智慧型電視等。 處理器2210可解碼輸入之命令，且處理針對儲存於系統2200中之資料的運算、比較等，且控制此等操作。處理器2210可包括微處理器單元(MPU)、中央處理單元(CPU)、單/多核心處理器、圖形處理單元(GPU)、應用程式處理器(AP)、數位信號處理器(DSP)等。 主記憶體裝置2220為如下儲存器：其可在程式經執行時臨時地儲存、呼叫及執行來自輔助記憶體裝置2230之程式碼或資料，且甚至在電源供應器被切斷時仍可保存所記憶之內容。主記憶體裝置2220可包括根據實施之上述半導體裝置中的一或多者。舉例而言，主記憶體裝置2220可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良主記憶體裝置2220之特性。因此，可改良系統2200之效能特性。 又，主記憶體裝置2220可進一步包括在電源供應器被切斷時所有內容被抹除之揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。與此不同，主記憶體裝置2220可能不包括根據實施之半導體裝置，但可包括在電源供應器被切斷時所有內容被抹除之揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。 輔助記憶體裝置2230為用於儲存程式碼或資料之記憶體裝置。雖然輔助記憶體裝置2230之速度比主記憶體裝置2220之速度慢，但輔助記憶體裝置2230可儲存較大量之資料。輔助記憶體裝置2230可包括根據實施之上述半導體裝置中的一或多者。舉例而言，輔助記憶體裝置2230可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良輔助記憶體裝置2230之特性。因此，可改良系統2200之效能特性。 又，輔助記憶體裝置2230可進一步包括資料儲存系統(參見圖20之參考數字2300)，諸如使用磁性之磁帶、磁碟、使用光學之雷射光碟、使用磁性及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等。與此不同，輔助記憶體裝置2230可不包括根據實施之半導體裝置，但可包括資料儲存系統(參見圖20之參考數字2300)，諸如使用磁性之磁帶、磁碟、使用光學之雷射光碟、使用磁性及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等。 介面裝置2240可用以執行當前實施之系統2200與外部裝置之間的命令及資料交換。介面裝置2240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人性化介面裝置(HID)、通信裝置等。通信裝置可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC) (諸如，經由傳輸線來發送及接收資料之各種裝置)等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、紫蜂(Zigbee)、遍存感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、超寬頻(USB) (諸如，在無傳輸線之情況下發送及接收資料的各種裝置)等。 圖20為實施基於所揭示技術之記憶體電路的資料儲存系統之組態圖的實例。 參看圖20，資料儲存系統2300可包括：儲存裝置2310，其作為用於儲存資料之組件而具有非揮發特性；控制器2320，其控制儲存裝置2310；介面2330，其用於與外部裝置連接；及臨時儲存裝置2340，其用於臨時儲存資料。資料儲存系統2300可為諸如硬碟機(HDD)、緊密光碟唯讀記憶體(CDROM)、數位多功能光碟(DVD)、固態磁碟(SSD)等之碟類型，以及諸如通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等之卡類型。 儲存裝置2310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 控制器2320可控制儲存裝置2310與介面2330之間的資料交換。為此，控制器2320可包括處理器2321，該處理器用於執行用於處理自資料儲存系統2300之外部經由介面2330輸入之命令的操作等。 介面2330用以執行資料儲存系統2300與外部裝置之間的命令及資料交換。在資料儲存系統2300為卡類型之狀況下，介面2330可與用於諸如通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等之裝置中的介面相容，或與用於類似於上文所提及之裝置之裝置中的介面相容。在資料儲存系統2300為碟類型之狀況下，介面2330可與諸如整合式電子裝置(IDE)、串列進階附接技術(SATA)、小型電腦系統介面(SCSI)、外部SATA(eSATA)、個人電腦記憶體卡國際協會 (PCMCIA)、通用串列匯流排(USB)等之介面相容，或與類似於上文所提及之介面的介面相容。介面2330可與具有彼此不同之類型的一或多個介面相容。 臨時儲存裝置2340可臨時地儲存資料，以根據與外部裝置、控制器及系統之介面的多樣化及高效能而在介面2330與儲存裝置2310之間高效地傳送資料。用於臨時儲存資料之臨時儲存裝置2340可包括根據實施之上述半導體裝置中的一或多者。舉例而言，臨時儲存裝置2340可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良臨時儲存裝置2340之特性。因此，可改良系統2300之效能特性。 圖21為實施基於所揭示技術之記憶體電路的記憶體系統之組態圖的實例。 參看圖21，記憶體系統2400可包括：記憶體2410，其作為用於儲存資料之組件而具有非揮發特性；記憶體控制器2420，其控制記憶體2410；介面2430，其用於與外部裝置之連接；等等。記憶體系統2400可為諸如固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等之卡類型。 用於儲存資料之記憶體2410可包括根據實施之上述半導體裝置中的一或多者。舉例而言，記憶體2410可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良記憶體2410之特性。因此，可改記憶體系統2400之效能特性。 由此，可藉由執行穩定感測及放大操作來改良記憶體系統2400之效能。 又，根據當前實施之記憶體2410可進一步包括具有非揮發特性之唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 記憶體控制器2420可控制記憶體2410與介面2430之間的資料交換。為此，記憶體控制器2420可包括處理器2421，該處理器用於執行一操作，該操作用於處理自記憶體系統2400之外部經由介面2430輸入之命令。 介面2430用以執行記憶體系統2400與外部裝置之間的命令及資料交換。介面2430可與用於諸如通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃記憶體(CF)卡等之裝置中的介面相容，或與用於類似於上文所提及之裝置之裝置中的介面相容。介面2430可與具有彼此不同之類型的一或多個介面相容。 根據當前實施之記憶體系統2400可進一步包括用於根據與外部裝置、記憶體控制器及記憶體系統之介面的多樣性及高效能而在介面2430與記憶體2410之間高效地傳送資料的緩衝記憶體2440。舉例而言，用於臨時儲存資料之緩衝記憶體2440可包括根據實施之上述半導體裝置中的一或多者。緩衝記憶體2440可包括：一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料；參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體；資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之電阻式儲存胞元的電阻值與參考電阻區塊之參考電阻值，以判定儲存於選定電阻式儲存胞元中之資料；及參考電阻調整區塊，其耦接至參考電阻區塊，且可操作以將第一閘極電壓提供至第一參考電阻電晶體及將第二閘極電壓提供至第二參考電阻電晶體，且調整參考電阻區塊之電阻值。由此，可改良緩衝記憶體2440之特性。因此，可改記憶體系統2400之效能特性。 此外，根據當前實施之緩衝記憶體2440可進一步包括具有揮發特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等，以及具有非揮發特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。與此不同，緩衝記憶體2440可不包括根據實施之半導體裝置，但可包括具有揮發特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等，以及具有非揮發特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。 自上文描述顯而易見，在根據實施之半導體裝置及其製造方法中，可變電阻元件之圖案化為容易的，且有可能確保可變電阻元件之特性。 圖17至圖21中之基於此文件中所揭示之記憶體裝置的電子裝置或系統之上文實例中之特徵可實施於各種裝置、系統或應用中。一些實例包括行動電話或其他攜帶型通信裝置、平板電腦、筆記型電腦或膝上型電腦、遊戲機、智慧型電視機、電視機上盒、多媒體伺服器、具有或不具有無線通信功能之數位攝影機、具有無線通信能力之腕錶或其他可穿戴式裝置。 雖然本文件含有許多確切細則，但此等不應被解釋成對任何發明或可能主張之內容之範圍的限制，而是作為可能特定於特定發明之特定實施例之特徵的描述。本專利文件中在單獨實施例之內容背景下描述之某些特徵亦可在單個實施例中組合地實施。相反地，在單個實施例之內容背景下描述的各種特徵亦可在多個實施例中單獨地或以任何合適子組合來實施。此外，儘管特徵可在上文描述為以某些組合起作用，且甚至最初係如此主張，但來自所主張組合之一或多個特徵在一些狀況下可自該組合排除，且所主張組合可針對子組合或子組合之變形。 類似地，雖然在圖式中以特定次序描述操作，但此不應被理解成要求以所展示之特定次序或以順序次序來執行此等操作，或要求執行所有所說明之操作以實現所描述結果。此外，本專利文件中所描述之實施例中的各種系統組件之分離不應被理解成在所有實施例中皆要求此分離。僅描述幾個實施及實例。基於本專利文件中所描述及說明之內容，可作出其他實施、增強及變形。
100‧‧‧磁性穿隧接面(MTJ)
110‧‧‧第一電極層
112‧‧‧第一鐵磁層
120‧‧‧第二電極層
122‧‧‧第二鐵磁層
130‧‧‧穿隧障壁層
210‧‧‧可變電阻元件
220‧‧‧電晶體
230‧‧‧字線
251‧‧‧一端
252‧‧‧另一端
310_0‧‧‧資料感測區塊
310_n‧‧‧資料感測區塊
410_0‧‧‧資料感測區塊
410_n‧‧‧資料感測區塊
510‧‧‧資料感測區塊
520‧‧‧參考電阻區塊
520a‧‧‧參考電阻區塊
520b‧‧‧參考電阻區塊
520c‧‧‧參考電阻區塊
530‧‧‧參考電阻調整區塊
810‧‧‧電壓產生單元
820‧‧‧修整單元
1110‧‧‧資料感測區塊
1120‧‧‧參考電阻區塊
1130‧‧‧參考電阻調整區塊
1210‧‧‧第一電壓產生單元
1220‧‧‧第二電壓產生單元
1230‧‧‧第一修整單元
1240‧‧‧第二修整單元
1310‧‧‧資料感測區塊
1320‧‧‧參考電阻區塊
1330‧‧‧參考電阻調整區塊
1410‧‧‧資料感測區塊
1430‧‧‧參考電阻調整區塊
1510_0‧‧‧資料感測區塊
1510_y‧‧‧資料感測區塊
1530‧‧‧參考電阻調整區塊
1610_0‧‧‧資料感測區塊
1610_y‧‧‧資料感測區塊
1630‧‧‧參考電阻調整區塊
2000‧‧‧微處理器
2010‧‧‧記憶體單元
2020‧‧‧運算單元
2030‧‧‧控制單元
2040‧‧‧快取記憶體單元
2050‧‧‧匯流排介面
2100‧‧‧處理器
2110‧‧‧核心單元
2111‧‧‧記憶體單元
2112‧‧‧運算單元
2113‧‧‧控制單元
2120‧‧‧快取記憶體單元
2121‧‧‧主儲存區段
2122‧‧‧二級儲存區段
2123‧‧‧三級儲存區段
2130‧‧‧匯流排介面
2140‧‧‧嵌入式記憶體單元
2150‧‧‧通信模組單元
2160‧‧‧記憶體控制單元
2170‧‧‧媒體處理單元
2200‧‧‧系統
2210‧‧‧處理器
2220‧‧‧主記憶體裝置
2230‧‧‧輔助記憶體裝置
2240‧‧‧介面裝置
2300‧‧‧資料儲存系統
2310‧‧‧儲存裝置
2320‧‧‧控制器
2321‧‧‧處理器
2330‧‧‧介面
2340‧‧‧臨時儲存裝置
2400‧‧‧記憶體系統
2410‧‧‧記憶體
2420‧‧‧記憶體控制器
2421‧‧‧處理器
2430‧‧‧介面
2440‧‧‧緩衝記憶體
BL‧‧‧位元線
CELL PATH‧‧‧胞元路徑
CLAMP‧‧‧箝位信號
CT1‧‧‧箝位電晶體
CT2‧‧‧箝位電晶體
D‧‧‧輸出
D0‧‧‧輸出
Dn‧‧‧輸出
Dy‧‧‧輸出
I1‧‧‧第一輸入端子
I2‧‧‧第二輸入端子
IRD‧‧‧讀取電流
IREF‧‧‧參考電流
ISREF‧‧‧電流
N1‧‧‧NMOS電晶體
N2‧‧‧NMOS電晶體
N3‧‧‧電晶體
N4‧‧‧電晶體
N5‧‧‧電晶體
N6‧‧‧電晶體
N7‧‧‧電晶體
N8‧‧‧電晶體
N9‧‧‧電晶體
N10‧‧‧電晶體
NO‧‧‧節點
NO1‧‧‧節點
NO2‧‧‧節點
P1‧‧‧PMOS電晶體
P2‧‧‧PMOS電晶體
R‧‧‧可變電阻元件
R1‧‧‧電阻器
R2‧‧‧電阻器
R3‧‧‧電阻器
R4‧‧‧電阻器
RBL‧‧‧參考位元線
RCON‧‧‧電阻器
REF_R‧‧‧參考電阻元件
REF_SR‧‧‧參考電阻元件
REFR0‧‧‧參考電阻區塊
REFR00‧‧‧參考電阻區塊
REFR0y‧‧‧參考電阻區塊
REFRx‧‧‧參考電阻區塊
REFRx0‧‧‧參考電阻區塊
REFRxy‧‧‧參考電阻區塊
REFRy‧‧‧參考電阻區塊
REFT‧‧‧參考電阻電晶體
REFT0‧‧‧參考電阻電晶體
REFT1‧‧‧參考電阻電晶體
REFT2‧‧‧參考電阻電晶體
REN‧‧‧讀取啟用信號
RL‧‧‧電阻器
RSL‧‧‧參考源極線
RT1‧‧‧讀取啟用電晶體
RT2‧‧‧讀取啟用電晶體
S‧‧‧選擇元件
SC‧‧‧電阻式儲存胞元
SL‧‧‧源極線
TM＜0:3＞‧‧‧調整碼
TM＜0＞‧‧‧調整碼
TM＜1＞‧‧‧調整碼
TM＜2＞‧‧‧調整碼
TM＜3＞‧‧‧調整碼
TM0＜0:3＞‧‧‧調整碼
TM0B＜0:3＞‧‧‧調整碼
TM1＜0:3＞‧‧‧調整碼
TM1B＜0:3＞‧‧‧調整碼
TMB＜0:3＞‧‧‧調整碼
TMB＜0＞‧‧‧調整碼
TMB＜1＞‧‧‧調整碼
TMB＜2＞‧‧‧調整碼
TMB＜3＞‧‧‧調整碼
V1‧‧‧第一電壓
V2‧‧‧第二電壓
VBIAS‧‧‧偏壓電壓
VBIAS0‧‧‧偏壓電壓
VBIAS1‧‧‧偏壓電壓
VBIASx‧‧‧偏壓電壓
VCON‧‧‧調整電壓
VCON0‧‧‧調整電壓
VCON1‧‧‧調整電壓
VCONx‧‧‧調整電壓
VDD‧‧‧電源供應電壓
VR‧‧‧兩端電壓
VSS‧‧‧接地電壓
WL0‧‧‧字線
WL1‧‧‧字線
WLx‧‧‧字線
圖1為展示作為穿隧障壁層介於兩個鐵磁層之間的結構中之一者的磁性穿隧接面(MTJ)之實例的圖。 圖2A及圖2B為解釋在可變電阻元件210中儲存資料之原理的視圖。 圖3為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖4為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖5為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖6為用以輔助解釋取決於可變電阻元件R之狀態及施加至可變電阻元件R之兩端之電壓的可變電阻元件R之電阻值之改變的圖表之實例的表示。 圖7為用以輔助解釋當參考電阻區塊分別具有各種形狀時取決於調整電壓VCON之改變的參考電阻區塊之電阻值之改變的圖表之實例的表示。 圖8為說明根據本發明之實施的參考電阻調整區塊530之組態圖。 圖9為說明根據本發明之實施的電壓產生單元810之組態圖。 圖10為說明根據本發明之實施的修整單元820之組態圖。 圖11為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖12為說明根據本發明之實施的參考電阻調整區塊1130之組態圖。 圖13為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖14為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖15為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖16為說明根據本發明之實施的包括可變電阻元件之記憶體電路(裝置)之組態圖。 圖17為基於所揭示技術實施記憶體電路之微處理器之組態圖。 圖18為基於所揭示技術實施記憶體電路之處理器之組態圖。 圖19為基於所揭示技術實施記憶體電路之系統之組態圖。 圖20為基於所揭示技術實施記憶體電路之資料儲存系統之組態圖。 圖21為基於所揭示技術實施記憶體電路之記憶體系統之組態圖。

Claims (22)

  1. 一種包括一半導體記憶體之電子裝置，該半導體記憶體包含： 一或多個電阻式儲存胞元，其各自經結構化以展現不同電阻值以用於儲存資料； 一參考電阻區塊，其包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體； 一資料感測區塊，其電耦接至該一或多個電阻式儲存胞元及該參考電阻區塊，且可操作以比較自該一或多個電阻式儲存胞元當中選擇之一電阻式儲存胞元之一電阻值與該參考電阻區塊之一參考電阻值，以判定儲存於該選定電阻式儲存胞元中之資料；及 一參考電阻調整區塊，其耦接至該參考電阻區塊，且可操作以將一第一閘極電壓提供至該第一參考電阻電晶體及將一第二閘極電壓提供至該第二參考電阻電晶體，且調整該參考電阻區塊之該電阻值。
  2. 如請求項1之電子裝置，其中該資料感測區塊包括一第一輸入端子及一第二輸入端子，一讀取電流經由該第一輸入端子流向該選定電阻式儲存胞元，一參考電流經由該第二輸入端子流向該參考電阻區塊。
  3. 如請求項1之電子裝置，其中該第一閘極電壓包括一偏壓電壓，且 其中該第二閘極電壓包括取決於一溫度而調整之一調整電壓。
  4. 如請求項1之電子裝置，其中該第一閘極電壓包括取決於一溫度而調整之一第一調整電壓，且 其中該第二閘極電壓包括取決於一溫度而調整之一第二調整電壓。
  5. 如請求項3之電子裝置，其中該參考電阻調整區塊包含： 一電壓產生單元，其經結構化以產生一電壓，該電壓之位準係取決於一溫度而調整；及 一修整單元，其耦接至該電壓產生單元以接收該電壓，且可操作以藉由將該電壓除以基於電壓調整碼而判定之一除比率來產生該調整電壓。
  6. 如請求項4之電子裝置，其中該參考電阻調整區塊包含： 一第一電壓產生單元，其用以產生一第一電壓，該第一電壓之位準係取決於一溫度而調整； 一第一修整單元，其耦接至該第一電壓產生單元以接收該第一電壓，且藉由將該第一電壓除以基於第一電壓調整碼而判定之一第一除比率來產生該第一調整電壓； 一第二電壓產生單元，其用以產生一第二電壓，該第二電壓之位準係取決於一溫度而調整；及 一第二修整單元，其耦接至該第二電壓產生單元以接收該第二電壓，且藉由將該第二電壓除以基於第二電壓調整碼而判定之一第二除比率來產生該第二調整電壓。
  7. 如請求項1之電子裝置，其中該半導體記憶體進一步包含： 第一電晶體及第二電晶體，其串聯耦接於該第一輸入端子與該一或多個電阻式儲存胞元之間，且分別回應於一讀取啟用信號及一箝位信號而接通或斷開；及 第三電晶體及第四電晶體，其串聯耦接於該第二輸入端子與該參考電阻區塊之間，且分別回應於該讀取啟用信號及該箝位信號而接通或斷開。
  8. 如請求項1之電子裝置，其中該參考電阻區塊進一步包括至少一個第三參考電阻電晶體，且 其中該第一參考電阻電晶體、該第二參考電阻電晶體及該第三參考電阻電晶體串聯耦接，且 其中該參考電阻調整區塊將一第三閘極電壓提供至該第三參考電阻電晶體。
  9. 如請求項8之電子裝置，其中該第一閘極電壓包括取決於一溫度而調整之一第一調整電壓，且 其中該第二閘極電壓包括取決於一溫度而調整之一第二調整電壓，且 其中該第三閘極電壓包括一偏壓電壓。
  10. 如請求項1之電子裝置，其進一步包含一微處理器，該微處理器包括： 一控制單元，其經組態以自該微處理器之一外部接收包括一命令之一信號，且執行對該命令之提取、解碼或對該微處理器之一信號的輸入或輸出控制； 一運算單元，其經組態以基於該控制單元解碼該命令之一結果來執行一運算；及 一記憶體單元，其經組態以儲存用於執行該運算之資料、對應於執行該運算之一結果的資料或被執行該運算之資料的一位址， 其中該半導體記憶體為該微處理器中之該記憶體單元之部分。
  11. 如請求項1之電子裝置，其進一步包含一處理器，該處理器包括： 一核心單元，其經組態以基於自該處理器之一外部輸入的一命令藉由使用資料而執行對應於該命令之一運算； 一快取記憶體單元，其經組態以儲存用於執行該運算之資料、對應於執行該運算之一結果的資料或被執行該運算之資料的一位址；及 一匯流排介面，其連接於該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料， 其中該半導體記憶體為該處理器中之該快取記憶體單元之部分。
  12. 如請求項1之電子裝置，其進一步包含一處理系統，該處理系統包括： 一處理器，其經組態以解碼由該處理器接收之一命令，且控制基於解碼該命令之一結果對資訊之一運算； 一輔助記憶體裝置，其經組態以儲存用於解碼該命令之一程式及該資訊； 一主記憶體裝置，其經組態以在執行該程式時自該輔助記憶體裝置呼叫及儲存該程式及該資訊，使得該處理器可使用該程式及該資訊來執行該運算；及 一介面裝置，其經組態以執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信， 其中該半導體記憶體為該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。
  13. 如請求項1之電子裝置，其進一步包含一資料儲存系統，該資料儲存系統包括： 一儲存裝置，其經組態以儲存資料且無關於電源供應器如何皆保存所儲存資料； 一控制器，其經組態以根據自一外部輸入之一命令來控制資料至該儲存裝置之輸入及自該儲存裝置之輸出； 一臨時儲存裝置，其經組態以臨時儲存在該儲存裝置與該外部之間交換的資料；及 一介面，其經組態以執行該儲存裝置、該控制器及該臨時儲存裝置中之至少一者與該外部之間的通信， 其中該半導體記憶體為該資料儲存系統中之該儲存裝置或該臨時儲存裝置之部分。
  14. 如請求項1之電子裝置，其進一步包含一記憶體系統，該記憶體系統包括： 一記憶體，其經組態以儲存資料且無關於電源供應器如何皆保存所儲存資料； 一記憶體控制器，其經組態以根據自一外部輸入之一命令來控制資料至該記憶體之輸入及自該記憶體之輸出； 一緩衝記憶體，其經組態以緩衝在該記憶體與該外部之間交換的資料；及 一介面，其經組態以執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信， 其中該半導體記憶體為該記憶體系統中之該記憶體或該緩衝記憶體之部分。
  15. 一種包括一半導體記憶體之電子裝置，該半導體記憶體包含： 複數個位元線及複數個源極線； 複數個電阻式儲存胞元，其耦接於該複數個位元線及該複數個源極線當中之一對應位元線與一對應源極線之間； 複數個參考位元線及複數個參考源極線； 複數個參考電阻區塊，其耦接於該複數個參考位元線及該複數個參考源極線當中之一對應參考位元線與一對應參考源極線之間，且每一參考電阻區塊包括串聯耦接之至少一個第一參考電阻電晶體及至少一個第二參考電阻電晶體； 複數個資料感測區塊，其各自比較流經該複數個位元線當中之一對應位元線之一讀取電流與流經該複數個參考位元線當中之一對應參考位元線之一參考電流，以判定儲存於自耦接至該對應位元線之複數個電阻式儲存胞元當中選擇之一電阻式儲存胞元中的資料；及 一參考電阻調整區塊，其耦接至該等參考電阻區塊，且可操作以將一第一閘極電壓提供至該第一參考電阻電晶體及將一第二閘極電壓提供至該第二參考電阻電晶體，且調整該等參考電阻區塊之電阻值。
  16. 如請求項15之電子裝置， 其中該複數個資料感測區塊包含第一輸入端子及第二輸入端子，且 其中該半導體記憶體進一步包含： 複數個第一電晶體及第二電晶體，其串聯耦接於該等資料感測區塊之該等第一輸入端子與該等位元線之間，且分別回應於一讀取啟用信號及一箝位信號而接通或斷開；及 複數個第三電晶體及第四電晶體，其串聯耦接於該等資料感測區塊之該等第二輸入端子與該等參考位元線之間，且分別回應於該讀取啟用信號及該箝位信號而接通或斷開。
  17. 如請求項15之電子裝置，其中該第一閘極電壓包括一偏壓電壓，且 其中該第二閘極電壓包括取決於一溫度而調整之一調整電壓。
  18. 如請求項15之電子裝置，其中該第一閘極電壓包括取決於一溫度而調整之一第一調整電壓，且 其中該第二閘極電壓包括取決於一溫度而調整之一第二調整電壓。
  19. 如請求項17之電子裝置，其中該參考電阻調整區塊包含： 一電壓產生單元，其用以產生一電壓，該電壓之位準係取決於一溫度而調整；及 一修整單元，其耦接至該電壓產生單元以接收該電壓，且可操作以藉由將該電壓除以基於電壓調整碼而判定之一除比率來產生該調整電壓。
  20. 如請求項18之電子裝置，其中每一參考電阻調整區塊包含： 一第一電壓產生單元，其可操作以產生一第一電壓，該第一電壓之位準係取決於一溫度而調整； 一第一修整單元，其耦接至該第一電壓產生單元以接收該第一電壓，且可操作以藉由將該第一電壓除以基於第一電壓調整碼而判定之一除比率來產生該第一調整電壓； 一第二電壓產生單元，其可操作以產生一第二電壓，該第二電壓之位準係取決於一溫度而調整；及 一第二修整單元，其耦接至該第二電壓產生單元以接收該第二電壓，且可操作以藉由將該第二電壓除以基於第二電壓調整碼而判定之一除比率來產生該第二調整電壓。
  21. 如請求項15之電子裝置，其中每一參考電阻區塊進一步包含至少一個第三參考電阻電晶體，且 其中該第一參考電阻電晶體、該第二參考電阻電晶體及該第三參考電阻電晶體串聯耦接，且 其中該參考電阻調整區塊將一第三閘極電壓提供至該第三參考電阻電晶體。
  22. 如請求項21之電子裝置，其中該第一閘極電壓包括取決於一溫度而調整之一第一調整電壓，且 其中該第二閘極電壓包括取決於一溫度而調整之一第二調整電壓，且 其中該第三閘極電壓包括一偏壓電壓。
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