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TW201814921A - 半導體裝置及其製造方法 - Google Patents

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TW201814921A
TW201814921A TW106116853A TW106116853A TW201814921A TW 201814921 A TW201814921 A TW 201814921A TW 106116853 A TW106116853 A TW 106116853A TW 106116853 A TW106116853 A TW 106116853A TW 201814921 A TW201814921 A TW 201814921A
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金昶和
全輝璨
朴哲弘
梁在錫
千寬永
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三星電子股份有限公司
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Abstract

本發明揭露一種半導體裝置以及一種製造半導體裝置的方法，所述裝置包括：閘極結構，位於基板上；源極/汲極層，位於所述基板的各自與所述閘極結構相鄰的部分上；第一接觸插塞，各自接觸所述源極/汲極層的上表面；第二接觸插塞，接觸所述閘極結構中的一者，所述第二接觸插塞的側壁被絕緣間隔壁覆蓋；以及第三接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第一接觸插塞中的至少一者，所述第三接觸插塞的側壁的至少一部分不被絕緣間隔壁覆蓋。

Description

半導體裝置及其製造方法
本發明的實施例是有關於半導體裝置及其製造方法。
與閘極結構的上表面接觸的第一接觸插塞可僅形成於隔離層上方，且可能不與接觸源極/汲極層的上表面的第二接觸插塞接觸。
本發明的實施例可藉由提供一種半導體裝置而達成，所述半導體裝置包括：閘極結構，位於基板上；源極/汲極層，位於所述基板的各自與所述閘極結構相鄰的部分上；第一接觸插塞，各自接觸所述源極/汲極層的上表面；第二接觸插塞，接觸所述閘極結構中的一者，所述第二接觸插塞的側壁被絕緣間隔壁覆蓋；以及第三接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第一接觸插塞中的至少一者，所述第三接觸插塞的側壁的至少一部分不被絕緣間隔壁覆蓋。
本發明的實施例可藉由提供一種半導體裝置而達成，所述半導體裝置包括：閘極結構，位於基板上；源極/汲極層，位於所述基板的各自與所述閘極結構相鄰的部分上；第一接觸插塞，各自接觸各個所述源極/汲極層的上表面，所述第一接觸插塞的上表面具有第一高度；至少一個第二接觸插塞，接觸所述源極/汲極層中的一或多者，所述至少一個第二接觸插塞的上表面的第二高度大於所述第一高度；絕緣間層，覆蓋至少所述第一接觸插塞的上側壁及所述第二接觸插塞的上側壁，所述絕緣間層包含氧化矽，且所述絕緣間層的上部部分的至少一部分的矽含量大於所述絕緣間層的下部部分的矽含量；第三接觸插塞，接觸所述閘極結構中的一者，所述第三接觸插塞位於所述第一接觸插塞之間；以及第四接觸插塞，共同接觸所述閘極結構中的一者的上表面及所述至少一個第二接觸插塞。
本發明的實施例可藉由提供一種半導體裝置而達成，所述半導體裝置包括：主動式鰭片，位於基板上，所述主動式鰭片中的每一者在與所述基板的上表面實質上平行的第一方向上延伸，所述主動式鰭片設置於第二方向上，所述第二方向實質上平行於所述基板的所述上表面且實質上垂直於所述第一方向，且所述主動式鰭片的下側壁被隔離圖案覆蓋；一或多個虛設主動式鰭片，被所述隔離圖案覆蓋，所述虛設主動式鰭片中的每一者在所述第一方向上延伸；閘極結構，位於所述主動式鰭片及所述隔離圖案上，所述閘極結構中的每一者在所述第二方向上延伸，且所述閘極結構設置於所述第一方向上；源極/汲極層，在所述第一方向上與所述閘極結構相鄰且位於所述主動式鰭片及所述隔離圖案上；第一接觸插塞及第二接觸插塞，所述第一接觸插塞及所述第二接觸插塞各自接觸所述源極/汲極層的上表面；第三接觸插塞，接觸所述閘極結構中的一者，所述第三接觸插塞的側壁被絕緣間隔壁覆蓋；第四接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第二接觸插塞中的至少一者；以及導線，位於所述第一接觸插塞至所述第四接觸插塞上，所述導線中的每一者在所述第一方向上延伸，且所述導線設置於所述第二方向上，其中所述第三接觸插塞電性連接至所述導線中與所述源極/汲極層垂直交疊的一者。
本發明的實施例可藉由提供一種製造半導體裝置的方法而達成，所述方法包括：在基板上形成電晶體以使得所述電晶體中的每一者包括閘極結構以及與所述閘極結構相鄰的源極/汲極層；在所述基板上形成第一絕緣間層以覆蓋所述電晶體；貫穿所述第一絕緣間層形成第一接觸插塞及第二接觸插塞以各自接觸所述源極/汲極層；在所述第一絕緣間層以及所述第一接觸插塞與所述第二接觸插塞上形成第二絕緣間層；貫穿所述第一絕緣間層及所述第二絕緣間層形成第一開口及第二開口，以使得所述第一開口暴露出所述閘極結構中的一者且所述第二開口共同暴露出所述閘極結構中的至少一者及與所述閘極結構相鄰的所述第二接觸插塞；在所述第一開口的側壁上形成第一絕緣間隔壁；以及各自在所述第一開口及所述第二開口中形成第三接觸插塞及第四接觸插塞。
本發明的實施例可藉由提供一種製造半導體裝置的方法而達成，所述方法包括：在基板上形成電晶體以使得所述電晶體中的每一者包括閘極結構以及與所述閘極結構相鄰的源極/汲極層；在所述基板上形成第一絕緣間層以覆蓋所述電晶體；貫穿所述第一絕緣間層形成第一接觸插塞及第二接觸插塞以各自接觸所述源極/汲極層；移除所述第一接觸插塞的上部部分；將離子植入所述第一絕緣間層的上部部分中；在所述第一絕緣間層以及所述第一接觸插塞與所述第二接觸插塞上形成第二絕緣間層；以及貫穿所述第一絕緣間層及所述第二絕緣間層形成第三接觸插塞及第四接觸插塞，以使得所述第三接觸插塞接觸所述閘極結構中的一者且所述第四接觸插塞共同接觸所述閘極結構中的至少一者以及與所述閘極結構相鄰的第二接觸插塞。
本發明的實施例可藉由提供一種半導體裝置而達成，所述半導體裝置包括：基板；閘極結構，位於所述基板上；源極/汲極層，相鄰於所述閘極結構；第一接觸插塞，接觸所述源極/汲極層中的某些源極/汲極層的上表面；第二接觸插塞，接觸所述源極/汲極層中的其餘源極/汲極層的上表面；第三接觸插塞，接觸所述閘極結構中的一者，所述第三接觸插塞的側壁被絕緣間隔壁覆蓋，以使得所述第三接觸插塞與所述第一接觸插塞電性絕緣；第四接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第二接觸插塞中的至少一者。
圖1至圖5說明根據示例性實施例的半導體裝置的平面圖及剖視圖。具體而言，圖1是平面圖，且圖2至圖5是剖視圖。圖2是沿圖1所示的線A-A’截取的剖視圖，圖3是沿圖1所示的線B-B’截取的剖視圖，圖4是沿圖1所示的線C-C’截取的剖視圖，且圖5是沿圖1所示的線D-D’截取的剖視圖。
參照圖1至圖5，半導體裝置可包括：閘極結構280，位於基板100上；源極/汲極層210，位於基板100的部分上且與閘極結構280相鄰；第一接觸插塞332，接觸多個源極/汲極層210的上表面並包括具有第一高度（例如在自基板100量測時）的上表面（例如背對基板100）；至少一個第二接觸插塞334，接觸多個源極/汲極層210並包括具有第二高度的上表面；第三接觸插塞392，接觸閘極結構280中的一者的上表面並位於第一接觸插塞332中相鄰的第一接觸插塞332中間；以及第四接觸插塞394，共同接觸閘極結構280中的一者的上表面以及第二接觸插塞334。舉例而言，自基板100至第二接觸插塞334的遠端的距離可大於自所述基板至第一接觸插塞332的遠端的距離。
所述半導體裝置可更包括第一絕緣間層300、第二絕緣間層360、第三絕緣間層400、絕緣增強層305、第一絕緣間隔壁382、第一通孔412、第二通孔414以及導線420。
基板100可包含半導體材料（例如矽、鍺、鍺化矽等）或III-V半導體化合物（例如GaP、GaAs、GaSb等）。在一實施方式中，基板100可為絕緣體上覆矽（silicon-on-insulator，SOI）基板、或絕緣體上覆鍺（germanium-on-insulator，GOI）基板。
可於基板100上形成凹槽110以及局部地填充第一凹槽110的隔離圖案120，且基板100可被劃分成自基板100的上表面突出的主動區（active region）105以及場區（field region）。主動區105亦可被稱為主動式鰭片。
在一實施方式中，主動式鰭片105可在與基板100的上表面實質上平行的第一方向上延伸，且可在實質上平行於基板100的上表面且與第一方向相交的第二方向上形成多個主動式鰭片105。在一實施方式中，第一方向與第二方向可彼此相交呈直角。
主動式鰭片105可包括側壁被隔離圖案120覆蓋的下主動圖案105b以及自隔離圖案120的上表面突出的上主動式鰭片105a。
在一實施方式中，可移除多個主動式鰭片105的上主動圖案105a，且可形成虛設主動式鰭片。虛設主動式鰭片中的每一者可包括下主動圖案105b的一部分，且虛設主動式鰭片的側壁可被隔離圖案120覆蓋，並且虛設主動式鰭片的上表面可被絕緣圖案220覆蓋。不同於主動式鰭片105，在虛設主動式鰭片的上表面上可不形成源極/汲極層210。在一實施方式中，一或多個虛設主動式鰭片可形成於主動式鰭片105之間且可在第一方向上延伸。
隔離圖案120可包含氧化物，例如氧化矽。
在一實施方式中，閘極結構280可沿第二方向在主動式鰭片105及隔離圖案120上延伸，且可在第一方向上形成多個閘極結構280。閘極結構280可包括依序堆疊的介面圖案240、閘極絕緣圖案250、功函數控制圖案260以及閘電極270，且可與源極/汲極層210一起形成電晶體。根據源極/汲極層210的導電類型，電晶體可為正通道金屬氧化物半導體（positive-channel metal oxide semiconductor，PMOS）電晶體或負通道金屬氧化物半導體（negative-channel metal oxide semiconductor，NMOS）電晶體。
介面圖案240可包含氧化物（例如氧化矽），閘極絕緣圖案250可包含具有高介電常數的金屬氧化物（例如氧化鉿、氧化鉭、氧化鋯等），功函數控制圖案260可包含金屬氮化物或其合金（例如氮化鈦、鈦鋁合金、氮化鈦鋁、氮化鉭、氮化鉭鋁等），且閘電極270可包含低電阻金屬或其氮化物（例如鋁、銅、鉭等）。
閘極間隔壁160可沿第一方向形成於閘極結構280的相對兩側壁中的每一者上，且鰭片間隔壁170可沿第二方向形成於主動式鰭片105的相對兩側壁中的每一者上。閘極間隔壁160及鰭片間隔壁170可包含氮化物，例如氮化矽。
源極/汲極層210可在第一方向上與閘極結構280相鄰且填充主動式鰭片105上的第二凹槽190，且可接觸閘極間隔壁160的側壁。在一實施方式中，源極/汲極層210可具有沿第二方向截取的具有類似五邊形形狀的橫截面。
在一實施方式中，源極/汲極層210可包含摻雜有p型雜質的單晶鍺化矽。在一實施方式中，源極/汲極層210可包含摻雜有n型雜質的單晶碳化矽或摻雜有n型雜質的單晶矽。
在一實施方式中，當主動式鰭片105中在第二方向上的相鄰主動式鰭片105之間的距離小時，位於各主動式鰭片105的上表面上的源極/汲極層210可彼此連接以彼此合倂。在一實施方式中，如圖中所說明，在第二方向上相鄰的兩個主動式鰭片105上的兩個源極/汲極層210可彼此合倂。在一實施方式中，多於兩個源極/汲極層210可彼此合倂。
隔離圖案120與經合倂的源極/汲極層210之間可形成氣隙225。
絕緣層220可形成於主動式鰭片105、虛設主動式鰭片以及隔離圖案120上，且可覆蓋閘極結構280以及源極/汲極層210的側壁。絕緣層220可包含例如氧化矽或東燃矽氮烷（Tonen Silazene，TOSZ）。
覆蓋層290與第一絕緣間層300可依序形成於閘極結構280及絕緣層220上。覆蓋層290可包含氮化物（例如氮化矽），且第一絕緣間層300可包含氧化矽（例如正矽酸四乙酯（TEOS））。
第一接觸插塞332及第二接觸插塞334可延伸貫穿第一絕緣間層300、覆蓋層290及絕緣層220，且可接觸源極/汲極層210的上表面。第一金屬矽化物圖案320可形成於源極/汲極層210與第一接觸插塞332及第二接觸插塞334中的每一者之間。第一金屬矽化物圖案320可包含例如矽化鈦、矽化鈷或矽化鎳等。
在一實施方式中，第一接觸插塞332及第二接觸插塞334中的每一者可具有高縱橫比，且第一接觸插塞332及第二接觸插塞334中的每一者的寬度可自其頂部朝底部減小。在一實施方式中，在形成第一接觸插塞332及第二接觸插塞334之後，可移除第一接觸插塞332的上部部分（參照圖25至圖28），且具有相對大的寬度的上部部分可被移除以使得第一接觸插塞332之間的距離可減小。因此，當第二接觸插塞334的上表面具有第二高度時，第一接觸插塞332中的每一者的上表面的第二高度可小於第一高度。
隨著第一接觸插塞332的上部部分被移除，可於第一絕緣間層300上形成第四凹槽350，且因此第一絕緣間層300的上表面可不具有均勻的高度。因此，第一接觸插塞332可各自形成於第四凹槽350之下。
第一接觸插塞332及第二接觸插塞334中的每一者可具有：第二金屬圖案，包含例如鎢、銅等金屬；以及第一障壁圖案，覆蓋第二金屬圖案的側壁以及下表面且包含例如氮化鉭、氮化鈦、氮化鎢等金屬氮化物。
在一實施方式中，第一接觸插塞332及第二接觸插塞334中的每一者可形成於主動式鰭片105的上表面的源極/汲極層210上，且因此可不與僅包括下主動圖案105b的虛設主動式鰭片垂直交疊。
第一接觸插塞332中的每一者可在第二方向上延伸至給定長度，且可在第一方向上形成多個第一接觸插塞332。第二接觸插塞334可在第二方向上延伸至給定長度，且可在第一方向上形成一個或多於一個第二接觸插塞334。在圖中，在第一方向上形成兩個第二接觸插塞334。
絕緣增強層305可形成於第一絕緣間層300上。絕緣增強層305可藉由離子植入製程而形成於第一絕緣間層300上。當第一絕緣間層300包含氧化矽時，可將矽離子植入第一絕緣間層300中以形成富矽（silicon-rich）氧化矽層。在一實施方式中，可將其他類型的離子植入第一絕緣間層300中以形成絕緣增強層305。
在一實施方式中，絕緣增強層305可以均勻的厚度形成於第一絕緣間層300的上表面上。由於第一絕緣間層300的上表面不具有均勻的高度，因此絕緣增強層305可亦不具有均勻的高度。
藉由離子植入製程，亦可將離子植入於第一接觸插塞332的上部部分中，且因此可在第一接觸插塞332中的每一者上形成第二金屬矽化物圖案336。
第二絕緣間層360可形成於上面形成有絕緣增強層305的第一絕緣間層300上、上面形成有第二金屬矽化物圖案336的第一接觸插塞332上以及第二接觸插塞334上，且可包含氮化物，例如氮化矽。
第三接觸插塞392可延伸貫穿第二絕緣間層360、絕緣增強層305、第一絕緣間層300及覆蓋層290並可接觸閘極結構280中的一者的上表面，並且第四接觸插塞394可延伸貫穿第二絕緣間層360、第一絕緣間層300、第二接觸插塞334的一部分及覆蓋層290並可接觸閘極結構280中的一者的上表面。
在一實施方式中，第三接觸插塞392可沿第一方向形成於第一接觸插塞332中的相鄰第一接觸插塞332之間，所述相鄰的第一接觸插塞332可形成於源極/汲極層210上並分別位於閘極結構280的相對兩側處，且因此第三接觸插塞392可不與虛設主動式鰭片垂直交疊。
在一實施方式中，第四接觸插塞394可接觸第二接觸插塞334的側壁，且當兩個第二接觸插塞394沿第一方向形成於閘極結構280的相對兩側處時，第四接觸插塞394可接觸兩個第二接觸插塞394各自的相對兩側壁。
第三接觸插塞392及第四接觸插塞394中的每一者可具有：第三金屬圖案，包含例如鎢、銅等金屬；以及第二障壁圖案，覆蓋所述第三金屬圖案的側壁及下表面，並包含例如氮化鉭、氮化鈦、氮化鎢等金屬氮化物。在一實施方式中，第三接觸插塞392及第四接觸插塞394中的每一者可僅包含第三金屬圖案。
第三接觸插塞392的側壁可被第一絕緣間隔壁382覆蓋。第一絕緣間隔壁382可具有中空柱體形狀，且可包含氧化物，例如氧化矽。
在一實施方式中，第三接觸插塞392可沿第一方向形成於第一接觸插塞332中的相鄰第一接觸插塞332之間。若在形成用於形成第三接觸插塞392的第四開口370（參照圖29及圖30）期間發生未對準，則第三接觸插塞392的側壁可被第一絕緣間隔壁382覆蓋，且因此可與第一接觸插塞332電性絕緣。
隨著具有相對大的寬度的第一接觸插塞332的上部部分被移除，第三接觸插塞392與第一接觸插塞332之間的距離可增大，且因此第一接觸插塞332與第三接觸插塞392彼此接觸的可能性可降低。
此外，可在第一絕緣間層300上形成絕緣增強層305，於第一絕緣間層300中形成有貫穿其的第一接觸插塞332，且因此可增強第一接觸插塞332與第三接觸插塞392之間的電性絕緣。
因此，相較於第三接觸插塞392與虛設主動式鰭片垂直交疊的情形，即使在第三接觸插塞392因半導體裝置的尺寸縮減而靠近第一接觸插塞332形成時，亦可增強第一接觸插塞332與第三接觸插塞392之間的電性絕緣且可降低電性短路的可能性。
不同於第三接觸插塞392，共同接觸閘極結構280的上表面及與閘極結構280相鄰的第二接觸插塞334的第四接觸插塞394的側壁上可不形成絕緣間隔壁，且因此第二接觸插塞334與第四接觸插塞394之間的接觸電阻可不增大。
第三絕緣間層400可形成於第二絕緣間層360、第三接觸插塞392及第四接觸插塞394以及第一絕緣間隔壁382上，且電性連接至第一接觸插塞332、第二接觸插塞334、第三接觸插塞392及第四接觸插塞394中的多者的導線420可形成於第三絕緣間層400中。
在一實施方式中，每一導線420可在第一方向上延伸，且可在第二方向上形成多個導線420。
在一實施方式中，導線420中的多者可電性連接至第一接觸插塞332，此可藉由延伸貫穿第二絕緣間層360及第三絕緣間層400並與導線420中的所述多者的下表面以及第一接觸插塞332的上表面接觸的第一通孔412而可達成。導線420中的其餘多者可電性連接至第三接觸插塞392，此可藉由延伸貫穿第三絕緣間層400並與導線420中的所述其餘多者的下表面以及第三接觸插塞392的上表面接觸的第二通孔414而可能達成。
在一實施方式中，下伏的接觸插塞332、接觸插塞334、接觸插塞392與接觸插塞394以及上覆的導線420可藉由各種結構及/或方法而彼此連接。
在一實施方式中，導線420中的每一者以及第一通孔412及第二通孔414可具有第四金屬圖案以及第三障壁圖案，所述第三障壁圖案覆蓋所述第四金屬圖案的側壁及下表面。
在一實施方式中，導線420中的多者可與虛設主動式鰭片垂直交疊，且導線420中的多者可與主動式鰭片105或位於主動式鰭片105上的源極/汲極層210垂直交疊。
與位於源極/汲極層210上的第一接觸插塞332之間的閘極結構280的上表面接觸的第三接觸插塞392可不與虛設主動式鰭片垂直交疊，且因此可電性連接至導線420中不與虛設主動式鰭片垂直交疊的多個導線420。
如以上所闡釋，即使根據胞元佈局第三接觸插塞392靠近第一接觸插塞332，亦可藉由第一絕緣間隔壁382、第四凹槽350以及絕緣增強層305而降低第一接觸插塞332與第三接觸插塞392之間出現電性短路的可能性。
圖6至圖34說明在一種根據示例性實施例製造半導體裝置的方法中各階段的平面圖及剖視圖。具體而言，圖6、圖8、圖11、圖15、圖18、圖22、圖25及圖32是平面圖，且圖7、圖9至圖10、圖12至圖14、圖15至圖17、圖19至圖21、圖23至圖24、圖26至圖31以及圖33至圖34是剖視圖。
圖7、圖12、圖14、圖16、圖19、圖23及圖26是分別沿其對應平面圖的線A-A’截取的剖視圖，圖9及圖20是分別沿對應平面圖的線B-B’截取的剖視圖，圖10、圖13、圖17、圖21、圖24、圖27、圖29及圖33是分別沿其對應平面圖的線C-C’截取的剖視圖，且圖28、圖30、圖31及圖34是分別沿其對應平面圖的線D-D’截取的剖視圖。
參照圖6及圖7，可局部地蝕刻基板100的上部部分以形成第一凹槽110，且可形成隔離圖案120以填充第一凹槽110的下部部分。
由於第一凹槽110形成於基板100上，因此主動區105可界定於基板100上。主動區105可自基板100的上表面突出，且因此亦可被稱為主動式鰭片。基板100的上面未形成有主動式鰭片105的區可被稱為場區。
在一實施方式中，主動式鰭片105可在與基板100的上表面實質上平行的第一方向上延伸，且可在第二方向上形成多個主動式鰭片105，所述第二方向可實質上平行於基板100的上表面且與所述第一方向相交。在一實施方式中，第一方向與第二方向可彼此相交呈直角，且因此可實質上彼此垂直。
在一實施方式中，隔離圖案120可藉由以下方式形成：在基板100上形成隔離層以充分填充第一凹槽110，對所述隔離層進行平面化直至暴露出基板100的上表面為止，並移除所述隔離層的上部部分以暴露出第一凹槽110的上部部分。所述隔離層可由氧化物（例如氧化矽形成）。
隨著隔離圖案120被形成於基板100上，主動式鰭片105可被劃分成下主動圖案105b（其側壁可被隔離圖案120覆蓋）以及上主動圖案105a（不被隔離圖案120覆蓋而是自隔離圖案120突出）。
參照圖8至圖10，可在基板100上形成虛設閘極結構。
舉例而言，可藉由以下方式形成虛設閘極結構：在基板100以及隔離圖案120上依序形成虛設閘極絕緣層、虛設閘電極層及虛設閘極遮罩層，對虛設閘極遮罩層進行圖案化以形成虛設閘極遮罩150，並使用虛設閘極遮罩150作為蝕刻遮罩來依序蝕刻虛設閘電極層及虛設閘極絕緣層。
因此，虛設閘極結構可包括依序堆疊於基板100上的虛設閘極絕緣圖案130、虛設閘電極140及虛設閘極遮罩150。
虛設閘極絕緣層可藉由例如化學氣相沈積（chemical vapor deposition，CVD）製程、原子層沈積（atomic layer deposition，ALD）製程等而形成。在一實施方式中，可藉由對基板100的上部部分進行熱氧化製程而形成虛設閘極絕緣層，且在此種情形中，虛設閘極絕緣層可僅形成於上主動圖案105a上。
在一實施方式中，虛設閘極結構可在第二方向上延伸，且可在第一方向上形成多個虛設閘極結構。
參照圖11至圖13，可在虛設閘極結構的側壁上形成閘極間隔壁160。
可藉由在主動式鰭片105及隔離圖案120上形成間隔壁層以覆蓋虛設閘極結構，並且非等向性地蝕刻所述間隔壁層而形成閘極間隔壁160。閘極間隔壁160可沿第一方向形成於虛設閘極結構的相對兩側壁中的每一者上，且鰭片間隔壁170亦可沿第二方向形成於上主動圖案105a的相對兩側壁中的每一者上。
參照圖14，可形成第一遮罩180以覆蓋某些主動式鰭片105並暴露出其他主動式鰭片105，且可利用第一遮罩180作為蝕刻遮罩而移除被暴露出的主動式鰭片105的上主動圖案105a，以分別形成僅包括下主動圖案105b的虛設主動式鰭片。
在一實施方式中，第一遮罩180可暴露出一或多個主動式鰭片105，且因此可形成一或多個虛設主動式鰭片。在一實施方式中，如圖14所示，可移除相鄰的兩個主動式鰭片105的上主動圖案105a以形成兩個虛設主動式鰭片。
在形成虛設主動式鰭片時，亦可移除（虛設鰭片的）上主動圖案105a的側壁上的鰭片間隔壁170。
參照圖15至圖17，在移除第一遮罩180後，可對主動式鰭片105的與閘極間隔壁160相鄰的上部部分進行蝕刻以形成第二凹槽190。
舉例而言，可藉由乾蝕刻製程利用虛設閘極結構以及位於虛設閘極結構的側壁上的閘極間隔壁160作為蝕刻遮罩而移除主動式鰭片105的上部部分，以形成第二凹槽190。在形成第二凹槽190時，相鄰於主動式鰭片105的鰭片間隔壁170可大部分被移除，且可僅存留鰭片間隔壁170的下部部分。亦可局部地或完全地移除虛設主動式鰭片的下主動圖案105b以形成第三凹槽200。
在一實施方式中，如圖所示，由於對上主動圖案105a的一部分進行蝕刻以形成第二凹槽190，因此第二凹槽190的底部可高於下主動圖案105b的頂面。
在形成第二遮罩以填充第三凹槽200之後，可形成源極/汲極層210以填充第二凹槽190。
在一實施方式中，可藉由使用被第二凹槽190暴露出的主動式鰭片105的上表面作為晶種來進行選擇性磊晶成長（selective epitaxial growth，SEG）製程而形成源極/汲極層210。
在一實施方式中，在執行選擇性磊晶成長製程時，可形成單晶矽-鍺層以作為源極/汲極層210。此外，亦可使用p型雜質源氣體以形成摻雜有p型雜質的單晶矽-鍺層作為源極/汲極層210。因此，源極/汲極層210可充當PMOS電晶體的源極/汲極區。
源極/汲極層210不僅可在垂直方向上成長且亦可在水平方向上成長以填充第二凹槽190，且可接觸閘極間隔壁160的側壁。
在一實施方式中，當在第二方向上設置的主動式鰭片105彼此靠近時，在各主動式鰭片105上成長的源極/汲極層210可彼此合併。在一實施方式中，如圖15至圖17所示，在相鄰的兩個主動式鰭片105上成長的兩個源極/汲極層210可彼此合倂。在一實施方式中，多於兩個源極/汲極層210可彼此合倂。
在一實施方式中，源極/汲極層210可充當PMOS電晶體的源極/汲極區。在一實施方式中，源極/汲極層210亦可充當NMOS電晶體的源極/汲極區。
在一實施方式中，可形成單晶碳化矽層作為源極/汲極層210。在選擇性磊晶成長製程中，亦可使用n型雜質源氣體以形成摻雜有n型雜質的單晶碳化矽層。
參照圖18至圖21，在移除第二遮罩之後，可在基板100上形成絕緣層220以覆蓋虛設閘極結構、閘極間隔壁160、鰭片間隔壁170以及源極/汲極層210，且可對絕緣層220進行平面化直至虛設閘極結構的虛設閘電極140被暴露出為止。
在平面化製程中，亦可移除虛設閘極遮罩150，且可移除閘極間隔壁160的上表面。經合倂的源極/汲極層210與隔離圖案120之間的空間可不填充以絕緣層220，且因此可形成氣隙225。
平面化製程可藉由例如化學機械拋光（chemical mechanical polishing，CMP）製程及/或回蝕製程而執行。
可移除被暴露出的虛設閘電極140以及位於虛設閘電極140之下的虛設閘極絕緣圖案130，以形成暴露出閘極間隔壁160的內側壁及主動式鰭片105的上表面的第一開口230，且可形成閘極結構280以填充第一開口230。
閘極結構280可藉由以下製程而形成。
在被第一開口230暴露出的主動式鰭片105的上表面上進行熱氧化製程以形成介面圖案240之後，可在介面圖案240、隔離圖案120、閘極間隔壁160及絕緣層220上依序形成閘極絕緣層及功函數控制層，且可在所述功函數控制層上形成閘電極層以充分填充第一開口230的存留部分。
可以與閘極絕緣層或閘電極層相似的方式藉由化學氣相沈積製程、原子層沈積製程或類似製程替代熱氧化製程而形成介面圖案240。在此種情形中，介面圖案240可不僅形成於主動式鰭片105的上表面上，且亦形成於隔離圖案120的上表面及閘極間隔壁160的內側壁上。
可對閘電極層、功函數控制層及閘極絕緣層進行平面化直至絕緣層220的上表面可被暴露出為止，以形成依序堆疊於介面圖案240上、隔離圖案120上以及閘極間隔壁160的內側壁上的閘極絕緣圖案250及功函數控制圖案260，並在功函數控制圖案260上形成用於填充第一開口230的存留部分的閘電極270。
依序堆疊的介面圖案240、閘極絕緣圖案250、功函數控制圖案260及閘電極270可形成閘極結構280，且閘極結構280與源極/汲極層210一起可根據源極/汲極層210的導電類型而形成PMOS電晶體或NMOS電晶體。
參照圖22至圖24，可在絕緣層220、閘極結構280及閘極間隔壁160上依序形成覆蓋層290以及第一絕緣間層300，且可貫穿絕緣層220、覆蓋層290及第一絕緣間層300而形成第一接觸插塞332及第二接觸插塞334以接觸源極/汲極層210的上表面。
第一接觸插塞332及第二接觸插塞334可例如藉由以下製程而形成。
可貫穿絕緣層220、覆蓋層290及第一絕緣間層300而形成第二開口310及第三開口315以暴露出源極/汲極層210的上表面，可在源極/汲極層210的被暴露出的上表面上、第二開口310的側壁及第三開口315的側壁上以及第一絕緣間層300的上表面上形成第一金屬層，且可對所述第一金屬層執行熱處理製程以在源極/汲極層210中的每一者上形成第一金屬矽化物圖案320。
在一實施方式中，可將第二開口310及第三開口315中的每一者形成為具有高縱橫比，且第二開口310及第三開口315中的每一者的寬度可自其頂部朝底部減小。
可在第一金屬矽化物圖案320上、第二開口310的側壁及第三開口315的側壁上以及第一絕緣間層300的上表面上形成第一障壁層，可在所述第一障壁層上形成第二金屬層以填充第二開口310及第三開口315，且可對所述第二金屬層及所述第一障壁層進行平面化直至暴露出第一絕緣間層300的上表面為止。
因此，可在第一金屬矽化物圖案320上形成第一接觸插塞332及第二接觸插塞334，以分別填充第二開口310及第三開口315。
第一接觸插塞332及第二接觸插塞334中的每一者可包括第二金屬圖案以及覆蓋所述第二金屬圖案的下表面及側壁的第一障壁圖案。
在一實施方式中，第一接觸插塞332及第二接觸插塞334可形成於主動式鰭片105的源極/汲極層210上，且因此可不與僅具有存留的下主動圖案105b的虛設主動式鰭片垂直交疊。
第一接觸插塞332中的每一者可在第二方向上延伸至給定長度，且可在第一方向上形成多個第一接觸插塞332。第二接觸插塞334可在第二方向上延伸至給定長度，且可在第一方向上形成一個或多於一個第二接觸插塞334。在圖式中示出了兩個第二接觸插塞334。
如以上所說明，第二開口310及第三開口315中的每一者可具有自其頂部朝底部減小的寬度，且因此填充第二開口310及第三開口315中的每一者的第一接觸插塞332及第二接觸插塞334中的每一者可具有自其頂部朝底部減小的寬度。
參照圖25至圖28，可在第一絕緣間層300上形成第三遮罩340以覆蓋第二接觸插塞334，且可移除第一接觸插塞332中的每一者的上部部分以形成第四凹槽350。
在第一接觸插塞332中的每一者中，上部部分的寬度可較下部部分大，且可移除第一接觸插塞332中的每一者的上部部分以形成第四凹槽350。因此，第一接觸插塞332之間的距離可增大。
可利用第三遮罩340作為離子植入遮罩執行離子植入製程，以將離子植入第一絕緣間層300的上部部分中，且可形成絕緣增強層305。
在一實施方式中，離子可包括矽離子，且當第一絕緣間層300包含氧化矽時，可形成富矽氧化矽層作為絕緣增強層305。在一實施方式中，絕緣增強層305可包含其他類型的材料。
在一實施方式中，絕緣增強層305可在第一絕緣間層300的上表面上形成為具有均勻厚度。由於形成了第四凹槽350，因此第一絕緣間層300的上表面可不具有恆定的高度，且因此絕緣增強層305可具有變化的高度。
藉由離子植入製程，亦可將離子植入第一接觸插塞332的上部部分中，例如當植入矽離子時，可在第一接觸插塞332中的每一者上形成第二金屬矽化物圖案336。
參照圖29及圖30，在移除第三遮罩340之後，可在上面形成有絕緣增強層305的第一絕緣間層300上、上面形成有第二金屬矽化物圖案336的第一接觸插塞332上以及第二接觸插塞334上形成第二絕緣間層360。
可貫穿第二絕緣間層360、上面形成有絕緣增強層305的第一絕緣間層300以及覆蓋層而形成第四開口370以暴露出閘極結構280中的一者的上表面，且可貫穿第二絕緣間層360、第一絕緣間層300、第二接觸插塞334的一部分以及覆蓋層而形成第五開口375以暴露出閘極結構280中的至少一者的上表面。
在一實施方式中，第四開口370可形成於在源極/汲極層210上位於閘極結構280的相對兩側處且在第一方向上相鄰的第一接觸插塞332之間，且因此可不與虛設主動式鰭片垂直交疊。
在一實施方式中，第五開口375可暴露出第二接觸插塞334的側壁，例如當第二接觸插塞334沿第一方向形成於閘極結構280的相對兩側處時，第五開口375可暴露出兩個第二接觸插塞334各自的側壁。
可分別在第四開口370的側壁及第五開口375的側壁上形成第一絕緣間隔壁382及第二絕緣間隔壁384。因此，被第五開口375暴露出的第二接觸插塞334的側壁可被第二絕緣間隔壁384覆蓋。
在一實施方式中，可藉由在第四開口370及第五開口375兩者的底部及側壁上以及在第二絕緣間層360上形成絕緣間隔壁層，並且非等向性地蝕刻絕緣間隔壁層而形成第一絕緣間隔壁382及第二絕緣間隔壁384。
絕緣間隔壁層可由例如氧化矽等氧化物形成。
在一實施方式中，第一絕緣間隔壁382及第二絕緣間隔壁384中的每一者可具有中空柱體形狀。
參照圖31，在於第二絕緣間層360上形成第四遮罩377以覆蓋第四開口370之後，可藉由遮罩製程利用第四遮罩377作為蝕刻遮罩而移除第五開口375中的第二絕緣間隔壁384。
因此，被第二絕緣間隔壁384覆蓋的第二接觸插塞334的側壁可被暴露出。
參照圖32至圖34，可形成第三接觸插塞392及第四接觸插塞394以分別填充第四開口370及第五開口375。
在一實施方式中，第三接觸插塞392及第四接觸插塞394可藉由以下方式而形成：在第四開口370的底部上、第一絕緣間隔壁382上、第五開口375的底部及側壁上以及第二絕緣間層360上形成第二障壁層，在所述第二障壁層上形成第三金屬層以填充第四開口370及第五開口375，並對所述第三金屬層及所述第二障壁層進行平面化直至第二絕緣間層360的上表面被暴露出為止。
因此，側壁可被第一絕緣間隔壁382覆蓋的第三接觸插塞392可形成於閘極結構280中的一者的上表面上，且第四接觸插塞394可形成於閘極結構280中的至少一者的上表面上以填充第五開口375。第三接觸插塞392及第四接觸插塞394中的每一者可包括第三金屬圖案以及覆蓋所述第三金屬圖案的下表面及側壁的第二障壁圖案。
在一實施方式中，可形成第二障壁層，且因此第三接觸插塞392及第四接觸插塞394中的每一者可僅包括第三金屬圖案。
在一實施方式中，第三接觸插塞392及第四接觸插塞394中的每一者可被形成為在第一方向上靠近源極/汲極層210上的第一接觸插塞332及第二接觸插塞334，且可不與僅包括存留的下主動圖案105b的虛設主動式鰭片垂直交疊。
在一實施方式中，第三接觸插塞392可沿第一方向形成於第一接觸插塞332中的相鄰第一接觸插塞332之間，且即使在形成用於形成第三接觸插塞392的第四開口期間發生未對準，第三接觸插塞392的側壁仍可被第一絕緣間隔壁382覆蓋，且因此可與第一接觸插塞332電性絕緣。
隨著具有相對大的寬度的第一接觸插塞332的上部部分被移除，第三接觸插塞392與第一接觸插塞332之間的距離可增大，且因此第一接觸插塞332與第三接觸插塞392可彼此接觸的可能性可降低。
此外，可在第一絕緣間層300上形成絕緣增強層305，第一絕緣間層300上形成有貫穿其的第一接觸插塞332，且因此可增強第一接觸插塞332與第三接觸插塞392之間的電性絕緣。
不同於第三接觸插塞392，可移除位於第五開口375的側壁上的第二絕緣間隔壁384以使得填充第五開口375並共同接觸閘極結構280的上表面及與閘極結構280相鄰的第二接觸插塞334的第四接觸插塞394的側壁可不被絕緣間隔壁覆蓋，且因此第二接觸插塞334與第四接觸插塞394之間的接觸電阻可不增大。
再次參照圖1至圖5，可在第二絕緣間層360上、第三接觸插塞329及第四接觸插塞394上及第一絕緣間隔壁382上形成第三絕緣間層400，且可在第三絕緣間層400中形成導線420以電性連接至第一接觸插塞332、第二接觸插塞334、第三接觸插塞392及第四接觸插塞394中的某些接觸插塞。
在一實施方式中，導線420中的每一者可在第一方向上延伸，且可在第二方向上形成多個導線420。
在一實施方式中，導線420中的某些導線可電性連接至第一接觸插塞332，此可藉由延伸貫穿第二絕緣間層360及第三絕緣間層400並與導線420中的多者的下表面以及第一接觸插塞332的上表面接觸的第一通孔412而可達成。導線420中的其餘導線可電性連接至第三接觸插塞392，此可藉由延伸貫穿第三絕緣間層400並與導線420中的所述其餘多者的下表面以及第三接觸插塞392的上表面接觸的第二通孔414而可達成。
在一實施方式中，導線420與第一通孔412及第二通孔414可藉由雙嵌入式製程（dual damascene process）而同時形成。因此，導線420中的每一者以及第一通孔412及第二通孔414中的每一者可被形成為包括第四金屬圖案以及第三障壁圖案，所述第三障壁圖案覆蓋所述第四金屬圖案的下表面及側壁。
在一實施方式中，導線420以及第一通孔412及第二通孔414中的每一者可藉由單嵌入式製程（single damascene process）而獨立形成。
圖35說明根據示例性實施例的半導體裝置的剖視圖。除第一接觸插塞及第二接觸插塞的位置以外，此半導體裝置可實質上相同於或類似於圖1至圖5所示的半導體裝置。因此，相同的參考編號指示相同的元件，且為簡潔起見以下可不再對其予以贅述。
參照圖35，第一接觸插塞332及第二接觸插塞334中的每一者可與主動式鰭片105垂直交疊。在一實施方式中，如在圖1至圖5中所示，第一接觸插塞332及第二接觸插塞334中的每一者可形成於經合倂源極/汲極層210的成長於相鄰主動式鰭片105上的合倂部分上，且可與隔離圖案120垂直交疊。在一實施方式中，如圖35中所示，第一接觸插塞332及第二接觸插塞334可接觸位於主動式鰭片105正上方的源極/汲極層210的上表面。
圖36說明根據示例性實施例的半導體裝置的剖視圖。除第一絕緣間層及第二接觸插塞以外，此半導體裝置可實質上相同於或類似於圖1至圖5所示的半導體裝置。因此，相同的參考編號指示相同的元件，且為簡潔起見以下可不再對其予以贅述。
參照圖36，第一絕緣間層300上不僅可形成第四凹槽350，而且可形成第五凹槽355，且第二接觸插塞334可形成於第五凹槽355之下。此外，第三金屬矽化物圖案338可形成於第二接觸插塞334上。
圖37至圖39說明在一種根據示例性實施例製造半導體的方法中各階段的平面圖及剖視圖。舉例而言，圖37是平面圖，且圖38及圖39是分別沿圖37的線D-D’截取的剖視圖。此方法可包括與參照圖6至圖34所述者實質上相同或類似的製程，且此處不再對其予以贅述。
首先，可執行與參照圖6至圖24所述者實質上相同或類似的製程。
參照圖37及圖38，可執行與參照圖25至圖28所述者實質上相同或類似的製程。然而，可不形成覆蓋第二接觸插塞334的第三遮罩340，且因此可移除第一接觸插塞332的上部部分及第二接觸插塞334的上部部分以分別形成第四凹槽350及第五凹槽355。藉由離子植入製程，可在第一絕緣間層300的整個上表面上形成絕緣增強層305，且可分別在第一接觸插塞332及第二接觸插塞334上形成第二金屬矽化物圖案336及第三金屬矽化物圖案338。
參照圖39，可執行與參照圖29及圖30所述者實質上相同或類似的製程，且因此可分別在第四開口370的側壁及第五開口375的側壁上形成第一絕緣間隔壁382及第二絕緣間隔壁384。
再次參照圖36，可執行與參照圖31至圖34以及圖1至圖5所述者實質上相同或類似的製程以完成半導體裝置。
圖40及圖41說明根據示例性實施例的半導體裝置的剖視圖。除第四接觸插塞以外，此半導體裝置可實質上相同於或類似於圖1至圖5所示的半導體裝置。因此，相同的參考編號指示相同的元件，且為簡潔起見以下可不再對其予以贅述。
參照圖40，不同於圖1至圖5中所示者，第四接觸插塞394可共同接觸閘極結構280的上表面及與閘極結構280相鄰的僅一個第二接觸插塞334。
參照圖41，類似於圖36中所示者，第一絕緣間層300上不僅可形成第四凹槽350而且可形成第五凹槽355，且第二接觸插塞334可形成於第五凹槽355之下。此外，第三金屬矽化物圖案338可形成於第二接觸插塞334上。
上述半導體裝置及製造半導體裝置的方法可應用於包括接觸插塞的各種類型的記憶體裝置。
綜上所述，第一接觸插塞與第二接觸插塞之間的距離可被形成為如此之大使得所述兩者之間不可能發生電性短路。然而，第一接觸插塞不僅可形成於隔離層上方而且可形成於源極/汲極層上方，且因此第一接觸插塞與第二接觸插塞之間的距離可為如此之短使得所述兩者之間可發生電性短路。
所述實施例可提供一種具有良好特性的半導體裝置。
在根據示例性實施例的半導體裝置中，即使胞元尺寸減小，亦可增強接觸插塞之間的電性絕緣，且可減少或防止電性短路。
本文中已揭露了示例性實施例，且儘管使用具體用語，然而該些具體用語應被使用及解釋為僅具有一般及闡述性意義而非用於限制目的。在某些情形中，如在本申請案提出申請之前對此項技術中具有通常知識者而言將顯而易見，除非另外具體指明，否則結合具體實施例所闡述的特徵、特性及/或元件可單獨使用或與結合其他實施例所闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，在不背離以下申請專利範圍所述的本發明的精神及範圍的條件下，可對其作出形式及細節上的各種改變。
100‧‧‧基板
105‧‧‧主動區/主動式鰭片
105a‧‧‧上主動式鰭片/上主動圖案
105b‧‧‧下主動圖案
110‧‧‧第一凹槽
120‧‧‧隔離圖案
130‧‧‧虛設閘極絕緣圖案
140‧‧‧虛設閘電極
150‧‧‧虛設閘極遮罩
160‧‧‧閘極間隔壁
170‧‧‧鰭片間隔壁
180‧‧‧第一遮罩
190‧‧‧第二凹槽
200‧‧‧第三凹槽
210‧‧‧源極/汲極層
220‧‧‧絕緣圖案/絕緣層
225‧‧‧氣隙
230‧‧‧第一開口
240‧‧‧介面圖案
250‧‧‧閘極絕緣圖案
260‧‧‧功函數控制圖案
270‧‧‧閘電極
280‧‧‧閘極結構
290‧‧‧覆蓋層
300‧‧‧第一絕緣間層
305‧‧‧絕緣增強層
310‧‧‧第二開口
315‧‧‧第三開口
320‧‧‧第一金屬矽化物圖案
332‧‧‧第一接觸插塞
334‧‧‧第二接觸插塞
336‧‧‧第二金屬矽化物圖案
338‧‧‧第三金屬矽化物圖案
340‧‧‧第三遮罩
350‧‧‧第四凹槽
355‧‧‧第五凹槽
360‧‧‧第二絕緣間層
370‧‧‧第四開口
375‧‧‧第五開口
377‧‧‧第四遮罩
382‧‧‧第一絕緣間隔壁
384‧‧‧第二絕緣間隔壁
392‧‧‧第三接觸插塞
394‧‧‧第四接觸插塞
400‧‧‧第三絕緣間層
412‧‧‧第一通孔
414‧‧‧第二通孔
420‧‧‧導線
A-A’‧‧‧線
B-B’‧‧‧線
C-C’‧‧‧線
D-D’‧‧‧線
藉由參照附圖詳細闡述示例性實施例，本發明的特徵對於熟習此項技術者而言將為顯而易見的，其中： 圖1至圖5說明根據示例性實施例的半導體裝置的平面圖及剖視圖。 圖6至圖34說明在一種根據示例性實施例製造半導體裝置的方法中各階段的平面圖及剖視圖。 圖35說明根據示例性實施例的半導體裝置的剖視圖。 圖36說明根據示例性實施例的半導體裝置的剖視圖。 圖37至圖39說明在一種根據示例性實施例製造半導體的方法中各階段的平面圖及剖視圖。 圖40及圖41說明根據示例性實施例的半導體裝置的剖視圖。

Claims (25)

  1. 一種半導體裝置，包括： 閘極結構，位於基板上； 源極/汲極層，位於所述基板的部分上且各自與所述閘極結構相鄰； 第一接觸插塞，各自接觸所述源極/汲極層的上表面； 第二接觸插塞，接觸所述閘極結構中的一者，所述第二接觸插塞的側壁被絕緣間隔壁覆蓋；以及 第三接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第一接觸插塞中的至少一者，所述第三接觸插塞的側壁的至少一部分不被絕緣間隔壁覆蓋。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第二接觸插塞位於所述第一接觸插塞中的相鄰第一接觸插塞間；且所述第二接觸插塞與所述第一接觸插塞中的所述相鄰第一接觸插塞電性絕緣。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述絕緣間隔壁具有中空柱體形狀且包含氧化矽。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述閘極結構中的每一者在與所述基板的上表面實質上平行的第二方向上延伸，所述源極/汲極層中的每一者在第一方向上相鄰於所述閘極結構，所述第一方向實質上平行於所述基板的所述上表面且與所述第二方向相交，且所述第二接觸插塞在所述第一方向上相鄰於所述第一接觸插塞。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第三接觸插塞共同接觸所述第一接觸插塞中的兩個第一接觸插塞，所述兩個第一接觸插塞在所述第一方向上位於所述閘極結構中的至少一者的相對兩側處。
  6. 一種半導體裝置，包括： 閘極結構，位於基板上； 源極/汲極層，位於所述基板的部分上且各自與所述閘極結構相鄰； 第一接觸插塞，各自接觸各個所述源極/汲極層的上表面，所述第一接觸插塞的上表面具有第一高度； 至少一個第二接觸插塞，接觸所述源極/汲極層中的一或多者，所述至少一個第二接觸插塞的上表面的第二高度較所述第一高度大； 絕緣間層，至少覆蓋所述第一接觸插塞的上側壁及所述第二接觸插塞的上側壁，所述絕緣間層包含氧化矽，且所述絕緣間層的上部部分的至少一部分的矽含量較所述絕緣間層的下部部分的矽含量大； 第三接觸插塞，接觸所述閘極結構中的一者，所述第三接觸插塞位於所述第一接觸插塞之間；以及 第四接觸插塞，共同接觸所述閘極結構中的一者的上表面及所述至少一個第二接觸插塞。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第一接觸插塞及所述第二接觸插塞包含金屬，且所述第一接觸插塞在所述第一接觸插塞的上部部分處包含金屬矽化物。
  8. 如申請專利範圍第6項所述的半導體裝置，其中所述絕緣間層上具有凹槽，且所述第一接觸插塞形成於所述凹槽之下。
  9. 如申請專利範圍第6項所述的半導體裝置，更包括覆蓋所述第三接觸插塞的側壁的絕緣間隔壁。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述絕緣間隔壁具有中空柱體形狀且包含氧化矽。
  11. 如申請專利範圍第6項所述的半導體裝置，其中所述閘極結構中的每一者在與所述基板的上表面實質上平行的第二方向上延伸，所述源極/汲極層中的每一者在第一方向上相鄰於所述閘極結構，所述第一方向實質上平行於所述基板的所述上表面且與所述第二方向相交，且所述第三接觸插塞在所述第一方向上相鄰於所述第一接觸插塞。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述至少一個第二接觸插塞包括兩個第二接觸插塞，且所述第四接觸插塞共同接觸所述兩個第二接觸。
  13. 一種半導體裝置，包括： 主動式鰭片，位於基板上，所述主動式鰭片中的每一者在與所述基板的上表面實質上平行的第一方向上延伸，所述主動式鰭片設置於第二方向上，所述第二方向實質上平行於所述基板的所述上表面且實質上垂直於所述第一方向，且所述主動式鰭片的下側壁被隔離圖案覆蓋； 一或多個虛設主動式鰭片，被所述隔離圖案覆蓋，所述虛設主動式鰭片中的每一者在所述第一方向上延伸； 閘極結構，位於所述主動式鰭片及所述隔離圖案上，所述閘極結構中的每一者在所述第二方向上延伸，且所述閘極結構設置於所述第一方向上； 源極/汲極層，位於所述主動式鰭片及所述隔離圖案上且在所述第一方向上與所述閘極結構相鄰； 第一接觸插塞及第二接觸插塞，所述第一接觸插塞及所述第二接觸插塞各自接觸所述源極/汲極層的上表面； 第三接觸插塞，接觸所述閘極結構中的一者，所述第三接觸插塞的側壁被絕緣間隔壁覆蓋； 第四接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第二接觸插塞中的至少一者的上表面；以及 導線，位於所述第一接觸插塞至所述第四接觸插塞上，所述導線中的每一者在所述第一方向上延伸，且所述導線設置於所述第二方向上， 其中所述第三接觸插塞電性連接至所述導線中與所述源極/汲極層垂直交疊的一者。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述第三接觸插塞電性連接至所述導線中不與所述虛設主動式鰭片垂直交疊的一者。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述第二接觸插塞的上表面高於所述第一接觸插塞的上表面。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述第一接觸插塞及所述第二接觸插塞包含金屬，且所述第一接觸插塞在所述第一接觸插塞的上部部分處具有金屬矽化物。
  17. 如申請專利範圍第13項所述的半導體裝置，更包括絕緣間層，所述絕緣間層覆蓋所述第一接觸插塞的上側壁及所述第二接觸插塞的上側壁且包含氧化矽，其中所述絕緣間層的上部部分的至少一部分的矽含量較所述絕緣間層的下部部分的矽含量大。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述絕緣間層上具有凹槽，且所述第一接觸插塞各自形成於所述凹槽之下。
  19. 一種半導體裝置，包括： 基板； 閘極結構，位於所述基板上； 源極/汲極層，相鄰於所述閘極結構； 第一接觸插塞，接觸所述源極/汲極層中的某些源極/汲極層的上表面； 第二接觸插塞，接觸所述源極/汲極層中的其餘源極/汲極層的上表面； 第三接觸插塞，接觸所述閘極結構中的一者，所述第三接觸插塞的側壁被絕緣間隔壁覆蓋，以使得所述第三接觸插塞與所述第一接觸插塞電性絕緣； 第四接觸插塞，共同接觸所述閘極結構中的至少一者的上表面及所述第二接觸插塞中的至少一者。
  20. 如申請專利範圍第19項所述的半導體裝置，其中自所述基板至所述第二接觸插塞的遠端的距離大於自所述基板至所述第一接觸插塞的遠端的距離。
  21. 如申請專利範圍第19項所述的半導體裝置，更包括絕緣間層，所述絕緣間層覆蓋所述第一接觸插塞的側壁的一部分及所述第二接觸插塞的側壁的一部分且包含氧化矽，且所述絕緣間層的遠離所述基板的一部分的矽含量較所述絕緣間層的靠近所述基板的一部分的矽含量大。
  22. 如申請專利範圍第19項所述的半導體裝置，更包括： 主動式鰭片，位於所述基板上，所述主動式鰭片中的每一者在與所述基板的上表面實質上平行的第一方向上延伸，所述主動式鰭片設置於第二方向上，所述第二方向實質上平行於所述基板的所述上表面且實質上垂直於所述第一方向，且所述主動式鰭片的下側壁被隔離圖案覆蓋； 一或多個虛設主動式鰭片，被所述隔離圖案覆蓋，所述虛設主動式鰭片中的每一者在所述第一方向上延伸。
  23. 如申請專利範圍第22項所述的半導體裝置，更包括位於所述第一接觸插塞至所述第四接觸插塞上的導線，所述導線中的每一者在所述第一方向上延伸，且所述導線設置於所述第二方向上，其中所述第三接觸插塞電性連接至所述導線中與所述源極/汲極層垂直交疊的一者。
  24. 如申請專利範圍第23項所述的半導體裝置，其中所述第三接觸插塞電性連接至所述導線中不與所述一或多個虛設主動式鰭片垂直交疊的一者。
  25. 如申請專利範圍第19項所述的半導體裝置，其中所述絕緣間隔壁具有中空柱體形狀且包含氧化矽。
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