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TW201814777A - 具有垂直對置源極與汲極金屬互連層之電晶體 - Google Patents

具有垂直對置源極與汲極金屬互連層之電晶體 Download PDF

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TW201814777A
TW201814777A TW106127485A TW106127485A TW201814777A TW 201814777 A TW201814777 A TW 201814777A TW 106127485 A TW106127485 A TW 106127485A TW 106127485 A TW106127485 A TW 106127485A TW 201814777 A TW201814777 A TW 201814777A
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山薩塔克 達斯古塔
漢威 陳
保羅 費雪
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Abstract

提供積體電路電晶體結構，其藉由使用在給定的積體電路電晶體裝置層的二側(頂部及底部)上的金屬而降低電容寄生。舉例而言，在實施例中，汲極金屬互連設置於電晶體裝置層上方，以及，源極金屬互連設置於電晶體層下方。由於用以接取源極金屬互連層中的上導體之汲極金屬互連層中的通過導體數目減少，所以，此配置不僅降低源極與汲極金屬互連層之間的寄生電容，也降低汲極金屬互連層的相鄰導體間的寄生電容。在其它實施例中，源極金屬互連維持在電晶體裝置層上方，以及，汲極金屬互連移至電晶體裝置層下方，以提供類似的優點。技術可以等效地應用至任何電晶體型式，包括FET及BJT。

Description

具有垂直對置源極與汲極金屬互連層之電晶體
本發明係關於具有垂直對置源極與汲極金屬互連層之電晶體。
場效電晶體(FET)是半導體裝置，包含三個端：閘極、源極、和汲極。FET使用閘極施加的電場以控制通道的導電性，電荷載子(例如電子或電洞)會從源極經過通道而流至汲極。在電荷載子為電子的情形中，FET被稱為n通道裝置，以及，在電荷載子為電洞的情形中，FET被稱為p通道裝置。某些FET具有第四端，稱為本體或基底，其可用以偏壓電晶體。金屬氧化物半導體FET(MOSFET)包含在閘極與通道之間的閘極介電層。MOSFET為基礎的積體電路製程通常包含前端或前段(FEOL)製程部份以及後端或後段製程(BEOL)部份。前端或前段(FEOL)製程通常是製程的第一部份，在其 中，形成例如電晶體(例如MOSFET)等個別半導體裝置，包含直到金屬接點(有時稱為用於源極/汲極接點的TCN金屬及用於閘極接點的GCN金屬)的沈積的所有製程。後端或後段製程(BEOL)，不要與遠後端晶片製造混淆，是積體電路製程的第二部份，包含形成互連層，互連層操作上耦合多個個別半導體裝置成為功能單元。取決於目標應用或最終用途，BEOL會包含任何數目的金屬化層(例如金屬層M1-M9)。有多個與這些積體電路製程相關連的嚴重問題。
V0‧‧‧導電通路層
V1‧‧‧導電通路層
M0‧‧‧金屬層
M1‧‧‧金屬層
M2‧‧‧金屬層
V0’‧‧‧金屬接點
M1’‧‧‧金屬層
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1a及1b分別顯示積體電路電晶體結構由上到下的視圖及剖面視圖，所述結構配置成在電晶體的相同側上具有源極和汲極互連、以及導因於這些配置的寄生電容。
圖2a及2b分別顯示根據本揭示的實施例之積體電路電晶體結構由上到下的視圖及剖面視圖，所述結構配置成在電晶體的頂側上具有汲極互連以及在電晶體的底側上具有源極互連。
圖2c顯示根據本揭示的另一實施例之積體電路電晶體結構的剖面視圖，所述結構配置有在電晶體的頂側上的汲極互連以及在電晶體的底側上的源極互連。
圖2d顯示根據本揭示的另一實施例之積體電路電晶體結構的剖面視圖，所述結構配置有在電晶體的頂側上的源極互連以及在電晶體的底側上的汲極互連。
圖3顯示根據本揭示的實施例之積體電路電晶體結構的製造方法，所述結構配置有垂直對置的源極與汲極金屬互連層。
圖4a至4f顯示根據本揭示的實施例之對應於圖3的製造方法之不同階段的結構之剖面視圖。
圖5顯示使用根據本揭示的另一實施例配置之一或更多積體電路結構的舉例說明的計算系統。
【發明內容】及【實施方式】
提供積體電路電晶體結構，其藉由在給定的積體電路電晶體裝置層的二側(頂部及底部)上使用金屬而能夠減少寄生電容。舉例而言，在實施例中，汲極金屬互連設置於電晶體裝置層上方，以及，源極金屬互連設置於電晶體裝置層下方。根據本揭示將瞭解，由於可以降低用以接取源極金屬互連層中的上導體之汲極金屬互連層中的通過導體的數目，本配置不僅會降低源極與汲極金屬互連層之間的寄生電容，也會降低汲極金屬互連層的相鄰導體之間的寄生電容。在其它實施例中，源極金屬互連留在電晶體裝置層的上方，而汲極金屬互連移至電晶體裝置層的下方。根據本揭示，可以清楚知道眾多其它實施例、配置、及變異。
概述
如同先前所述，有多個與典型的MOSFET為基礎的製 程相關之嚴重的問題。一此問題是與沈積於裝置層上的互連金屬相關連的寄生會劣化電晶體性能。這些寄生至少部份是裝置層上方重疊的源極與汲極金屬互連的結果。更詳細而言，參考圖1a及1b，典型的MOSFET為基礎的結構包含裝置層，裝置層在其上方具有眾多金屬互連層。圖1a顯示積體電路電晶體結構由上到下的視圖。如同所示，電晶體結構大致上包含閘極匯流排、汲極匯流排、及源極匯流排。斜切地顯示源極匯流排，以致於可以看到源極匯流排之下的特徵。又注意，X顯示下方通路(via)，其電連接源極匯流排至下一較低的金屬層。圖1b顯示圖1a中所示的電晶體結構的部份剖面側視圖，從大致上平行及越過多個源極匯流排中之一的1b虛線截取。如同所示，源極和汲極區形成於氮化鎵(GaN)層上，到包含閘極介電質及閘極金屬的閘極堆疊的任一側，在此舉例說明的配置中，閘極堆疊是金屬層M0的一部份。在源極/汲極區與閘極之間的極化層誘發GaN層中的2DEG以形成在閘極之下的通道。此外，金屬層M1經由使用導電通路層V0連接至裝置層。汲極匯流排是在金屬層M1中。第二金屬層M2經由使用導電通路層V1連接至金屬層M1。源極匯流排是在金屬層M2中。注意，金屬層M1(汲極匯流排)及M2(源極匯流排)都在GaN電晶體裝置層上方。如同進一步所見般，這些結構易於在金屬層M1中相鄰導體間有寄生電容Cp1以及在金屬層M1與金屬層M2中的導體之間有寄生電容Cp2(在本舉例說明的配置中是在源極匯流排與汲極匯流排之 間)。如同先前所述，這些寄生傾向於劣化電晶體性能。
因此，根據本揭示的實施例，提供積體電路電晶體結構，藉由使用電晶體裝置層的二側(頂部及底部)上的金屬而能夠降低電容寄生。舉例而言，根據一此實施例，汲極金屬互連設置於電晶體裝置層的上方，以及，源極金屬互連被移至電晶體層之下方，藉以消除或者減少源極金屬互連與汲極金屬互連之間的寄生電容Cp2。此外，由於在汲極金屬互連層中不需要通過導體以接取源極金屬互連層中的上導體，所以，汲極金屬互連導體們可以更寬間距分開。如此，降低汲極金屬互連層中橫向相鄰的導體間的寄生電容Cp2。因此，降低整體寄生電容且改良互連結構的電阻-電容(RC)性能。在其它實施例中，汲極金屬互連可以移至電晶體裝置層之下。根據本揭示，將清楚眾多其它實施例、配置、及變異。
如同根據本揭示將瞭解般，使用一些製程，可以實施如此處般設置的二側上金屬(MOB)配置。在某些實施例中，多基底轉移製程。此製程提供即時接取由電晶體層形成的積體電路電晶體結構的前側和背側。舉例而言，經由背側曝露製程，源極(或汲極)互連金屬形成於電晶體層之下，其中，裝置層的前側或頂層接合至第二基底，以及，移除有裝置層形成於其上的第一基底。然後，根據某些實施例，將造成的結構翻轉，以及形成包含對源極(或汲極)區的接點之背側金屬互連層。然後，背側金屬互連層接合至第三基底，以及，移除第二基底。然後，將造成 的結構再度翻轉，以及，標準製程處理會繼續以完成結構。
如同將瞭解般，降低電容寄生有助於很多應用。舉例而言，在例如智慧型電話、膝上型電腦、及平板電腦等行動計算裝置中使用的所謂前端架構或RF接收器等的射頻(RF)電路典型上採用多個被預期在十億赫茲範圍的頻率操作之FET為基礎的放大器。電容寄生對於這些RF電路具有不利的性能影響，包括緩慢的響應時間及訊號劣化。因此，此處提供的技術可以用以降低電容寄生以增進RF裝置性能。根據本揭示，將清楚眾多其它優點及應用。舉例而言，使用此處提供的技術可以降低源極/汲極重疊，允許較厚的汲極(在y方向上)、較寬的用於汲極的互連(在x方向上)、以及源極與汲極金屬互連層中互連金屬間的較寬間距。
注意，前側與背側的標示是相對於裝置層的給定配向，當裝置層反轉或翻轉時，在多基底轉移方案期間這些標示會改變。又注意，當半導體結構反轉以致於裝置層有效地朝下時，在該裝置層中電晶體裝置的通道相對而言是在它們分別的閘極上方，而不是如典型所示般在閘極下方。為達此目的，此處述及「在...上方(above)」或是「在...下方(below)」、或「頂部(top)」或「底部(bottom)」或「上側(topside)」或「底側(bottom side)」並非要一定意指結構方位限定。相反地，當結構存在於任一特定方位時，單純地以相對方式使用這些術語 以一致性地說明它。實際上，對於給定應用，於需要時，結構可以翻轉及反轉或者另外定向，以及，此處使用的相對術語可以簡單地調整至該實際配向。
使用工具可以偵測到此處提供的技術及結構之使用，工具可為下述列出的一些適當的分析工具實例，例如：包含掃描式/穿透式電子顯微鏡(SEM/TEM)、掃描穿透式電子顯微鏡(STEM)、及反射電子顯微鏡(REM)等顯微鏡：成分比對；x光晶體或繞射(XRD)；能量分散式x光光譜(EDS)；次次離子質譜(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或斷層攝影；局部電極原子探針(LEAP)技術；3D斷層攝影；或是高解析度物理或化學分析。特別地，在某些實施例中，這些工具可以用以將材料層的剖面成像，顯示裝置層，裝置層具有在裝置層的一側上的源極金屬互連層以及在裝置層的另一側上的汲極金屬互連層。材料成分分析也將顯示彼此垂直對置並有裝置層介於其間的這些源極/汲極金屬互連層。
結構及方法論
圖2a及2b分別顯示根據本揭示的實施例之積體電路電晶體結構由上到下的視圖及剖面視圖，積體電路電晶體結構配置有在電晶體頂側上的汲極互連及在電晶體底側上的源極互連。特別地，圖2b顯示在大致上平行於及穿過多個源極匯流排中之一的2b/2c虛線(圖2a中標示的)截取的剖面。如同所見，電晶體結構大致上包含閘極匯流排、汲 極匯流排、以及源極匯流排。在本舉例說明的實施例中，汲極匯流排在電晶體層的上方以及源極匯流排在裝置層的下方。如同根據本揭示將瞭解般，舉例而言，由於此配置具有垂直對置的源極和汲極金屬互連層，所以，可注意到沒有通路V1(例如圖1a及1b中所示的那些通路)電連接頂側源極匯流排至包含汲極匯流排的下一較低金屬層。因此，又如同將瞭解般，汲極金屬互連特徵可以在需要時較大，或者在汲極金屬互連層中較不擁擠。
所示之舉例說明的配置包含共用汲極之二電晶體。但是，須注意，如同將瞭解般，可以使用任何數目的電晶體，且這些電晶體可以視給定電路的目標應用而共用或不共用接點。本舉例說明的實施例之裝置層是以氮化鎵(GaN)MOSFET實施，但是，可以使用任何其它適當的電晶體材料來實施裝置層，而且本揭示並非要受限於任何特定的電晶體配置或型式。反之，技術可以廣泛地應用至以任何數目的半導體材料實施的任何數目的電晶體型式(例如MOSFET、高電子遷移率電晶體或所謂的HEMT、異質結構雙極電晶體或所謂的HBT、或其它積體電晶體電路結構)。所以，舉例而言，裝置層可以由下述舉例列出的一些材料實施，例如矽或鍺或矽鍺(SiGe)等IV族半導體材料、或是例如砷化鎵(GaAs)或砷化鎵銦(GaInAs)等III-V族半導體材料、或是例如氮化鎵(GaN)或氮化銦(InN)或氮化鋁(AlN)或氮化銦鎵(InGaN)或氮化鋁鎵(AlGaN)或氮化鋁銦(AlInN)或 鋁銦鎵氮化物(AlInGaN)等III族-N半導體材料。在任何這些情形中，源極和汲極互連金屬層(或是如此情形般可為射極及集極互連金屬層)會彼此垂直地對置並以裝置層介於其間。注意，為了簡明起見，此處也使用源極、汲極、和閘極以意指雙極接面電晶體(BJT)的射極、集極、以及基極。在某些實施例中，舉例而言，GaN因為其寬能帶隙、高臨界崩潰電場及高電子飽含度而特別良好地適用於裝置層。舉例而言，使用GaN為基礎的裝置層之實施例可以特別良好地適用於高電壓及高頻應用，列舉一些裝置實例，例如在RF功率放大器及低雜訊放大器的情境中。在某些實施例中，裝置層可以具有多層結構(例如緩衝層)及/或包含或不包含至少一部份裝置層中一或更多材料的漸變(例如漸增及/或漸減的)，舉例而言，以致於在製程期間改良對初始基底的晶格匹配。在某些實施例中，舉例而言，裝置層可以摻雜其它材料，例如摻雜一或更多適當的p型或n型摻雜物。裝置層的厚度(在Y方向的尺寸)可隨著實施例不同而有所不同，但是，在某些舉例說明的情形中是在20nm至2微米的範圍中，然而，可以使用任何適當的幾何。可以使用任何適當的沈積技術來形成裝置層，例如單晶GaN(或其它所需的裝置層材料)的磊晶覆蓋沈積，或是，所謂的橫向磊晶溢生長(LEO)製程，其中，單晶GaN生長超出淺溝槽隔離(STI)構槽以致於其橫向地延伸過STI層的場表面。如同根據本揭示將瞭解般，根據本揭示的實施例，可以使用任何數目的裝置 層配置。
繼續參考圖2a及2b中所示的舉例說明的實施例，源極和汲極區形成於GaN層上，到包含閘極介電質及閘極金屬的閘極堆疊的任一側。閘極金屬在本舉例說明的配置中是金屬層M0的部份，且有時稱為閘極電極或GCN(溝槽式閘極金屬)。在圖2b中所示之舉例說明的實施例中，閘極介電質僅配置在閘極金屬的側壁上、以及未配置在極化層或源極/汲極區的相鄰表面上。圖2c及2d均顯示接著將依序說明的替代配置。在任何此類情形中，閘極金屬及閘極介電層可以使用任何適當的技術與任何適當的材料而形成，且可以如所需地尺寸化。在某些實施例中，閘極介電層包含二氧化矽及/或高k介電材料，或是任何其它適當的閘極介電材料。舉例而言，高k介電材料的實例包含如下列舉的一些實例：氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽。在某些實施例中，舉例而言，當使用高k材料時，對閘極介電層執行退火處理以增進其品質。在某些實施例中，舉例而言，閘極金屬包含多晶矽、氮化矽、碳化矽、或各式各樣的適當金屬或金屬合金，例如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)。在某些實施例中，舉例而言，一或更多材料層可以形成於閘極介電層與閘極金屬之間，以增加二特徵之間的界面品質及/或增進二特徵 之間的電特性。舉例而言，這些中介層可以包含一或更多功函數材料層。在某些實施例中，閘極介電層及/或閘極金屬包含二或更多材料層的多層結構。在某些實施例中，閘極介電層及/或閘極金屬包含層的至少一部份中一或更多材料含量的漸變(例如漸增及/或漸減)。閘極介電層及閘極金屬的厚度(在Y方向上的尺寸)將隨實施例不同而有所不同，但是，在某些舉例說明的情形中，是在2nm至10nm(閘極介電質)與40nm至100nm(閘極金屬)的範圍中，但是，可以使用任何適當的厚度。根據本揭示將清楚各式各樣的閘極堆疊配置，且本揭示並未侷限於任何特定配置。
在源極/汲極區與閘極之間的極化層包含GaN層中的二維電子氣體(2DEG)以在閘極之下形成通道。一般而言，極化層包含的材料比下方裝置層的材料具有更高能帶隙，以形成2DEG配置，有時稱為極化摻雜。舉例而言，在某些實施例中，裝置層包含GaN以及極化層包含AlN及/或AlGaN。在其它實施例中，舉例而言，裝置層包含AlGaN，以及，極化層包含GaN、AlN、及/或AlGaN。在某些實施例中，極化層具有多層結構，包含眾多III-V材料。在某些此類實施例中，在多層結構中的多層中之一可能存在以進一步增電晶體通道區中的載子遷移率及/或增進極化層與覆蓋層(例如閘極介電層)之間的共容性(例如界面阱的密度)。極化層可以包含或不包含層的至少一部份中的一或更多材料的含量漸變(例如漸增及/或漸 減)。極化層的厚度(在Y方向上的尺寸)將隨實施例不同而有所不同，但是，在某些舉例說明的情形中，是在0.1nm至100nm(例如0.5nm至5nm)的範圍中，但是，可以使用任何適當的厚度。其它實施例可以具有其它非2DEG通道配置，例如摻雜的SiGe源極/汲極區(雜質摻雜而非極化摻雜)之間的矽通道。根據本揭示將清楚各式各樣的通道配置，且本揭示並未侷限於任何特定配置。
可以使用任何適當技術及任何適當材料，形成源極/汲極區。舉例而言，在某些實施例中，藉由佈植摻雜裝置層的源極/汲極區或是藉由蝕刻及取代處理，以形成源極/汲極區，在蝕刻及取代處理中，裝置層的源極/汲極區被凹陷，然後由所需的源極/汲極材料填充。注意，雖然源極/汲極區顯示為一連續的部份，但是，在某些實施例中，源極/汲極區可以包含多個部份，例如具有襯墊及蓋配置的雙層結構。不管配置為何，在某些實施例中，取決於裝置層材料及電晶體型式，源極/汲極材料可為任何適當材料。舉例而言，可以使用任何適當的摻雜技術，以n型或p型方式，摻雜源極/汲極材料。舉例而言，且繼續裝置層為GaN的舉例說明的實施例，源極/汲極材料可為例如III-V材料或III-N材料。在某些舉例說明的這些情形中，舉例而言，源極/汲極區包含銦及氮(例如InN或InGaN)且以n型方式摻雜(例如以矽、鍺、及/或碲)或p型方式摻雜(例如鎂)。在某些實施例中，源極/汲極區中之一或二者可以包含或不包含這些區中之一或二者中的至少部 份中的一或更多材料的含量漸變(例如漸增及/或漸減)。源極/汲極區可以設於裝置層上或凹陷至裝置層中。此外，在某些實施例中，源極/汲極區可以延伸於裝置層上方(因而在通道上方)，或者，在其它實施例中會與裝置層齊平。源極/汲極區的尺寸將隨實施例不同而有所不同，但是，在某些舉例說明的情形中，在10至50nm厚的範圍中(y方向)以及在10nm至1000nm寬的範圍中(x方向)，但是，可以使用任何適當的尺寸。IV族電晶體可以不同地配置，例如矽裝置層具有摻雜雜質的通道，以及，以n型方式摻雜(例如以磷)或是以p型方式摻雜(例如以硼)之SiGe源極/汲極區。根據本揭示將清楚各式各樣的源極/汲極配置，且本揭示並未侷限於任何特定配置。
在本舉例說明的實施例中，源極/汲極區的頂部均包含金屬接點(在圖2b中大致上以金屬V0標示)，可以使用任何適當的製程及任何適當的材料來形成它。注意，為了處理簡化(源極區未有特定處理，但提供接點給汲極區)，接點金屬被施加至源極區的頂部(即使未對該特定接點作連接)。但是，請注意，如同接著將說明及瞭解般，在其它舉例說明的實施例中，隨著那些接點與源極互連金屬設於背側時，並沒有接點金屬需要被施加至源極區的頂部。在某些舉例說明的情形中，舉例而言，接點溝槽被蝕刻至覆蓋源極/汲極區的絕緣/介電材料中，而曝露下方源極/汲極材料。然後，例如鋁、鈦、鎢、或其它適當 導體等的接點金屬沈積於其中。接點結構有時稱為TCN(溝槽中的源極/汲極金屬)，其包含例如電阻降低層(例如鋁)、功函數調諧層(例氮化鈦)、襯墊(例如氮化鉭)、及核心或柱塞(例如鎢)等多層。絕緣/介電材料可為任何適當的絕緣材料，例如二氧化矽、氮化矽、或是碳化矽、或是這些材料的多孔版本。
如同圖2b所見般，汲極匯流排是金屬層M1且藉由使用與源極接點相同層中的導電通路/接點結構而連接至下方汲極區。可以想到這些導電通路/接點(在圖2b中大致以V0標示)在某些實施例中可以同時地設於源極和汲極區中。在任何情形中，注意金屬層M1中的汲極匯流排金屬互連如何不像圖1b中所示的金屬層M1的汲極匯流排金屬互連般擁擠(在橫向、邊對邊方向)。根據本實施例，這是因為匯流排現在是在裝置層的下方以致在源極區上不需要M1金屬。注意，可將結構的頂部平坦化(以化學機械平坦術、或是CMP處理)以致正好在汲極匯流排上方或是與汲極匯流排齊平，以及，清潔結構的頂部以準備進一步處理(例如，設置另外的金屬層M3至Mx，其中，x是範圍從0至8的整數)。
在本舉例說明的實施例中，源極區的底部均包含金屬接點(在圖2b中大致以金屬V0’表示)，如同頂側源極/汲極接點之先前有關說明所述般，其可由任何適當的製程及任何適當的材料形成。該相關說明於此可等效地適用。但是，注意，在某些實施例中，背側源極溝槽可能需 要也通過裝置層以及週圍的絕緣/介電材料。在這些情形中，溝槽蝕刻於需要時可被修改以蝕刻溝槽通過之各式各樣的材料(例如，二氧化矽及GaN)，以及，可包含任何適當的濕及/或乾蝕刻製程。
又如同圖2b所見般，背側源極匯流排實施於一般以M1'標示的金屬層中，以(')標示符來代表與對應的前側金屬互連層M1垂直對置之背側金屬互連層，其中，裝置層是在這二個金屬層之間。又如同所見般，源極匯流排經由V0’層中的導電通路/接點而連接至源極區。源極匯流排的反側經由使用接合層而接合至下方基底。舉例而言，源極匯流排金屬可為鋁、鈦、鎢、或其它適當的導體材料。基底可為任何適當的基底，例如塊體矽或GaAs基底。在仍然其它實施例中，假使需要時，基底可以包含多層結構(例如，以利於給定的基部層與所需的接合層之間所需的共容性)。在一舉例說明的實施例中，基底是塊體矽基底以及接合材料是二氧化矽。接合層的厚度可以隨實施例不同而有所不同，但是，在某些情形中是在10nm至100nm的範圍中。根據本揭示將清楚眾多基底及接合層配置，且如同將瞭瞭解，本揭示並未侷限於任何特定配置。
圖2c顯示根據本揭示的另一實施例之積體電路電晶體結構的剖面視圖，積體電路電晶體結構配置有在電晶體頂側上的汲極互連以及在電晶體底側上的源極互連。如同所見，舉例說明的實施例類似於圖2b中所示的實施例，但是，閘極介電質僅遮蓋閘極金屬的下部以及又保形地遮蓋 下方平坦化層的場以及部份源極/汲極區。舉例而言，此配置有助於防止通道洩漏進入絕緣/介電質材料中。先前的相關說明於此可等效地適用。
圖2d顯示根據本揭示的另一實施例之積體電路電晶體結構的剖面視圖，所述結構配置有在電晶體的頂側上的源極互連以及在電晶體的底側上的汲極互連。如同所見，舉例說明的實施例類似於圖2c中所示的實施例，除了源極匯流排在裝置層上方以及汲極匯流排在裝置層下方。此配置比圖2b及2c中所示的反配置更有利於某些電路佈局。先前的相關說明於此可等效地適用。
圖3顯示根據本揭示的實施例之配置有垂直對置的源極與汲極金屬互連層之積體電路電晶體結構的製造方法。如同先前所述，源極或汲極可以在裝置層上方，且源極或汲極中之另一者可以在裝置層下方。如同將瞭解般，技術可以與任何數目的積體電路電晶體型式及材料系統一起使用。
方法包含在第一基底上製造裝置層301，裝置層包含一或更多電晶體。舉例說明的裝置層顯示於圖3a中且先前已參考圖2a-d作說明。如同根據本揭示將瞭解般，標準的處理技術可以用於形成裝置層。如同根據本揭示將清楚般，在某些實施例中，使用金屬有機化學汽相沈積(MOCVD)、分子束磊晶(MBE)化學汽相沈積(CVD)、原子層沈積(ALD)、物理汽相沈積(PVD)、及/或任何其它適當處理，以執行一或更多層 的形成。如先前所述，當製造RF裝置時，III-N材料系統特別良好地適用於此處提供的方法。III-N材料系統通常包含一或更多III族元素(例如鋁、鎵、及/或銦)與氮的化合物。因此，舉例而言，III-N材料包含GaN、InN、AlN、AlInN、AlGaN、InGaN及AlInGaN。在一具體的舉例說明的實施例中，在301的製造包含：GaN沈積；溝槽隔離(蝕刻、以氧化物填充、及平坦化)；再生長的源極/汲極區的形成；閘極堆疊及GCN形成；TCN形成；及通至直接形成於閘極與源極/汲極區上的GCN及TCN結構之通路與互連金屬化。根據本揭示將清楚眾多裝置層配置，且本揭示並未侷限於任何特定配置。
再參考圖3，方法繼續於裝置層的前側上沈積303第一金屬互連層，接著是將含有裝置層的結構的頂表面接合305至第二基底，以及，移除第一基底。造成之結構實例顯示於圖4b中，顯示第二基底經由使用第一接合層而耦合至裝置層結構(其現在包含第一金屬互連層，在本舉例說明的情形中第一金屬互連層是汲極匯流排M1)。舉例而言，使用氧化物接合以執行接合，例如施加熱及氧以在結構與第二晶圓之間形成二氧化矽接合層。注意，第一接合層可以與製程中任何它處使用(以填充及平坦化結構)的絕緣/介電材料不同的材料。舉例而言，經由研磨處理，可以移除第一基底。研磨處理也作為裝置層(例如GaN)的背側顯露處理。雖然在移除處理開始時研磨可以更積極，但是，其最終會轉移至背側拋光及停止於絕緣/介電 質上(例如，如同圖4b中的虛線所示般，至GaN層的任一側)。
又參考圖3，方法繼續，翻轉307造成的結構及形成包含接點/通路的背側互連層，及在裝置層的背側上沈積309背側金屬互連層。翻轉結構實例顯示於圖4c中，且在形成背側接點及沈積背側金屬互連層之後造成的結構實例顯示於圖4d中。如同本舉例說明的實施例中所見般，絕緣/介電層設置於裝置層(例如GaN)的曝露背側上，然後，圖型化及蝕刻溝槽至絕緣/介電層及GaN層中以曝露下方源極區。金屬接點(TCN)及/或通路結構接著設置於接點溝槽中且在圖4d中一般稱為V0’。在此舉例說明的情形中，背側金屬互連層被標示為源極匯流排(或是M1’金屬層)。如此，設置背側源極接點及源極金屬互連層。在其它實施例中，想到汲極互連金屬移至裝置層的背側。在這些情形中，將如此設置背側汲極接點及汲極金屬互連層(M1’金屬層包含汲極匯流排，以及M1金屬層包含源極匯流排)。
又參考圖3，方法繼續，將新近設置的背側金屬互連層(在本舉例說明的情形中為金屬層M1’中的源極匯流排)的頂表面接合311至第三基底，以及移除第二基底。圖4e顯示造成的結構實例，其顯示第三基底經由使用第二接合層而耦合至背側金屬互連層。以類似於第二基底接合處理有關說明所述的方式，執行接合，以及，該說明於此可等效地適用。如同將瞭解般，可以使用任何數目的適當 接合技術，且本揭示不侷限於任何特定技術。舉例而言，經由類似於第一基底移除處理之研磨處理，移除第二基底。研磨處理也作為前側金屬互連層(例如，M1，其在本舉例說明的情形中包含汲極匯流排)的前側曝露處理。雖在移除處理開始時，研磨可以更積極，但是，其最終會轉移至前側拋光及停止於絕緣/介電質上(例如，如同圖4e中的虛線所示般，至汲極匯流排的任一側)。
方法繼續，翻轉313該造成的結構，以及，繼續進行任何進一步處理以完成積體電路結構。舉例而言，這包含設置任何數目的其它金屬互連層(有時稱為互連層介電質或ILD層)、及/或金屬接點層。圖4f顯示根據某些實施例之造成的結構實例。如同所見，結構包含多個增加的前側互連層(大致以M2至Mx表示)以及接點層包含一或更多接點墊。如同將瞭解般，另外的後端處理的細節及特點對於要形成的特定電路是特有的。
舉例說明的系統
圖5顯示採用根據本揭示的另一實施例配置的一或更多積體電路結構的舉例說明的計算系統。如同所見，計算系統1000容納主機板1002。主機板1002包含多個組件，多個組件包括但不限於處理器1004及至少一通訊晶片1006，各組件實體地及電地耦合至主機板1002、或整合於其中。如同將瞭解般，舉例而言，主機板1002都可以是任何印刷電路板，無論是主板、安裝於主板上的子板、或是系統 1000的唯一板、等等。
取決於其應用，計算系統1000包含實體地及電地耦合或未耦合至主機板1002的一或更多其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM、RRAM、等等)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大容量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。包含於計算系統1000中的任何組件可以包含一或更多積體電路結構或裝置(例如，如此處先前所述般，具有垂直對置的源極與汲極金屬互連層且在其間具有裝置層的積體電路結構)。在某些實施例中，眾多功能可以被整合於一或更多晶片中(例如，應注意，通訊晶片1006可以是處理器1004的部份或整合於其中)。
通訊晶片1006能夠無線通訊以用於與計算系統1000傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片1006可以實施任何數量的無線標準或是協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演化 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。計算系統1000包含眾多通訊晶片1006。舉例而言，第一通訊晶片1006可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片1006可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算系統1000的處理器1004包含封裝在處理器1004之內的積體電路晶粒。在某些實施例中，處理器的積體電路晶粒包含由使用此處多樣地說明的一或更多積體電路結構或裝置(例如具有以一方式或另一方式形成於給定的裝置層上方及下方的源極與汲極金屬互連層之處理器晶片或高速時脈電路)實施之板上電路。「處理器」一詞意指處理例如來自暫存器及/或記憶體的電子資料以將該電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片1006也包含封裝於通訊晶片1006之內的積體電路晶粒。根據某些此類舉例說明的實施例，通訊晶片的積體電路晶粒包含由此處多樣地說明的一或更多積體電路結構或裝置(例如，具有形成於給定的GaN電晶體裝置層的上方及下方的源極與汲極金屬互連之RF接收器電路或系統晶片)。根據本揭示將瞭解，應注意多標準無線能力可以直接整合於處理器1004中(例如，其中任何晶片1006的 功能整合於處理器1004中，而不是具有分開的通訊晶片)。此外，處理器1004可以是具有此無線能力的晶片組。簡而言之，可以使用任何數目的處理器1004及/或通訊晶片1006。類似地，任一晶片或晶片組可以具有多種功能整合於其中。
在各式各樣的實施中，計算系統1000可以是處理資料或使用如此處多樣地說明配置的一或更多積體電路結構或裝置(例如具有形成於給定的電晶體裝置層的上方及下方的源極與汲極金屬互連之RF接收器電路)之膝上型電腦、易網機、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、顯示器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位攝影機、或是任何其它電子裝置。
將清楚此處提供的技術之很多其它實施例及應用。舉例而言，技術可以具體實施於任何數目的RF積體電路、無線通訊積體電路、微機電系統(MEMS)積體電路、及功率積體電路、以及利用RF濾波器、放大器、交換機、或例如舉例說明的一些基地台、接收器、傳送器、收發器等高頻應用中使用的那些裝置等其它電路中。如同又將瞭解般，技術可以用於例如5G通訊及未來世代的行動技術，但是，也將清楚眾多其它應用。
另外舉例說明的實施例
下述實例關於另外的實施例，自其中將清楚眾多變化及配置。
實例1是積體電路，包括：基底；裝置層，該裝置層形成於基底上方且包含具有通道的電晶體；第一金屬互連層，該第一金屬互連層在裝置層上方；以及，第二金屬互連層，該第二金屬互連層在裝置層下方且在基底上方。
實例2包含實例1之標的，其中，第一金屬互連層是汲極金屬互連層以及第二金屬互連層是源極金屬互連層，且在汲極金屬互連層中沒有源極互連金屬。
實例3包含實例1或2之標的，其中，裝置層又包含與通道相鄰的源極和汲極區。
實例4包含實例3之標的，以及，又包含：汲極區頂表面上的金屬接點，該金屬接點電連接汲極金屬互連層至汲極區；以及，源極區底表面上的金屬接點，該金屬接點電連接源極金屬互連層至源極區。
實例5包含實例3或4之標的，其中，源極區與汲極區均具有頂表面及底表面，以及，各頂表面及底表面上均設有金屬接點。
實例6包含實例5之標的，其中，汲極區頂表面上的金屬接點電連接汲極金屬互連層至汲極區，以及，源極區頂表面上的金屬接點未接觸汲極金屬互連層中的任何金屬。
實例7包含前述實例中任一實例之標的，其中，裝置層又包含直接在通道上的閘極介電質以及在閘極介電質上並與其接觸的閘極電極。
實例8包含實例1之標的，其中，第一金屬互連層是源極金屬互連層，以及，第二金屬互連層是汲極金屬互連層，且沒有汲極互連金屬在源極金屬互連層中。
實例9包含實例8之標的，其中，裝置層又包含與通道相鄰的源極和汲極區。
實例10包含實例9之標的，又包含：源極區頂表面上的金屬接點，該金屬接點電連接源極金屬互連層至源極區；以及，汲極區底表面上的金屬接點，該金屬接點電連接汲極金屬互連層至汲極區。
實例11包含實例8或9之標的，其中，源極區與汲極區均具有頂表面及底表面，以及，各頂表面及底表面上均設有金屬接點。
實例12包含實例11之標的，其中，源極區頂表面上的金屬接點電連接源極金屬互連層至源極區；以及，汲極區頂表面上的金屬接點不接觸源極金屬互連層中的任何金屬。
實例13包含前述實例中任一實例之標的，其中，通道包含於III-V族半導體層中。
實例14包含實例13之標的，又包含與III-V族半導體層直接接觸的極化層，其中，通道包含二維電子氣體(2DEG)配置。
實例15包含實例14之標的，其中，III-V族半導體層包括鎵及氮，以及，極化層包括鋁。
實例16包含實例11至15中任一實例之標的，其中， III-V族半導體層包括鎵及氮。
實例17包含實例1之標的，其中，通道包含於IV族半導體層中。
實例18包含實例17之標的，其中，通道是雜質摻雜的。
實例19包含實例17或18之標的，其中，IV族半導體層包括矽、鍺及碳中至少之一。
實例20包含實例1或實例13至19中任一實例之標的，其中，第一金屬互連層是射極金屬互連層，以及，第二金屬互連層是集極金屬互連層，且在集極金屬互連層中沒有射極互連金屬。
實例21包含前述實例中任一實例之標的，其中，積體電路包含於行動計算裝置中。在仍然其它實例中，積體電路包含於任何型式的計算裝置或是測試設備或是其它電子電路中。
實例22包含前述實例中任一實例之標的，其中，積體電路包含於RF接收器、RF發射器、或是RF收發器中。更一般而言，積體電路可以包含於任何型式的RF電路或其它高頻及/或高功率電路中。
實例23包含積體電路，積體電路包括：基底；裝置層，形成於基底上方及包括鎵和氮，裝置層包含電晶體通道、直接在通道上的閘極介電質、以及在閘極介電質上並與其接觸的閘極電極；以及相鄰於通道的源極和汲極區；極化層，該極化層在裝置層上方且接觸裝置層，該極化層 包括鋁；汲極金屬互連層，該汲極金屬互連層在裝置層上方；源極金屬互連層，該源極金屬互連層在裝置層下方且在基底上方；汲極區頂表面上的金屬接點，該金屬接點電連接汲極金屬互連層至汲極區；以及，源極區底表面上的金屬接點，該金屬接點電連接源極金屬互連層至源極區；其中，在汲極金屬互連層中沒有源極互連金屬。
實例24包含實例23之標的，其中，源極區與汲極區均具有頂表面及底表面，以及，各頂表面及底表面上均設有金屬接點。
實例25是積體電路的形成方法，方法包括：在第一基底上形成裝置層，裝置層包含具有通道的電晶體；在裝置層的前側上形成第一金屬互連層以提供第一中間結構；將第一中間結構接合至第二基底，以及移除第一基底以露出裝置層的背側；在裝置層的背側上形成第二金屬互連層以提供第二中間結構，其中，裝置層是在第一金屬互連層與第二金屬互連層之間；以及，將第二中間結構接合至第三基底，以及移除第二基底以露出第一金屬互連層的前側。
實例26包含實例25之標的，其中，第一金屬互連層是汲極金屬互連層，以及，第二金屬互連層是源極金屬互連層，且在汲極金屬互連層中沒有源極互連金屬。
實例27包含實例25或26之標的，其中，裝置層又包含相鄰於通道的源極和汲極區。
實例28包含實例27之標的，又包含：在汲極區的頂表面上設置金屬接點，金屬接點會電連接汲極金屬互連層至 汲極區；以及，在源極區的底表面上設置金屬接點，金屬接點會電連接源極金屬互連層至源極區。
實例29包含實例27或28之標的，其中，源極區與汲極區均具有頂表面及底表面，以及，各頂表面及底表面上均設有金屬接點。
實例30包含實例29之標的，其中，汲極區頂表面上的金屬接點電連接汲極金屬互連層至汲極區，以及，源極區頂表面上的金屬接點未接觸汲極金屬互連層中的任何金屬。
實例31包含實例25-30中任一實例之標的，其中，裝置層又包含直接在通道上的閘極介電質以及在閘極介電質上並與其接觸的閘極電極。
實例32包含實例25之標的，其中，第一金屬互連層是源極金屬互連層，以及，第二金屬互連層是汲極金屬互連層，且沒有汲極互連金屬在源極金屬互連層中。
實例33包含實例32之標的，其中，裝置層又包含與通道相鄰的源極和汲極區。
實例34包含實例33之標的，其中，源極區頂表面上的金屬接點電連接源極金屬互連層至源極區；以及，汲極區底表面上的金屬接點電連接汲極金屬互連層至汲極區。
實例35包含實例33或34之標的，其中，源極區與汲極區均具有頂表面及底表面，以及，各頂表面及底表面上均設有金屬接點。
實例36包含實例35之標的，其中，源極區頂表面上的 金屬接點電連接源極金屬互連層至源極區，以及，汲極區頂表面上的金屬接點不接觸源極金屬互連層中的任何金屬。
實例37包含實例25至36中任一實例之標的，其中，通道包含於III-V族半導體層中。
實例38包含實例37之標的，又包含與III-V族半導體層直接接觸的極化層，其中，通道包含二維電子氣體(2DEG)配置。
實例39包含實例38之標的，其中，III-V族半導體層包括鎵及氮，以及，極化層包括鋁。
實例40包含實例37至39中任一實例之標的，其中，III-V族半導體層包括鎵及氮。
實例41包含實例25之標的，其中，通道包含於IV族半導體層中。
實例42包含實例41之標的，其中，通道是雜質摻雜的。
實例43包含實例41或42之標的，其中，IV族半導體層包括矽、鍺及碳中至少之一。
實例44包含實例25或實例37至43中任一實例之標的，其中，第一金屬互連層是射極金屬互連層，以及，第二金屬互連層是集極金屬互連層，且在集極金屬互連層中沒有射極互連金屬。
呈現前述說明的舉例說明的實施例是為了顯示及說明。其並非是竭盡性或是要將本揭示侷限於揭示的精準形 式。根據本揭示，很多修改及變異是可能。舉例而言，典型上用於FET的源極、汲極及閘極之引用，此處也分別包含雙極接面電晶體(BJT)的射極、集極、及基極。任何這些電晶體型式可以配置有垂直對置的源極/射極以及汲極/集極互連金屬層，其中，給定的電晶體是在那些二對置的金屬互連層之間。本揭示的範圍不受限於此詳細說明，而是由後附的申請專利範圍限定。未來主張本案的優先權之申請案可以以不同的方式主張揭示的標的，而且大致上包含如此處多樣地揭示或是其它方式展示之一或更多限定的任何集合。

Claims (25)

  1. 一種積體電路，包括：基底；裝置層，該裝置層形成於該基底上方且包含具有通道的電晶體；第一金屬互連層，該第一金屬互連層在該裝置層上方；以及，第二金屬互連層，該第二金屬互連層在該裝置層下方且在該基底上方。
  2. 如申請專利範圍第1項之積體電路，其中，該第一金屬互連層是汲極金屬互連層，以及，該第二金屬互連層是源極金屬互連層，且在該汲極金屬互連層中沒有源極互連金屬。
  3. 如申請專利範圍第2項之積體電路，其中，裝置層又包含與該通道相鄰的源極和汲極區。
  4. 如申請專利範圍第3項之積體電路，又包括：在該汲極區頂表面上的金屬接點，該金屬接點電連接該汲極金屬互連層至該汲極區；以及，在該源極區底表面上的金屬接點，該金屬接點電連接該源極金屬互連層至該源極區。
  5. 如申請專利範圍第3項之積體電路，其中，該源極區與該汲極區均具有頂表面及底表面，以及，各該頂表面及該底表面上均設有金屬接點。
  6. 如申請專利範圍第5項之積體電路，其中，該汲極區頂表面上的該金屬接點電連接該汲極金屬互連層至該汲極區，以及，在該源極區頂表面上的該金屬接點未接觸該汲極金屬互連層中的任何金屬。
  7. 如申請專利範圍第2項之積體電路，其中，裝置層又包含直接在該通道上的閘極介電質以及在該閘極介電質上並與其接觸的閘極電極。
  8. 如申請專利範圍第1項之積體電路，其中，該第一金屬互連層是源極金屬互連層，以及，該第二金屬互連層是汲極金屬互連層，且在該源極金屬互連層中沒有汲極互連金屬。
  9. 如申請專利範圍第8項之積體電路，其中，裝置層又包含與該通道相鄰的源極和汲極區。
  10. 如申請專利範圍第9項之積體電路，又包括：在該源極區頂表面上的金屬接點，該金屬接點電連接 該源極金屬互連層至該源極區；以及，在該汲極區底表面上的金屬接點，該金屬接點電連接該汲極金屬互連層至該汲極區。
  11. 如申請專利範圍第9項之積體電路，其中，該源極區與該汲極區均具有頂表面及底表面，以及，各該頂表面及該底表面上均設有金屬接點。
  12. 如申請專利範圍第11項之積體電路，其中，該源極區頂表面上的該金屬接點會電連接該源極金屬互連層至該源極區，以及，該汲極區頂表面上的該金屬接點不接觸該源極金屬互連層中的任何金屬。
  13. 如申請專利範圍第1項之積體電路，其中，該通道包含於III-V族半導體層中。
  14. 如申請專利範圍第13項之積體電路，又包括與該III-V族半導體層直接接觸的極化層，其中，該通道包含二維電子氣體(2DEG)配置。
  15. 如申請專利範圍第14項之積體電路，其中，該III-V族半導體層包括鎵及氮，以及，該極化層包括鋁。
  16. 如申請專利範圍第13項之積體電路，其中，該III-V族 半導體層包括鎵及氮。
  17. 如申請專利範圍第1項之積體電路，其中，該通道包含於IV族半導體層中。
  18. 如申請專利範圍第17項之積體電路，其中，該通道是雜質摻雜的。
  19. 如申請專利範圍第17項之積體電路，其中，該IV族半導體層包括矽、鍺及碳中至少之一。
  20. 如申請專利範圍第1項之積體電路，其中，該第一金屬互連層是射極金屬互連層，以及，該第二金屬互連層是集極金屬互連層，且在該集極金屬互連層中沒有射極互連金屬。
  21. 如申請專利範圍第1至20項中任一項之積體電路，其中，該積體電路包含於RF接收器、RF發射器、或是RF收發器中。
  22. 一種積體電路，包括：基底；裝置層，該裝置層形成於該基底上方且包括鎵和氮，該裝置層包含： 電晶體通道，直接在該通道上的閘極介電質以及在該閘極介電質上並與其接觸的閘極電極，以及，相鄰於該通道的源極和汲極區；極化層，該極化層在該裝置層上方且接觸該裝置層，該極化層包括鋁；汲極金屬互連層，該汲極金屬互連層在該裝置層上方；源極金屬互連層，該源極金屬互連層在該裝置層下方且在該基底上方；在該汲極區頂表面上的金屬接點，該金屬接點電連接該汲極金屬互連層至該汲極區；以及，在該源極區底表面上的金屬接點，該金屬接點電連接該源極金屬互連層至該源極區；其中，在該汲極金屬互連層中沒有源極互連金屬。
  23. 如申請專利範圍第22項之積體電路，其中，該源極區與該汲極區均具有頂表面及底表面，以及，各該頂表面及該底表面上均設有金屬接點。
  24. 一種積體電路形成方法，該方法包括：在第一基底上形成裝置層，該裝置層包含具有通道以及相鄰於該通道的源極和汲極區之電晶體；在該裝置層的前側上形成第一金屬互連層以提供第一 中間結構；將該第一中間結構接合至第二基底，以及移除該第一基底以露出該裝置層的背側；在該裝置層的背側上形成第二金屬互連層以提供第二中間結構，其中，該裝置層是在該第一金屬互連層與該第二金屬互連層之間；以及，將該第二中間結構接合至第三基底，以及移除該第二基底以露出該第一金屬互連層的前側。
  25. 如申請專利範圍第24項之方法，其中，該第一金屬互連層是汲極金屬互連層，以及，該第二金屬互連層是源極金屬互連層，且在該汲極金屬互連層中沒有源極互連金屬，該方法又包括：在該汲極區的頂表面上設置金屬接點，該金屬接點電連接該汲極金屬互連層至該汲極區；以及，在該源極區的底表面上設置金屬接點，該金屬接點電連接該源極金屬互連層至該源極區。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790655B (zh) * 2021-06-21 2023-01-21 世界先進積體電路股份有限公司 半導體結構及高電子遷移率電晶體
TWI815890B (zh) * 2018-06-29 2023-09-21 美商英特爾股份有限公司 半導體裝置、半導體裝置處理方法及計算系統
US11967642B2 (en) 2021-09-03 2024-04-23 Vanguard International Semiconductor Corporation Semiconductor structure, high electron mobility transistor and fabrication method thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063278A1 (en) 2016-09-30 2018-04-05 Intel Corporation Transistors with vertically opposed source and drain metal interconnect layers
US11610887B2 (en) * 2019-01-09 2023-03-21 Intel Corporation Side-by-side integration of III-n transistors and thin-film transistors
US11251117B2 (en) 2019-09-05 2022-02-15 Intel Corporation Self aligned gratings for tight pitch interconnects and methods of fabrication
US11508714B2 (en) * 2020-01-22 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor devices and methods related thereto
US20210296234A1 (en) * 2020-03-18 2021-09-23 International Business Machines Corporation Interconnection fabric for buried power distribution
US11749670B2 (en) * 2020-05-18 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Power switch for backside power distribution
US11296070B2 (en) * 2020-06-12 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit with backside power rail and backside interconnect
KR102833586B1 (ko) 2020-07-17 2025-07-15 삼성전자주식회사 반도체 소자
US11335606B2 (en) * 2020-08-19 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Power rails for stacked semiconductor device
US11764113B2 (en) 2020-10-20 2023-09-19 Tokyo Electron Limited Method of 3D logic fabrication to sequentially decrease processing temperature and maintain material thermal thresholds
US11925033B2 (en) * 2021-03-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded backside memory on a field effect transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224605A (ja) 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
JP5689869B2 (ja) * 2009-04-08 2015-03-25 エフィシエント パワー コンヴァーション コーポレーション エンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法
US8754496B2 (en) 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US8896034B1 (en) 2010-08-11 2014-11-25 Sarda Technologies, Inc. Radio frequency and microwave devices and methods of use
US8653558B2 (en) 2011-10-14 2014-02-18 Freescale Semiconductor, Inc. Semiconductor device and method of making
US8748245B1 (en) * 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
TWI566328B (zh) 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US10510656B2 (en) * 2014-07-30 2019-12-17 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
WO2018063278A1 (en) 2016-09-30 2018-04-05 Intel Corporation Transistors with vertically opposed source and drain metal interconnect layers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI815890B (zh) * 2018-06-29 2023-09-21 美商英特爾股份有限公司 半導體裝置、半導體裝置處理方法及計算系統
US11843052B2 (en) 2018-06-29 2023-12-12 Intel Corporation Transistor contact area enhancement
TWI790655B (zh) * 2021-06-21 2023-01-21 世界先進積體電路股份有限公司 半導體結構及高電子遷移率電晶體
US11967642B2 (en) 2021-09-03 2024-04-23 Vanguard International Semiconductor Corporation Semiconductor structure, high electron mobility transistor and fabrication method thereof

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