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TW201814696A - 基於靜態隨機存取記憶體的認證電路 - Google Patents

基於靜態隨機存取記憶體的認證電路 Download PDF

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TW201814696A
TW201814696A TW106119686A TW106119686A TW201814696A TW 201814696 A TW201814696 A TW 201814696A TW 106119686 A TW106119686 A TW 106119686A TW 106119686 A TW106119686 A TW 106119686A TW 201814696 A TW201814696 A TW 201814696A
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TW
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sense amplifier
coupled
logic
memory
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TW106119686A
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English (en)
Inventor
林建呈
詹偉閔
林志宇
呂士濂
陳炎輝
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種記憶體裝置包含：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器。該PUF產生器進一步包含耦合至該複數個記憶體單元之一第一感測放大器，其中當存取該複數個記憶體單元時，該第一感測放大器經組態以比較該複數個記憶體單元中之第一記憶體單元及第二記憶體單元之存取速度，且基於該比較而提供一第一輸出訊號以用於產生一第一PUF簽章。

Description

基於靜態隨機存取記憶體的認證電路
本發明實施例係關於一種基於靜態隨機存取記憶體的認證電路。
隨著利用積體電路來提供不同類型之資訊以用於各種不同應用之電子裝置之增加使用，愈來愈需要充分地保護可儲存於一電子裝置內之敏感及/或關鍵資訊以將對此類資訊之存取僅限制於具有存取該資訊之權限之此類其他裝置。某些應用實例包含裝置之認證、對一裝置內之機密資訊之保護及保證兩個或兩個以上裝置之間的一通信安全。 一物理不可複製功能(PUF)係一般在一積體電路內之一物理結構，該積體電路回應於至該PUF之輸入(例如，質問/請求)而提供若干個對應輸出(例如，回應)。每一PUF提供請求-回應對之一或多個集合。積體電路之一身份可由PUF所提供之此些請求-回應對確立。在確立身份之情況下，可提供裝置之間的安全通信。亦可出於現有認證目的而使用PUF以替換將一身份指派給一電子裝置之當前方法。由於PUF基於一製造程序之本質性質，因此PUF具有優於習用認證方法之各種優點，該等習用認證方法將可更容易地被模仿及/或逆向工程設計之一身份刻在一裝置上。
本發明實施例係關於一種記憶體裝置，其包括：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器，其包括：一第一感測放大器，其耦合至該複數個記憶體單元，其中當存取該複數個記憶體單元時，該第一感測放大器經組態以比較該複數個記憶體單元中之第一記憶體單元及第二記憶體單元之存取速度，且基於該比較而提供一第一輸出訊號以用於產生一第一PUF簽章。 本發明實施例係關於一種記憶體裝置，其包括：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器，其包括：一第一感測放大器，其耦合至該複數個記憶體單元中之第一記憶體單元及第二記憶體單元，一第二感測放大器，其亦耦合至該複數個記憶體單元中之該第一記憶體單元及該第二記憶體單元，其中當存取該複數個記憶體單元時，該第一感測放大器經組態以比較該第一記憶體單元及該第二記憶體單元之一第一存取速度，該第二感測放大器經組態以比較該第一記憶體單元及該第二記憶體單元之一第二存取速度，且基於對該第一存取速度及該第二存取速度之該等比較，該第一感測放大器及該第二感測放大器各自經組態以提供一第一輸出訊號及一第二輸出訊號以用於產生一PUF簽章。 本發明實施例係關於一種記憶體裝置，其包括：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器，其耦合至該複數個記憶體單元，包括：一第一感測放大器；及行解碼器，其耦合在該複數個記憶體單元與該第一感測放大器之間，包括至少四個開關，其中該等開關中之每一者耦合至該記憶體陣列之四個行中之一者，其中當存取該複數個記憶體單元時，該行解碼器經組態以確證該四個開關中之兩個開關以便允許該第一感測放大器比較透過該等經確證開關耦合至該第一感測放大器的該複數個記憶體單元中之第一記憶體單元及第二記憶體單元之存取速度，且基於該比較而提供一輸出訊號以用於產生一PUF簽章。
以下揭露闡述用於實施標的物之不同構件之各種例示性實施例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅僅係實例且不意欲為限制性的。舉例而言，將理解，當將一元件稱為「連接至」或「耦合至」另一元件時，該元件可直接連接至或耦合至另一元件或可存在一或多個介入元件。 一物理不可複製功能(PUF)一般用於認證及秘密金鑰儲存而不需要安全電可抹除可程式化唯讀記憶體(EEPROM)及/或其他昂貴硬體(例如，電池支持之靜態隨機存取記憶體)。替代將秘密儲存於一數位記憶體中，PUF自一積體電路(IC)之物理特性導出一秘密。PUF基於如下之一理念：即使使用一完全相同製造程序來製作複數個IC，但每一IC可由於製造可變性而係稍微不同的。PUF利用此可變性來導出唯一於IC中之每一者之「秘密」資訊(例如，一矽「生物度量」)。一般而言，此秘密資訊稱為IC之一「簽章」。另外，由於定義簽章之製造可變性，即使有IC之設計之完全知識亦無法製造兩個完全相同IC。一IC之可變性之各種類型可用於定義此一簽章，諸如(舉例而言)閘延遲、一靜態隨機存取記憶體(SRAM)裝置之通電狀態及/或一IC之各種物理特性中之任一者。 在使用上文所提供之一靜態隨機存取記憶體(SRAM)裝置之通電狀態之實例中，即使一SRAM裝置包含對稱單元(位元)，製造可變性仍可在使SRAM裝置通電時致使SRAM裝置之每一位元趨於處於一高狀態(亦即，一邏輯「1」)或處於一低狀態(亦即，一邏輯「0」)。位元之此等初始通電狀態跨越整個SRAM裝置隨機地分佈，此引起可由一PUF定義以產生SRAM裝置之一唯一簽章的一可變性。一般而言，藉由使用一SRAM裝置之通電狀態產生一PUF簽章稱為一「基於通電SRAM之PUF」。使用一基於通電SRAM之PUF產生一PUF簽章一般使用將SRAM裝置開啟電源及關閉電源之至少一個反覆，此可在操作SRAM裝置時不利地產生額外功率消耗且可需要較長時間來產生簽章(例如，一受限制吞吐量)。更進一步地，一SRAM裝置之每一位元之通電狀態通常受製於各種局部環境參數，諸如(舉例而言)位元之一操作溫度、位元之一供應電壓、位元所忍受之一應力、位元之一老化效應等。相應地，位於兩個不同位置處之兩個位元之通電狀態可顯著地取決於兩個位元受製於其之各別局部環境參數。如此，基於此兩個位元之通電狀態而產生之PUF簽章可係較不可靠的。使用一IC之物理特性來產生一PUF簽章之習用PUF之其他類型可具有與上文所闡述類似之問題。因此，習用PUF尚未在每一態樣完全地令人滿意。 本揭露之實施例提供用以藉由比較一記憶體裝置之兩個毗鄰記憶體單元之存取速度(例如，讀取速度)而至少產生用於該記憶體裝置之一PUF簽章之一位元的各種系統及方法。由於所揭示系統及方法基於讀取速度之比較而產生PUF簽章，因此不需要使記憶體裝置開啟電源及關閉電源之反覆，此消除習用基於通電SRAM之PUF面臨之功率消耗問題。進一步地，藉由比較記憶體裝置之兩個毗鄰記憶體單元之讀取速度(以產生PUF簽章)，PUF簽章可較不受製於如上文所闡述之環境參數，且因此可係更可靠的。 圖1圖解說明根據各種實施例之一記憶體裝置100。在圖1之所圖解說明實施例中，記憶體裝置100包含一記憶體單元陣列102、一認證電路104、一預充電/預放電(PC/PD)電路106、一列解碼器108、一選用行解碼器110、一輸入/輸出(I/O)電路112及一控制邏輯114。進一步地，如圖1中所圖解說明，記憶體單元陣列102包含一嵌入電壓控制器116。在某些實施例中，儘管圖1中未展示，但組件中之所有組件(亦即，102、104、106、108、110及112)可彼此耦合且耦合至控制邏輯114，使得該等組件受控制邏輯114控制。儘管在圖1之所圖解說明實施例中，每一組件出於清晰圖解說明目的而經展示為一單獨區塊，但在某些其他實施例中，圖1中所展示之組件中之某些或所有組件可整合在一起。舉例而言，記憶體單元陣列102可包含一嵌入認證電路(例如，104)。 仍參考圖1，在某些實施例中，記憶體單元陣列102包含配置成一行-列組態之複數個記憶體單元，其中每一行具有一位元線(BL)及一位元條線(BBL)且每一列具有一字線(WL)。更具體而言，每一行之BL及BBL分別耦合至放置在彼行中之複數個記憶體單元，且彼行中之每一記憶體單元配置在一不同列上且耦合至一各別(不同) WL。亦即，記憶體單元陣列102之每一記憶體單元耦合至記憶體單元陣列102之一行之一BL、記憶體單元陣列102之該行之一BBL及記憶體單元陣列102之一列之一WL。在某些實施例中，BL及BBL配置成垂直地平行且WL配置成水平地平行(亦即，垂直於BL及BBL)。在某些實施例中，認證電路104包含耦合至該複數個記憶體單元之複數個感測放大器。認證電路104之每一感測放大器經組態以比較透過每一記憶體單元之所耦合BL或BBL耦合至彼感測放大器之兩個或兩個以上記憶體單元之間的讀取速度(亦即，下文將進一步論述之充電速率或放電速率)，以便基於比較結果而提供一輸出位元。 在某些實施例中，認證電路104可進一步包含用以接收每一感測放大器之輸出位元且使用輸出位元來產生一PUF簽章之一編譯器105。PC/PD電路106亦耦合至該複數個記憶體單元且經組態以將BL及/或BBL預充電及/或預放電。列解碼器108經組態以接收記憶體單元陣列之一列位址且確證處於彼列位址之一WL。在某些實施例中，行解碼器110可係選用的。行解碼器110經組態以接收記憶體單元陣列之一行位址且確證處於彼行位址之一BL及/或BBL。I/O電路112經組態以存取記憶體單元中之每一者處之一資料位元(亦即，一邏輯「1」或一邏輯「0」)。在某些實施例中，可由I/O電路112將一資料位元寫入至一記憶體單元或自該記憶體單元讀取該資料位元。如上文所闡述，在某些實施例中，控制邏輯114耦合至所有組件且經組態以控制所耦合組件。電壓控制器116經組態以控制(例如，增加或減小)在該等記憶體單元中之每一者處施加之一供應電壓之一電壓位準。在某些替代實施例中，電壓控制器116可實施為未嵌入於如圖1中所展示之記憶體單元陣列102中之一單獨區塊。下文將參考圖2進一步詳細地提供記憶體單元陣列102、認證電路104及I/O電路112之一所圖解說明實施例。 現在參考圖2，圖解說明一記憶體裝置200之一實施例。記憶體裝置200可實質上類似於記憶體裝置100且因此記憶體單元陣列202、認證電路204、PC/PD電路206、列解碼器208、I/O電路212、控制邏輯214及電壓控制器216可分別實質上類似於圖1之對應組件102、104、106、108、112、114及116。相應地，圖2中之每一組件之功能性可實質上類似於圖1之對應組件。在某些實施例中，記憶體單元陣列202可係一SRAM陣列。然而，記憶體單元陣列202可實施為各種記憶體單元陣列(例如，DRAM、MRAM、RRAM等)中之任一者同時保持在本揭露之範疇內。舉例而言，記憶體單元陣列102/202可實施為將關於圖11、圖12及圖13在某些進一步實施例中圖解說明及論述之一唯讀記憶體(ROM)陣列、一邏輯n型金屬氧化物半導體(NMOS)陣列、一邏輯p型金屬氧化物半導體(PMOS)陣列或其一組合。 仍參考圖2，如上文所闡述，SRAM記憶體單元陣列202包含配置成一行-列組態之複數個SRAM記憶體單元(例如，221、229、231、239、241、249、251、259、261、269、271、279、281、289、291、299)。為了清晰，SRAM記憶體單元在下文稱為「單元」。儘管圖2之所圖解說明實施例僅展示16個單元，但任一所要數目個單元可包含於記憶體裝置200之實施例中同時保持在本揭露之範疇內。更具體而言，在圖2之記憶體單元陣列202中，單元221及229以及放置在其之間的任何其他單元配置成行「A」。類似地，單元231及239以及放置在其之間的任何其他單元配置成行「B」；單元241及249以及放置在其之間的任何其他單元配置成行「C」；單元251及單元259以及放置在其之間的任何其他單元配置成行「D」；單元261及269以及放置在其之間的任何其他單元配置成行「E」；單元271及279以及放置在其之間的任何其他單元配置成行「F」；單元281及289以及放置在其之間的任何其他單元配置成行「G」；單元291及299以及放置在其之間的任何其他單元配置成行「H」。儘管圖解說明僅8行，但任一所要數目個行可配置在行D與行E之間。在每一行中，任一所要數目個單元可放置在所圖解說明之單元之間。舉例而言，在行A中，一或多個單元可放置在單元221與229之間。仍更具體而言，在圖2中，每一行中之單元各自放置在一各別列中，且每一列可包含各自屬於一各別且不同行之複數個單元。在圖2之所圖解說明實施例中，分別屬於行A、B、C、D、E、F、G及H之單元221、231、241、251、261、271、281及291放置於在下文為列「a」之一相同列中。類似地，分別屬於行A、B、C、D、E、F、G及H之單元229、239、249、259、269、279、289及299放置於在下文為列「b」之一相同列中。儘管圖解說明僅2列，但任一所要數目個列可配置在列a與列b之間。 如上文所闡述，每一行具有耦合至彼行中之單元之一各別對BL及BBL，且每一列具有耦合至分別屬於多個行之多個單元之一各別WL。舉例而言，如圖2之SRAM單元陣列202中所圖解說明，行A具有BL 222及BBL 224；行B具有BL 232及BBL 234；行C具有BL 242及BBL 244；行D具有BL 252及BBL 254；行E具有BL 262及BBL 264；行F具有BL 272及BBL 274；行G具有BL 282及BBL 284；行H具有BL 292及BBL 294。每一行之單元耦合至該行之BL及BBL。舉例而言，在圖2中，單元221及229以及耦合在其之間的任何單元各自耦合至BL 222及BBL 224；單元231及239以及耦合在其之間的任何單元各自耦合至BL 232及BBL 234；單元241及249以及耦合在其之間的任何單元各自耦合至BL 242及BBL 244；單元251及259以及耦合在其之間的任何單元各自耦合至BL 252及BBL 254；單元261及269以及耦合在其之間的任何單元各自耦合至BL 262及BBL 264；單元281及289以及耦合在其之間的任何單元各自耦合至BL 282及BBL 284；單元291及299以及耦合在其之間的任何單元各自耦合至BL 292及BBL 294。進一步地在圖2中，配置成列a之單元221、231、241、251、261、271、281及一直至291各自耦合至列a之WL 220；且配置成列b之單元229、239、249、259、269、279、289及一直至299各自耦合至列b之WL 240。 仍參考圖2，認證電路204包含感測放大器204-1、204-2、204-3及一直至204-4，其中認證電路204之每一感測放大器耦合至分別屬於兩個毗鄰行之兩個BL。舉例而言，如圖2之所圖解說明實施例中所展示，感測放大器204-1耦合至BL 222及232；感測放大器204-2耦合至BL 242及252；感測放大器204-3耦合至BL 262及272；且感測放大器204-4耦合至BL 282及292。儘管如圖2中所展示，認證電路204之感測放大器中之每一者耦合至分別屬於兩個毗鄰行之兩個BL，但在某些其他實施例中，認證電路204之感測放大器中之每一者可耦合至分別屬於兩個毗鄰行之兩個BBL (例如，感測放大器204-1耦合至BBL 224及234)。在某些實施例中，認證電路204之感測放大器中之每一者經組態以透過分別屬於兩個毗鄰行之所耦合BL接收第一輸入訊號及第二輸入訊號，且比較第一輸入訊號及第二輸入訊號以便提供一輸出訊號。更具體而言，在存取(例如，讀取)在一相同列上且分別屬於兩個毗鄰行之兩個單元時由此兩個單元提供第一輸入訊號及第二輸入訊號。舉例而言，可在存取單元221及231時產生用於感測放大器204-1之一對第一輸入訊號及第二輸入訊號；可在存取單元229及239時產生用於感測放大器204-1之另一對第一輸入訊號及第二輸入訊號。在某些實施例中，此等第一輸入訊號及第二輸入訊號可各自包含一所耦合單元之一放電速率或一充電速率(亦即，一讀取速度)。相應地，基於讀取速度之一比較而產生一輸出訊號，且可由認證電路204之編譯器205使用此一輸出訊號產生一PUF簽章之至少部分。在一實例中，感測放大器204-1經組態以分別沿著BL 222自單元221接收第一讀取速度(訊號222-1)且沿著BL 232自單元231接收第二讀取速度(訊號232-1)，且比較訊號222-1及232-1以便提供一輸出訊號205-1。 仍參考圖2，PC/PD電路206耦合至SRAM單元陣列202之所有BL及BBL。在某些實施例中，PC/PD電路206經組態以在透過耦合至SRAM單元陣列202之一單元之BL及/或BBL讀取儲存於該單元中之一資料位元(亦即，一邏輯1或0)之前將所耦合BL及/或BBL預充電及/或預放電。作為一代表性實例，在讀取儲存於單元221中之一位元資料之前，PC/PD電路206經組態以將耦合至單元221之BL 222及BBL 224預充電。列解碼器208耦合至SRAM單元陣列202之所有WL。在某些實施例中，列解碼器208經組態以接收一列位址(如上文所闡述)，且基於該列位址而確證處於該列位址之WL以便啟動耦合至該WL之一或多個存取電晶體。I/O電路212包含另一複數個感測放大器212-1、212-2、212-3、212-4、212-5、212-6及一直至212-8。不同於認證電路204之感測放大器，I/O電路212之感測放大器中之每一者耦合至一個單行之BL及BBL。舉例而言，感測放大器212-1耦合至行A之BL 222及BBL 224；感測放大器212-2耦合至行B之BL 232及BBL 234；感測放大器212-3耦合至行C之BL 242及BBL 244；感測放大器212-4耦合至行D之BL 252及BBL 254；感測放大器212-5耦合至行E之BL 262及BBL 264；感測放大器212-6耦合至行F之BL 272及BBL 274；感測放大器212-7耦合至行G之BL 282及BBL 284；且感測放大器212-8耦合至行H之BL 292及BBL 294。以操作方式，I/O電路212之此等感測放大器各自經組態以比較所耦合BL及BBL之間的一電壓差，一單元耦合至所耦合BL及BBL以便讀取儲存於彼單元中之位元資料。作為一代表性實例，若儲存於單元221中之位元資料係一邏輯1，則感測放大器212-1可基於所耦合BL 222與BBL 224之間的電壓差之比較而讀取一邏輯1。下文將參考圖3進一步論述記憶體裝置200及相關聯組件/訊號之操作之細節。 圖3根據各種實施例圖解說明展示兩個毗鄰單元221及231及認證電路204之其所耦合感測放大器204-1之細節之一例示性SRAM電路。將連同圖2論述圖3之所圖解說明實施例。如圖3中所展示，儘管單元221及231各自實施為一6電晶體SRAM (6T-SRAM)單元，但SRAM單元陣列202之單元(例如，221、231等)不限於實施為一6T-SRAM單元。SRAM單元陣列202之單元可實施為各種SRAM單元中之任一者，諸如(舉例而言) 2T-2R SRAM單元、4T-SRAM單元、8T-SRAM單元等。 仍參考圖3，單元221包含電晶體：M1、M2、M3、M4、M5及M6；且單元231包含電晶體：M11、M12、M13、M14、M15及M16。在某些實施例中，單元221及231實質上類似於彼此，亦即，電晶體M1實質上類似於電晶體M11；電晶體M2實質上類似於電晶體M12；電晶體M3實質上類似於電晶體M13；電晶體M4實質上類似於電晶體M14；電晶體M5實質上類似於電晶體M15；且電晶體M6實質上類似於電晶體M16。因此，為了清晰，對單元之電晶體之組態及操作之以下論述將僅針對於單元221。 如圖3中所圖解說明，電晶體M2及M3形成為一第一反向器且電晶體M4及M5形成為一第二反向器，其中該第一反向器及該第二反向器彼此耦合。更具體而言，第一反向器及第二反向器各自耦合在第一電壓參考301與第二電壓參考303之間。一般而言，第一電壓參考301係對單元221施加之一供應電壓之一電壓位準。第一電壓參考301通常稱為「Vdd」。第二電壓參考303通常稱為「接地」。在某些實施例中，由控制邏輯214判定且由電壓控制器216控制Vdd之電壓位準。舉例而言，電壓位準可介於自Vdd之大約30%至Vdd之大約130%之範圍內。進一步地，第一反向器耦合至電晶體M1，且第二反向器耦合至電晶體M6。除耦合至該等反向器之外，電晶體M1及M6兩者皆亦耦合至WL 220且各自分別耦合至BL 222及BBL 224。電晶體M1及M6通常稱為單元221之存取電晶體。在某些實施例中，電晶體M1、M3、M5及M6各自包含一NMOS電晶體，且M2及M4各自包含一PMOS電晶體。儘管圖3之所圖解說明實施例展示M1至M6及M11至M16係NMOS或PMOS電晶體，但適合於在一記憶體裝置中使用之各種電晶體或裝置中之任一者可實施為M1至M6及M11至M16中之至少一者，諸如(舉例而言) BJT、HEMT等。 一般而言，當一SRAM單元儲存一資料位元時，SRAM單元之一第一節點經組態以處於一第一邏輯狀態(1或0)，且SRAM單元之一第二節點經組態以處於一第二邏輯狀態(0或1)，其中第一邏輯狀態及第二邏輯狀態彼此互補。在某些實施例中，第一節點處之第一邏輯狀態係由SRAM單元儲存之資料位元。舉例而言，圖3之所圖解說明實施例包含節點305及307。當單元221儲存一資料位元(例如，一邏輯1)時，節點305經組態以處於邏輯1狀態，且節點307經組態以處於邏輯0狀態。 為致使認證電路204產生一PUF簽章，在某些實施例中，最初，一資料位元(例如，一邏輯1或0)經寫入至SRAM單元陣列202中之單元中之每一者以被讀取。在某些實施例中，可由I/O電路212執行此一操作(寫入)。更具體而言，I/O電路212可包含用以執行寫入操作之進一步組件(例如，一或多個感測放大器)。隨後，列解碼器208接收一列位址以定位(判定)處於彼列位址之一WL且然後由列解碼器208確證該WL。在某些實施例中，可由控制邏輯214提供此一列位址。回應於確證WL (例如，220)，啟動(亦即，接通)沿著WL放置且耦合至WL之存取電晶體(例如，M1、M6、M11、M16)。根據本揭露之某些實施例，由PC/PD電路206將單元陣列202之BL及BBL (例如，222、224、232及234)之全部或部分預充電至Vdd或預放電至接地。然後，由I/O電路212之一對應感測放大器(例如，212-1)透過單元之分別耦合之BL (例如，222)及BBL (例如，224)讀取儲存(寫入)於列(亦即，沿著所確證WL)之每一單元(例如，221…等)中之資料位元。在讀取資料位元時，在某些實施例中，在一特定時間週期(「Tenab 」)之後，耦合至處於彼列之兩個毗鄰行/單元(例如，221及231)之BL (或BBL)的認證電路204之感測放大器中之每一者(例如，204-1)開始比較沿著所耦合BL (或BBL)之兩個毗鄰單元之讀取速度(亦即，充電速率或放電速率)。亦即，認證電路204之感測放大器開始比較處於同一列之兩個毗鄰單元之讀取速度(放電速率或充電速率)。回應於該比較，認證電路204之感測放大器中之每一者可產生用於一PUF簽章之一位元(例如，205-1)。如此，針對一特定列(WL)經確證，可由認證電路204之感測放大器(同時)產生PUF簽章之第一複數個位元(例如，205-1、205-2、205-3…205-4)。在某些實施例中，隨後確證記憶體單元陣列中之其他列(WL)中之每一者。相應地，可由認證電路204之感測放大器產生PUF簽章之一或多個複數個位元。如此，當一記憶體單元陣列包含N2 個單元(N行×N列)且認證電路之每一感測放大器耦合至記憶體單元陣列之兩個毗鄰BL (亦即，兩個毗鄰行) (如圖2中所圖解說明)時，一所產生PUF簽章在讀取資料位元之邏輯狀態(1或0)時可包含N2 個位元。 如上文所闡述，感測放大器204-1經組態以分別沿著BL 222自單元221接收輸入訊號222-1且沿著BL 232自單元231接收輸入訊號232-1，以產生輸出訊號205-1。在某些實施例中，輸入訊號222-1可係在一特定時間處存在於BL 222上之一電壓位準；輸入訊號232-1可係在彼特定時間處存在於BL 232上之一電壓位準。另外，在某些實施例中，感測放大器204-1經組態以接收一啟用訊號351 (自控制邏輯114)。在如上文所提及之預定義時間週期Tenab 之後觸發此一啟用訊號(亦即，自低至高或自高至低)。可基於記憶體裝置200之一模擬(例如，一蒙地卡羅模擬)而導出預定義時間週期Tenab 以便允許感測放大器204-1能夠偵測BL 222及232上之電壓位準之間的一差之一存在，下文將參考圖4A進一步詳細地論述此。基於觸發啟用訊號，感測放大器204-1經組態以開始比較隨時間變化之輸入訊號222-1及232-1 (亦即，比較BL 222及232上之電壓位準)，下文將進一步詳細地論述此。在某些實施例中，回應於BL 222與BL 232之間的一電壓位準差在一特定時間處超過一預定義臨限值(例如，50 mV) (亦即，判定一放電速率或一充電速率)，感測放大器204-1經組態以產生輸出訊號205-1作為一邏輯1，且回應於BL 222與BL 232之間的電壓位準差未超過預定義臨限值，感測放大器204-1經組態以產生輸出訊號205-1作為一邏輯0。將關於圖4A進一步論述如何判定放電及充電速率之細節。在某些實施例中，感測放大器204-1可繼續比較BL 222及232上之隨時間變化之電壓位準直至BL 222及232完全放電至接地或完全充電至Vdd，或直至BL 222與BL 232之間的電壓位準差超過預定義臨限值。 仍參考圖3且連同圖2，在某些實施例中，控制邏輯214可決定將一邏輯1還是一邏輯0寫入(透過I/O電路212)至SRAM單元陣列202之該複數個單元中之所有單元(例如，221、231、241、251、261、271、281、291、229、239、249、259、269、279、289、299等)。此一經寫入邏輯1或0可作為一資料位元儲存於單元之每一者中。如上文所闡述，該資料位元可儲存於每一單元之第一節點(例如，單元221之302、單元231之306)中，且一互補資料位元(與該資料位元之邏輯狀態相反)可儲存於該單元之第二節點(例如，單元221之304、單元231之308)中。 在某些實施例中，若儲存(寫入)於該複數個單元中之每一者中之資料位元係一邏輯0，則單元221及231各自之節點302及306處於一邏輯0狀態，單元221及231各自之節點304及308處於一邏輯1狀態，且控制邏輯可經組態以致使PC/PD電路106將BL及BBL (222、224、232及234)之全部或一子集「預充電」至Vdd。在預充電之前、與預充電同時或在預充電之後，控制邏輯214可致使列解碼器208確證一列之一WL (例如，圖3之實例中之WL 220)以便啟動(接通)所有存取電晶體(例如，M1、M6、M11及M16)。在某些實施例中，電壓參考301之電壓位準可低於Vdd，諸如(舉例而言)在Vdd之大約50%與Vdd之大約99%之間。回應於接通存取電晶體M1及M11，由於BL 222及232預充電至Vdd且節點302及306處於邏輯0狀態(例如，接地)，因此分別可形成自BL 222穿過單元221中之存取電晶體M1及電晶體M3且至接地之一放電路徑302，且可形成自BL 232穿過單元231中之存取電晶體M11及電晶體M13且至接地之一放電路徑304。由於各種製造變化，因此記憶體單元陣列中之每一電晶體可不完全相同。換言之，每一電晶體具有複數個相異特性，諸如(舉例而言)一相異臨限電壓、一相異遷移率、一相異接通/關斷比率、一相異亞臨限值斜率等。如此，在某些實施例中，單元221之放電路徑302及單元231之放電路徑304可各自具有一放電速率，且此兩個放電速率可彼此不同。舉例而言，單元221之放電路徑302之放電速率可快/慢於單元231之放電路徑304之放電速率。使用兩個毗鄰單元之間的放電速率之此一差，可由感測放大器204-1產生一PUF簽章之一位元(例如，205-1)。舉例而言，感測放大器204-1比較單元221及231之放電速率。基於該比較，若此兩個放電速率之差高於一預定義臨限值(例如，50 mV/sec)，則感測放大器204-1可提供輸出訊號205-1作為一邏輯1；若兩個放電速率之差低於預定義臨限值，則感測放大器204-1可提供輸出訊號205-1作為一邏輯0。下文將參考圖4A論述放電速率之細節。 再次參考圖2，在某些實施例中，一或多個輸出訊號(位元)可分別由處於與認證電路204之感測放大器204-1相同之列之其他感測放大器(例如，204-2、204-3、204-4等)基於比較每一各別感測放大器之所耦合「放電路徑」之放電速率而提供。舉例而言，感測放大器204-2比較分別透過單元241及251之電晶體形成之放電路徑之放電速率，且基於該比較而輸出輸出位元205-2；感測放大器204-4比較分別透過單元261及271之電晶體形成之放電路徑之放電速率，且基於該比較而輸出輸出位元205-3；感測放大器204-4比較分別透過單元281及291之電晶體形成之放電路徑之放電速率，且基於該比較而輸出輸出位元205-4。在某些實施例中，輸出位元205-1、205-2、205-3及205-4可構成一PUF簽章(例如，0100)。在其它實施例中，輸出位元205-1、205-2、205-3及205-4可由編譯器205進一步處理(例如，選擇或過濾)以產生一PUF簽章。然而在某些其他實施例中，可由編譯器205連同基於處於一第二列(例如，列b)之兩個毗鄰單元之放電速率之比較而產生之輸出位元205-1、205-2、205-3及205-4一起進一步處理基於處於一第一列(例如，列a)之兩個毗鄰單元之放電速率之比較而產生之輸出位元205-1、205-2、205-3及205-4以產生一PUF簽章。 圖4A根據各種實施例圖解說明分別在WL 220、放電路徑302、放電路徑304及輸出訊號205-1上之訊號之例示性波形402、404、406及410以及啟用訊號351之波形408。更特定而言，在記憶體裝置200 (圖2)正操作之一特定時間週期期間，波形402可表示WL 220上之隨時間變化之訊號；波形404可表示放電路徑302上之隨時間變化之訊號(電壓位準)；波形406可表示放電路徑304上之隨時間變化之訊號(電壓位準)；波形408可表示隨時間變化之啟用訊號351；波形410可表示隨時間變化之輸出訊號205-1。如圖4A之實施例中所圖解說明，在「t0」處，將BL 222及232預充電至Vdd。在「t1」處，WL 220由列解碼器208 (圖2)確證且相應地開始自一邏輯低轉變為一邏輯高。在「t2」處，當由I/O電路212之各別感測放大器212-1及212-2存取(讀取)單元221及231時，分別形成如上文所闡述之放電路徑302及304。相應地，BL 222及232上之電壓位準開始自Vdd斜降。如上文所闡述，每一放電路徑由彼此本質地及/或非本質地不同(由於製造變化)之一或多個電晶體形成使得每一放電路徑可具有一相異放電速率。如圖4A中所展示，波形404及406各自具有一各別斜率(亦即，一各別放電速率)。 仍參考圖4A，在「t3」處，將啟用訊號351 (亦即，波形408)自一低狀態觸發至一高狀態。在其他實施例中，可將啟用訊號自一高狀態觸發至一低狀態。基於觸發啟用訊號351 (亦即，在t3處)，在某些實施例中，感測放大器204-1開始偵測放電路徑302及304之放電速率之差(透過BL 222及232)。更具體而言，在t3之後，每個特定時間週期(例如，100皮秒(ps))，感測放大器204-1擷取放電路徑302及304上之電壓位準，且透過將電壓位準除以時間週期(在此實例中為100 ps)分別計算放電路徑302及304之放電速率。如此，放電路徑302及304之放電速率對於感測放大器204-1可係可用的。舉例而言，在「t3 + 100 ps」處，放電路徑302上之電壓位準係X伏特，且在「t3 + 200 ps」處，放電路徑302上之電壓位準係Y伏特，放電路徑302之放電速率可由感測放大器204-1導出為(X-Y)/10 (V/ps)。如上文所闡述，t3之一定時(亦即，Tenab )係基於記憶體裝置200之一模擬而導出之一預定義值。在某些實施例中，t3之定時經選擇以啟用感測放大器240-1以在將放電路徑302及304上之電壓完全放電之前偵測放電路徑302及304上之一電壓差(諸如，舉例而言，10 mV)之一存在。在「t4」，一旦感測放大器204-1偵測到放電路徑302及304上之電壓差407超過一預定義臨限值，感測放大器204-1便可提供輸出訊號作為一邏輯0 (410-1)或一邏輯1 (410-2)。 返回參考圖3 (連同圖2)，在某些實施例中，若儲存(寫入)於該複數個單元中之每一者中之資料位元係一邏輯1，則單元221及231各自之節點302及306處於一邏輯1狀態(單元221及231各自之節點304及308處於一邏輯0狀態)，且進一步地，控制邏輯可經組態以致使PC/PD電路106將所有BL及BBL (222、224、232及234)「預放電」至接地。在預放電之前、與預放電同時或在預放電之後，控制邏輯214可致使列解碼器208確證一列之一WL (在圖3之實例中之WL 220)以便啟動(接通)所有存取電晶體(例如，M1、M6、M11及M16)。在某些實施例中，電壓參考301之電壓位準可低於Vdd，諸如(舉例而言)在Vdd之大約50%與Vdd之大約99%之間。回應於接通存取電晶體M1及M11，由於BL 222及232經預放電至接地且節點302及306處於邏輯1狀態(例如，Vdd)，因此分別可透過單元221中之供應電壓301、電晶體M2及存取電晶體M1形成一充電路徑306，且可透過單元231中之供應電壓301、電晶體M12及存取電晶體M11形成一充電路徑308。類似於放電路徑，每一充電路徑可由於構成充電路徑之電晶體上之製造變化而具有一各別充電速率。由於充電路徑實質上類似於放電路徑，因此為了清晰，將省略對充電路徑(及充電速率)以及使用充電速率來提供一PUF簽章之進一步論述。 圖4B根據各種實施例圖解說明分別在WL 220、充電路徑306、充電路徑308及輸出訊號205-1上之訊號之例示性波形412、414、416及418以及啟用訊號351之波形420。更特定而言，在記憶體裝置200 (圖2)正操作之一特定時間週期期間，波形412可表示WL 220上之隨時間變化之訊號；波形414可表示充電路徑306上之隨時間變化之訊號(電壓位準)；波形416可表示充電路徑308上之隨時間變化之訊號(電壓位準)；波形418可表示隨時間變化之啟用訊號351；且波形420可表示隨時間變化之輸出訊號205-1。 如圖4B之實施例中所圖解說明，在「t0」處，將BL 222及232預放電至接地。在「t1」處，WL 220由列解碼器208 (圖2)確證且相應地波形412開始自一邏輯低轉變為一邏輯高。在「t2」處，當由I/O電路212之各別感測放大器212-1及212-2存取(讀取)單元221及231時，分別形成如上文所闡述之充電路徑306及308。相應地，BL 222及232上之電壓位準開始自接地斜升。如上文所闡述，每一充電路徑由彼此本質地及/或非本質地不同(由於製造變化)之一或多個電晶體形成使得每一充電路徑可具有一相異充電速率。如圖4B中所展示，波形414及416各自具有一各別斜率(亦即，一各別充電速率)。 仍參考圖4B，在「t3」處，將啟用訊號351 (亦即，波形418)自一低狀態觸發至一高狀態。在其他實施例中，可將啟用訊號351自一高狀態觸發至一低狀態。基於觸發啟用訊號351 (亦即，在t3處)，在某些實施例中，感測放大器204-1開始偵測充電路徑306及308之充電速率之差(透過BL 222及232)。更具體而言，在t3之後，每個特定時間週期(例如，100皮秒(ps))，感測放大器204-1擷取充電路徑306及308上之電壓位準，且透過將電壓位準除以時間週期(在此實例中為10 ms)分別計算充電路徑306及308之充電速率。如此，充電路徑306及308之充電速率對於感測放大器204-1可係可用的。舉例而言，在「t3 + 100 ps」處，充電路徑306上之電壓位準係X伏特，且在「t3 + 200 ps」處，充電路徑306上之電壓位準係Y伏特，充電路徑306之充電速率可由感測放大器204-1導出為(X-Y)/10 (V/ps)。如上文所闡述，t3之一定時(亦即，Tenab )係基於記憶體裝置200之一模擬而導出之一預定義值。在某些實施例中，t3之定時經選擇以啟用感測放大器240-1以在將充電路徑306及308上之電壓完全充電之前偵測充電路徑306及308上之一電壓差(諸如，舉例而言，10 mV)之一存在。在「t4」處，一旦感測放大器204-1偵測到充電路徑306及308上之電壓差417超過一預定義臨限值，感測放大器204-1便可提供輸出訊號作為一邏輯0 (420-1)或一邏輯1 (420-2)。 在某些替代實施例中，感測放大器204-1可依序比較放電速率及充電速率以便產生用於一PUF簽章之兩個輸出位元。不同於上文所論述之實施例(其中比較兩個毗鄰單元之放電速率或充電速率以產生一PUF簽章之一位元)，此替代實施例可首先比較兩個毗鄰單元之放電/充電速率以產生一PUF簽章之一第一位元，且然後比較彼兩個毗鄰單元之充電/放電速率以產生彼PUF簽章之一第二位元。更具體而言，參考圖3及圖4A，在其中儲存於單元221及231處之資料位元係邏輯0之實例中，PC/DC電路206可首先將BL 222及232預充電以便允許感測放大器204-1比較單元221及231之放電速率(亦即，放電路徑302及304之放電速率)以產生用於一PUF簽章之一第一輸出位元，如上文所闡述。在某些實施例中，隨後，控制邏輯214可致使PC/DC電路206將BL 222及232預放電。如此，兩個充電路徑(例如，306及308)可分別形成於單元221及231中，此允許感測放大器204-1比較單元221及231之充電速率以便產生用於該PUF簽章之一第二位元。 現在參考圖5，圖解說明另一記憶體裝置500之一實施例。記憶體裝置500實質上類似於圖2之記憶體裝置200，惟記憶體裝置500包含能夠提供比記憶體裝置200多之用於一PUF簽章之位元之一不同認證電路504除外，將如下進一步詳細地論述此。進一步地，認證電路504可包含實質上類似於認證電路204之編譯器205之一編譯器505。亦即，編譯器505可進一步處理由認證電路504之感測放大器提供之輸出位元。 在圖5之所圖解說明實施例中，認證電路504包含各自耦合至處於兩個毗鄰行之一對BBL之複數個額外感測放大器(504-1、504-2、504-3…504-4)。更特定而言，在某些實施例中，額外感測放大器(504-1、504-2、504-3…504-4)中之每一者可耦合至處於兩個毗鄰行之兩個BBL，該兩個毗鄰行之BL耦合至感測放大器(204-1、204-2、204-3…204-4)中之一者。舉例而言，如圖5中所圖解說明，感測放大器504-1耦合至處於行A及B之BBL 224及234，行A及B之BL 222及232耦合至感測放大器204-1；感測放大器504-2耦合至處於行C及D之BBL 244及254，行C及D之BL 242及252耦合至感測放大器204-2；感測放大器504-3耦合至處於行E及F之BBL 264及274，行E及F之BL 262及272耦合至感測放大器204-3；且感測放大器504-4耦合至處於行G及H之BBL 284及294，行G及H之BL 282及292耦合至感測放大器204-4。類似於如上文所闡述之感測放大器(204-1、204-2、204-3及204-4)之操作，感測放大器(504-1、504-2、504-3及504-4)各自經組態以比較兩個放電路徑之放電速率(透過所耦合BBL)或兩個所耦合充電路徑之充電速率(透過所耦合BBL)，且基於該比較而產生用於一PUF簽章之一輸出位元。下文將關於圖6進一步論述充電及放電路徑之細節。 圖6根據各種實施例圖解說明展示兩個毗鄰單元221及231以及圖5之認證電路504之其所耦合感測放大器204-1及504-1之細節之一例示性電路。如圖3中所闡述，當儲存於單元221及231中之資料位元係邏輯0 (圖4A)時，將BL 222及232預充電至Vdd以用於讀取資料位元且相應地分別形成放電路徑302及304 (圖6中亦展示)；且當儲存於單元221及231中之資料位元係邏輯1 (圖4B)時，將BL 222及232預放電至接地以用於讀取資料位元且相應地分別形成充電路徑306及308 (圖6中亦展示)。在某些實施例中，當儲存於單元221及231中之資料位元係邏輯0時，除將BL 222及232預充電至Vdd之外，控制邏輯214亦可致使PC/PD電路206將BBL 224及234預放電至接地。上文提及到，互補資料位元分別儲存於節點307及311處。亦即，在此實例中，互補資料位元之邏輯狀態係1。如此，可形成自供應電壓301穿過電晶體M4及M6且至BBL 224之充電路徑602，且可形成自供應電壓301穿過電晶體M14及M16且至BBL 234之充電路徑604。類似於感測放大器204-1之操作，在形成充電路徑602及604之後，感測放大器504-1可在接收一啟用訊號651之後才比較充電路徑602及604之充電速率。基於由感測放大器504-1接收啟用訊號651 (亦即，在Tenab 之後)，感測放大器504-1可開始比較充電路徑602及604之充電速率。進一步地，基於該比較，可產生用於一PUF簽章之一輸出位元505-1，而同時，由感測放大器204-1基於放電路徑302及304之放電速率之比較而產生輸出位元205-1。在某些實施例中，啟用訊號651之Tenab 可實質上類似於或不同於啟用訊號351之Tenab 。 類似地，當儲存於單元221及231中之資料位元係邏輯1時，除將BL 222及232預放電至接地之外，控制邏輯214亦可致使PC/PD電路206將BBL 224及234預充電至Vdd。如此，可形成自BBL 224穿過電晶體M6及M5且至接地之放電路徑606，且可形成自BBL 234穿過電晶體M16及M15且至接地之放電路徑608。然後，感測放大器504-1基於接收啟用訊號651而開始比較放電路徑606及608之放電速率。相應地，可基於放電路徑606及608之放電速率之比較而產生用於一PUF簽章之一輸出位元505-1，而同時，由感測放大器204-1基於充電路徑306及308之充電速率之比較而產生輸出位元205-1。 返回參考圖2及圖5，每當存取(讀取)記憶體單元陣列202時，認證電路204 (圖2)之感測放大器中之每一者耦合至記憶體單元陣列202之兩個毗鄰單元之兩個BL或BBL，使得認證電路204之感測放大器經組態以比較彼兩個毗鄰單元之放電速率或充電速率。如此，對於一N2 位元單元陣列，由認證電路204產生之一PUF簽章可包含N2 個位元。在圖5中，除由認證電路504之感測放大器(204-1、204-2、204-3…204-4)產生之N2 個位元之外，認證電路504亦可使用感測放大器(504-1、504-2、504-3…504-4)產生另外N2 個位元。更具體而言，認證電路504比較兩個毗鄰單元之放電速率及充電速率兩者。如此，認證電路504可產生用於一N2 位元單元陣列之包含N2 個位元之一PUF簽章。 參考圖7，根據各種實施例揭示包括一行解碼器710之一記憶體裝置700。記憶體裝置700實質上類似於記憶體裝置200 (圖2)及500 (圖5)，惟記憶體裝置700之認證電路704包括比認證電路204及504少之感測放大器除外。進一步地，記憶體裝置700包含耦合在記憶體單元陣列202與認證電路704之間的行解碼器710。在某些實施例中，行解碼器710實質上類似於行解碼器110，兩者皆經組態以接收一或多個行位址以便確證對應(若干) BL或BBL。 仍參考圖7，行解碼器710包含開關710-1、710-2、710-3、710-4、710-5、710-6、710-7及一直至710-8，如所圖解說明。儘管圖7中展示僅8個開關，但任一所要數目個開關可放置在開關710-4與710-5之間同時保持在本揭露之範疇內。在圖7之所圖解說明實施例中，認證電路704包含感測放大器704-1及704-2。在某些特定實施例中，認證電路704之每一感測放大器耦合至行解碼器710之至少四個開關，其中該至少四個開關中之每一者耦合至記憶體單元陣列202之一BL (或BBL)。在圖7之所圖解說明實施例中，開關710-1耦合至BL 222；開關710-2耦合至BL 232；開關710-3耦合至BL 242；開關710-4耦合至BL 252；且此四個開關(710-1、710-2、710-3、710-4)耦合至感測放大器704-1。類似地，開關710-5耦合至BL 262；開關710-6耦合至BL 272；開關710-7耦合至BL 282；開關710-8耦合至BL 292；且此四個開關(710-5、710-6、710-7、710-8)耦合至感測放大器704-2。仍在某些實施例中，耦合至認證電路704之感測放大器之四個BL實質上彼此毗鄰，其中不存在放置在四個BL中之任何兩者之間的額外BL，如圖7中所圖解說明。進一步地，認證電路704之感測放大器包含一第一輸入及一第二輸入。該第一輸入耦合至其中無額外BL放置在其之間的四個BL之一第一對，且該第二輸入耦合至其中亦無額外BL放置在其之間的四個BL之另一對。舉例而言，感測放大器704-1包含輸入711及713，其中輸入711分別透過開關710-1及710-2耦合至BL 222及232，且輸入713分別透過開關710-3及710-4耦合至BL 242及252。 認證電路704之感測放大器(704-1、704-2)之操作實質上類似於認證電路204及504之感測放大器。為了致使認證電路704產生用於記憶體單元陣列202之一PUF簽章，該等操作實質上類似於認證電路204 (圖2)之操作，惟記憶體裝置700之控制邏輯214可致使行解碼器710在感測放大器開始比較所耦合單元之放電/充電速率之前確證耦合至認證電路704之一感測放大器之四個開關當中之兩個開關(每一對一個開關)除外。舉例而言，控制邏輯214可確證開關710-1及710-3，此允許感測放大器704-1比較處於行A及C之單元之放電/充電速率。換言之，亦確證耦合至經確證開關之行。相應地，認證電路704之感測放大器可比較各自位於經確證行處之兩個單元之放電/充電速率。基於該比較，可由認證電路704之感測放大器產生用於一PUF簽章之一輸出位元。 圖8根據各種實施例圖解說明產生用於圖2之SRAM單元陣列之一物理不可複製功能(PUF)簽章之一方法800之一例示性流程圖。在各種實施例中，由圖2至圖4B中所圖解說明之各別組件執行方法800之操作。出於論述目的，將連同圖2至圖4B闡述方法800之以下實施例。方法800之所圖解說明實施例僅僅係一實例使得各種操作中之任一者可被省略、重新排序及/或添加同時保持在本揭露之範疇內。 方法800在操作802處開始，其中將一資料位元(一邏輯1或0)寫入至記憶體單元陣列202之單元(例如，221、231、241、251、261、271、281、291、229、239、249、259、269、279、289及一直至299)中之每一者。在某些實施例中，控制邏輯214可致使I/O電路212將一邏輯1或0寫入至記憶體單元陣列202之所有單元。基於寫入至該等單元之資料位元之邏輯狀態(亦即，一邏輯1或0)，方法800繼續至操作804，其中PC/PD電路206將記憶體單元陣列202之BL及BBL預充電至Vdd，或將記憶體單元陣列202之BL及BBL預放電至接地。在某些實施例中，若寫入至所有單元之邏輯狀態係一邏輯0，則控制邏輯214可致使PC/PD電路206將BL及BBL預充電至Vdd；若寫入至所有單元之邏輯狀態係一邏輯1，則控制邏輯214可致使PC/PD電路206將BL及BBL預放電至接地。 仍參考圖8，方法800繼續至操作806，其中列解碼器208基於一所接收列位址而確證記憶體單元陣列之一WL。在某些實施例中，可由控制邏輯214提供此一列位址。如上文所闡述，每一列位址對應於記憶體單元陣列之一列，且每一列具有一對應WL。在一實例中，確證列「a」。方法800然後繼續進行至操作808，其中I/O電路212開始讀取寫入(儲存)於處於經確證列之單元中之資料位元。繼續以上實例，I/O電路212之感測放大器212-1及212-2可分別讀取儲存於處於經確證列a之其所耦合單元(其係單元221及231)處之資料位元。 當由I/O電路212之感測放大器讀取資料位元時，方法800繼續至810，其中認證電路204之感測放大器(例如，204-1、204-2、204-3、204-4)開始比較經確證列/WL中之兩個單元之讀取速度(亦即，放電速率或充電速率)。在同一實例中，此兩個單元(例如，221及231)透過其各別BL (例如，222及232)或BBL耦合至認證電路204之感測放大器204-1，如圖2中所圖解說明。如上文所闡述，若寫入至單元之資料位元之邏輯狀態係一邏輯0，則將BL及BBL預充電至Vdd。相應地，認證電路204之感測放大器(例如，204-1)可比較彼兩個實質上毗鄰單元(例如，221及231)之放電速率。另一方面，若寫入至單元之資料位元之邏輯狀態係一邏輯0，則將BL及BBL預放電至接地。如此，認證電路204之感測放大器(例如，204-1)可比較彼兩個實質上毗鄰單元(例如，221及231)之充電速率。 仍參考圖8，方法800繼續至操作812，其中認證電路204之感測放大器基於放電或充電速率之比較而產生用於一PUF簽章之一輸出位元。在某些實施例中，認證電路204之感測放大器(例如，204-1、204-2、204-3、204-4)中之每一者可基於其所耦合單元上之放電或充電速率之各別比較而同時產生用於PUF簽章之一輸出位元。如此，針對一列/WL經確證，可產生用於PUF簽章之第一複數個輸出位元。在某些實施例中，方法800可再次繼續進行至操作806，其中確證一或多個其他WL。在上文所闡述之類似操作(自操作806至操作812)之後，可由認證電路204之感測放大器透過比較其所耦合單元之放電及/或充電速率而產生用於PUF簽章之一或多個複數個輸出位元。 圖9根據各種實施例圖解說明產生用於圖5之SRAM單元陣列之一物理不可複製功能(PUF)簽章之一方法之另一例示性流程圖。在各種實施例中，由圖5至圖6中所闡述之各別組件執行方法900之操作。出於論述目的，將連同圖5至圖6闡述方法900之以下實施例。方法900之所圖解說明實施例僅僅係一實例使得各種操作中之任一者可被省略、重新排序及/或添加同時保持在本揭露之範疇內。 方法900在操作902處開始，其中將係一邏輯1或0之一資料位元寫入至記憶體單元陣列202之單元(例如，221、231、241、251、261、271、281、291、229、239、249、259、269、279、289及一直至299)中之每一者。在某些實施例中，控制邏輯214可致使I/O電路212將一邏輯1或0寫入至記憶體單元陣列202之所有單元。如上文所闡述，舉例而言，當將一資料位元(例如，一邏輯0)寫入至一單元(例如，221)時，一個節點(例如，305)經組態以儲存資料位元且另一節點(例如，307)經組態以儲存互補資料位元。 基於寫入至單元之資料位元之邏輯狀態(亦即，一邏輯1或0)，方法900繼續至操作904，其中PC/PD電路206將記憶體單元陣列202之BL或BBL預充電至Vdd，且將記憶體單元陣列202之BBL或BL預放電至接地。亦即，若將BL預放電，則將BBL預充電，且反之亦然。在一實例中，如上文連同圖6所闡述，若寫入至所有單元(包含單元221及231)之邏輯狀態係一邏輯0，則單元221及231各自之節點305及309處於邏輯狀態0；且單元221及231各自之節點307及311處於互補邏輯狀態1。如此，控制邏輯214可致使PC/PD電路206將BL 222及232預充電至Vdd，且將BBL 224及234預放電至接地。另一方面，若寫入至所有單元之邏輯狀態係一邏輯1，則控制邏輯214可致使PC/PD電路206將BL 222及232預放電至接地，且將BBL 224及234預充電至Vdd。 仍參考圖9，方法900繼續至操作906，其中列解碼器208基於一所接收列位址而確證記憶體單元陣列之一WL。在某些實施例中，可由控制邏輯214提供此一列位址。如上文所闡述，每一列位址對應於記憶體單元陣列之一列，且每一列具有一對應WL。在一實例中，確證列「a」。方法900然後繼續進行至操作908，其中I/O電路212開始讀取寫入(儲存)於處於經確證列之單元中之資料位元。繼續以上實例，I/O電路212之感測放大器212-1及212-2可分別讀取儲存於處於經確證列a之其所耦合單元(其係單元221及231)處之資料位元。 當由I/O電路212之感測放大器讀取資料位元時，方法900繼續至910，其中認證電路504之感測放大器(例如，204-1、204-2、204-4、204-4、504-1、504-2、504-3、504-4)中之至少兩者開始比較處於彼經確證列/WL之兩個實質上毗鄰單元之讀取速度(亦即，放電速率及充電速率)。更具體而言，耦合至實質上毗鄰單元之各別BL之感測放大器中之一者開始比較實質上毗鄰單元之放電速率或充電速率，且耦合至實質上毗鄰單元之各別BBL之感測放大器中之一者開始比較實質上毗鄰單元之充電速率或放電速率(與先前互補)。在同一實例中，此兩個實質上毗鄰單元221及231透過其各別BL 222及232耦合至認證電路204之感測放大器204-1，且透過其各別BBL 224及234耦合至認證電路504之感測放大器504-1，如圖5中所圖解說明。如上文所闡述且繼續使用該實例(如現在參考圖6)，若寫入至單元之資料位元之邏輯狀態係一邏輯0，則將BL 222及232預充電至Vdd，且將BBL 224及234預放電至接地。相應地，認證電路504之感測放大器204-1可透過BL 222及232比較單元221及231之放電速率，且認證電路504之感測放大器504-1可透過BBL 224及234比較單元221及231之充電速率。另一方面，若寫入至單元之資料位元之邏輯狀態係一邏輯1，則將BL 222及232預放電至接地，且將BBL 224及234預充電至Vdd。相應地，認證電路504之感測放大器204-1可透過BL 222及232比較單元221及231之充電速率，且認證電路504之感測放大器504-1可透過BBL 224及234比較單元221及231之放電速率。 仍參考圖9，方法900繼續至操作912，其中認證電路504之感測放大器基於放電或充電速率之比較而產生用於一PUF簽章之一輸出位元。由於在圖5及圖6之實施例中，每兩個實質上毗鄰單元耦合至認證電路504之兩個感測放大器，如上文所闡述，因此認證電路504之感測放大器可能夠在比較此兩個實質上毗鄰單元之放電速率及充電速率時/之後產生用於一PUF簽章之兩個輸出位元。在某些實施例中，認證電路504之感測放大器中之每一者可基於其所耦合單元上之放電或充電速率之各別比較而同時產生用於PUF簽章之一輸出位元。如此，針對一列/WL經確證，可產生用於PUF簽章之第一複數個輸出位元。在某些實施例中，方法900可進行至操作906，其中確證一或多個其他WL。在上文所闡述之類似操作(自操作906至912)之後，可由認證電路504之感測放大器透過比較其所耦合單元之放電及充電速率而產生用於PUF簽章之一或多個複數個輸出位元。 圖10根據各種實施例圖解說明產生用於圖7之SRAM單元陣列之一物理不可複製功能(PUF)簽章之一方法之又一例示性流程圖。在各種實施例中，由圖7中所闡述之對應組件執行方法1000之操作。出於論述目的，將連同圖7闡述方法1000之以下實施例。方法1000之所圖解說明實施例僅僅係一實例使得各種操作中之任一者可被省略、重新排序及/或添加同時保持在本揭露之範疇內。 在某些實施例中，方法1000實質上類似於方法800，惟在認證電路704之一感測放大器比較放電/充電速率之前行解碼器710可確證用於認證電路704之感測放大器之四個BL或BBL當中之兩者(透過選擇性地接通所耦合開關) (此對應於圖10之操作1010)除外。亦即，圖10之操作1002、1004、1006及1008分別實質上類似於操作802、804、806及808。因此，為了簡明，方法1000之以下論述將自操作1010聚焦至操作1014。 當由I/O電路212之感測放大器讀取資料位元(圖10之操作1008)時，在步驟1010處，行解碼器710確證用於認證電路704之一感測放大器之四個BL或BBL當中之兩者。如圖7之實施例中所圖解說明，每一BL透過行解碼器710之一開關耦合至認證電路704之一感測放大器，且感測放大器之兩個輸入中之每一者透過其分別耦合之開關耦合至兩個實質上毗鄰BL。亦即，認證電路704之每一感測放大器透過一對應開關耦合至四個BL (或BBL)。在某些實施例中，行解碼器710可透過選擇性地接通對應開關確證用於認證電路704之一感測放大器的彼此間隔開之兩個BL (其中恰好一個BL放置在其之間)。相應地，經確證BL耦合至認證電路704之感測放大器。舉例而言，在圖7中，行解碼器710可接通用於感測放大器704-1之開關710-1及710-3使得BL 222及242 (經確證)耦合至感測放大器704-1，且接通用於感測放大器704-2之開關710-5及710-7使得BL 262及282 (經確證)耦合至感測放大器704-2。 仍參考圖10，方法繼續至操作1012，其中認證電路704之感測放大器開始比較放置在彼經確證列/WL及經確證行處之兩個單元之讀取速度(亦即，放電速率或充電速率)。繼續使用以上實例，此兩個單元221及241透過其各別BL 222及242或BBL耦合至認證電路704之感測放大器704-1，如圖7中所圖解說明。如上文所闡述，若寫入至單元之資料位元之邏輯狀態係一邏輯0，則將BL及BBL預充電至Vdd。相應地，感測放大器704-1可比較彼兩個單元221及241之放電速率。另一方面，若寫入至單元之資料位元之邏輯狀態係一邏輯0，則將BL及BBL預放電至接地。如此，感測放大器704-1可比較彼兩個單元221及241之充電速率。 仍參考圖10，方法1000繼續至操作1014，其中認證電路704之感測放大器基於放電或充電速率之比較而產生用於一PUF簽章之一輸出位元。在某些實施例中，認證電路704之感測放大器(例如，704-1、704-2)中之每一者可基於其所耦合單元上之放電或充電速率之各別比較而同時產生用於PUF簽章之一輸出位元。如此，針對一列/WL經確證，可產生用於PUF簽章之第一複數個輸出位元。在某些實施例中，方法1000可進行至操作1006，其中確證一或多個其他WL。在上文所闡述之類似操作(自操作806/1006至1014)之後，可由認證電路704之感測放大器透過比較其所耦合單元之放電或充電速率而產生用於PUF簽章之一或多個複數個輸出位元。 如上文所提及，記憶體單元陣列102/202可實施為除SRAM陣列以外之各種記憶體陣列中之任一者。圖11A係圖解說明記憶體陣列102之部分及認證電路104之部分之一例示性電路圖，其中記憶體陣列102實施為一邏輯NMOS陣列1102。圖12A係圖解說明記憶體陣列102之部分及認證電路104之部分之另一例示性電路圖，其中記憶體陣列102實施為一邏輯PMOS陣列1202。圖13A係圖解說明記憶體陣列102之部分及認證電路104之部分之一例示性電路圖，其中記憶體陣列102實施為一混合邏輯NMOS及PMOS陣列。下文將分別進一步詳細地論述此三個例示性實施方案之細節。 首先參考圖11A，類似於SRAM陣列202，圖11A之邏輯NMOS陣列1102包含配置成一行-列組態之複數個邏輯NMOS電晶體1106、1108、1110、1112、1114及1116作為單元位元，惟邏輯NMOS陣列1102進一步包含各自耦合至一BL之複數個預充電電晶體1102及1104除外。為了簡明，圖11A中展示僅兩個行(在本文中為「第一行」及「第二行」)及三個列(在本文中為「第一列」、「第二列」及「第三列」)。應注意，任一所要數目個行及列可包含於邏輯NMOS陣列1102中同時保持在本揭露之範疇內。 相應地，每一行包含耦合至放置在其中之邏輯NMOS電晶體之一BL，且每一列包含耦合至放置在其中之邏輯NMOS電晶體之一WL。如所展示，第一行包含沿著第一行放置且耦合至BL 1101之邏輯NMOS電晶體1106、1110、1114等；第二行包含沿著第二行放置且耦合至BL 1103之邏輯NMOS電晶體1108、1112、1116等；第一列包含沿著第一列放置且耦合至WL 1105之邏輯NMOS電晶體1106、1108等；第二列包含沿著第二列放置且耦合至WL 1107之邏輯NMOS電晶體1110、1112等；第三列包含沿著第三列放置且耦合至WL 1109之邏輯NMOS電晶體1114、1116等。在某些實施例中，邏輯NMOS電晶體中之每一者在其汲極端處耦合至各別BL且在其源極端處耦合至一電壓位準1141 (例如，接地)。進一步地，每一WL經組態以將一確證訊號(例如，1113、1115等)提供至所耦合邏輯NMOS電晶體之閘極以便接通一或多個各別邏輯NMOS電晶體。舉例而言，由WL 1105提供之確證訊號1113可用於接通邏輯NMOS電晶體1106及1108；由WL 1107提供之確證訊號1115可用於接通邏輯NMOS電晶體1110及1112。 關於預充電電晶體1102及1104，在圖11之所圖解說明實施例中，該等預充電電晶體中之每一者可實施為一PMOS電晶體。此一預充電電晶體耦合至一BL，且經組態以接收一預充電控制訊號(例如，1111)以便致使其自身經接通。耦合至邏輯NMOS陣列1102之認證電路104 (在圖11A中稱為「1140」)實質上類似於上文所闡述之實施例(如包含複數個感測放大器)，其中每一感測放大器(例如，1100)耦合至兩個毗鄰BL (例如，1101及1103)。在某些實施例中，認證電路1140之感測放大器(例如，1100)中之每一者可包含一電壓模式感測放大器(例如，圖2之204-1、204-2、204-3及204-4及圖5之504-1、504-2、504-3及504-4)。在某些其他實施例中，感測放大器可包含一電流模式感測放大器。下文所論述之邏輯NMOS陣列1102及對應認證電路1140之操作將針對於將感測放大器1100實施為一電壓模式感測放大器。 在某些實施例中，邏輯NMOS陣列1102及感測放大器1100之操作實質上類似於上文關於圖4A所論述之操作。類似地，為使感測放大器1100基於放電速率之差而產生一輸出位元1119，在某些實施例中，首先將BL 1101及1103預充電至Vdd。然後，順序地選擇複數個列使得允許認證電路1140之每一感測放大器比較存在於各別BL上之放電速率。 舉例而言，在時間「t1」處藉由將確證訊號1113確證為高而選擇第一列。如此，接通邏輯NMOS電晶體(例如，1106、1108等)。在某些實施例中，同時在時間t1處將預充電控制訊號1111確證為高，此相應地關斷預充電電晶體1102及1104。因此，分別形成自BL 1101穿過邏輯NMOS電晶體1106至接地之放電路徑1126及自BL 1103穿過邏輯NMOS電晶體1108至接地之放電路徑1128，且如此，存在於BL 1101及1103上之電壓位準開始隨各別放電速率下降，如圖11B中所展示。一旦BL 1101及1103上之電壓位準之間的差超過一預定義臨限值(ΔV)，便在時間「t2」處將啟用訊號1117觸發為高。相應地，由感測放大器1100產生一第一輸出位元1119以用於產生一PUF簽章。隨後，在時間「t3」處藉由將確證訊號1115確證為高而選擇第二列，且在上文所闡述之操作之後，在時間「t4」處，由感測放大器1100產生一第二輸出位元1119以用於產生另一PUF簽章。 圖12A之邏輯PMOS陣列1202實質上類似於圖11A之邏輯NMOS陣列1102，惟邏輯PMOS陣列1202之單元位元中之每一者包含一邏輯PMOS電晶體(例如，1206、1208、1210、1212、1214及1216等)且邏輯PMOS陣列1202之預放電電晶體(例如，1202、1204等)各自包含一NMOS電晶體除外。更具體而言，邏輯PMOS電晶體1206、1210及1214沿著陣列1202之一第一行放置且各自在各別汲極處耦合至第一行之BL 1201；邏輯PMOS電晶體1208、1212及1216沿著陣列1202之一第二行放置且各自在各別汲極處耦合至第二行之BL 1203。進一步地，陣列1202之邏輯PMOS電晶體中之每一者在其各別源極處耦合至一電壓位準1241 (例如，Vdd)。類似於陣列1102，在陣列1202中，第一列包含沿著第一列放置且耦合至WL 1205之邏輯PMOS電晶體1206、1208等；第二列包含沿著第二列放置且耦合至WL 1207之邏輯PMOS電晶體1210、1212等；第三列包含沿著第三列放置且耦合至WL 1209之邏輯PMOS電晶體1214、1216等。每一WL經組態以將一確證訊號(例如，1213、1215等)提供至所耦合邏輯PMOS電晶體之閘極以便接通一或多個各別邏輯PMOS電晶體。舉例而言，由WL 1205提供之確證訊號1213可用於接通邏輯PMOS電晶體1206及1208；由WL 1207提供之確證訊號1215可用於接通邏輯PMOS電晶體1210及1212。仍類似地，預放電電晶體1202及1204同時由一預放電控制訊號1211控制。此預放電控制訊號1211可用於關斷預放電電晶體1202及1204以便提供一或多個充電路徑，下文將關於邏輯PMOS陣列1202 (圖12B)之操作進一步詳細地論述此。認證電路1240之感測放大器1200實質上類似於感測放大器1100，且因此省略對感測放大器1200之論述。 在某些實施例中，邏輯PMOS陣列1202及感測放大器1200之操作實質上類似於上文關於圖4B所論述之操作。類似地，為使感測放大器1200基於充電速率之差而產生一輸出位元1219，在某些實施例中，首先將BL 1201及1203預放電至接地。然後順序地選擇複數個列使得允許認證電路1240之每一感測放大器比較存在於各別BL上之放電速率。 舉例而言，在時間「t1」處藉由將確證訊號1213確證為低而選擇第一列。如此，接通邏輯PMOS電晶體(例如，1206、1208、等)。在某些實施例中，同時在時間t1處，將預放電控制訊號1211確證為低，此相應地關斷預放電電晶體1202及1204。因此，分別形成自Vdd穿過邏輯PMOS電晶體1206至BL 1201之充電路徑1226及自Vdd穿過邏輯PMOS電晶體1208至BL 1203之充電路徑1228，且如此，存在於BL 1201及1203上之電壓位準開始隨各別充電速率增加，如圖12B中所展示。一旦BL 1201及1203上之電壓位準之間的差超過一預定義臨限值(ΔV)，便在時間「t2」處將啟用訊號1217觸發為高。相應地，由感測放大器1200產生一第一輸出位元1219以用於產生一PUF簽章。隨後，在時間「t3」藉由將確證訊號1215確證為低而選擇第二列，且在上文所闡述之操作之後，在時間「t4」處，由感測放大器1200產生一第二輸出位元1219以用於產生另一PUF簽章。 現在參考圖13A，混合邏輯PMOS及NMOS陣列(在下文為「混合陣列」) 1302實質上類似於圖11A之邏輯NMOS陣列1102及圖12A之邏輯PMOS陣列，惟針對混合陣列1302之每一行，邏輯PMOS電晶體及邏輯NMOS電晶體交替地放置在其中且耦合至一各別BL除外。如所展示，沿著混合陣列1302之第一行之BL 1301，邏輯PMOS電晶體1306、邏輯NMOS電晶體1310、邏輯PMOS電晶體1314及邏輯NMOS電晶體1318沿著第一行交替地放置且耦合至BL 1301；沿著混合陣列1302之第二行之BL 1303，邏輯PMOS電晶體1308、邏輯NMOS電晶體1312、邏輯PMOS電晶體1316及邏輯NMOS電晶體1320沿著第二行交替地放置且耦合至BL 1303。如此，沿著第一列，邏輯PMOS電晶體1306及1308放置於其中且耦合至列之WL 1305；沿著第二列，邏輯NMOS電晶體1310及1312放置於其中且耦合至列之WL 1307；沿著第三列，邏輯PMOS電晶體1314及1316放置於其中且耦合至列之WL 1309；沿著第四列，邏輯NMOS電晶體1318及1320放置於其中且耦合至列之WL 1311。進一步地，混合陣列1302之邏輯PMOS電晶體中之每一者在其各別源極處耦合至一電壓位準1341 (例如，Vdd)且在其各別汲極處耦合至一BL；混合陣列1302之邏輯NMOS電晶體中之每一者在其各別汲極處耦合至一BL且在其各別源極處耦合至一電壓位準1343 (例如，接地)。 不同於圖11A之陣列1102及圖12A之陣列1202，如圖13A中所展示之混合陣列1302不包含預充電及預放電電晶體。認證電路1340之感測放大器1300實質上類似於感測放大器1100/1200，且因此省略對感測放大器1300之論述。 在某些實施例中，混合陣列1302及所耦合感測放大器1300 (認證電路1340)之操作實質上類似於上文所闡述之操作(例如，關於圖4A、圖4B、圖11B及圖12B之操作)。因此，關於圖13B簡略地闡述混合陣列1302及所耦合感測放大器1300 (認證電路1340)之操作。如所展示，將確證訊號1311確證為低以便接通沿著第一列之邏輯PMOS電晶體(1306、1308等)。類似於上文所闡述之「充電路徑」，在某些實施例中，為了比較兩個充電路徑之間的一差，將BL 1301及1303預放電至接地。相應地，一旦接通邏輯PMOS電晶體1306及1308 (其中關斷沿著其他列之電晶體)，便分別形成自Vdd穿過邏輯PMOS電晶體1306至BL 1301之充電路徑1326及自Vdd穿過邏輯PMOS電晶體1308至BL 1303之充電路徑1328。因此，存在於BL 1301及1303上之電壓位準開始隨各別充電速率增加，如圖13B中所展示。一旦BL 1301及1303上之電壓位準之間的差超過一預定義臨限值(ΔV)，便將啟用訊號1317觸發為高。相應地，由感測放大器1300產生一第一輸出位元1319以用於產生一PUF簽章。隨後，將確證訊號1313確證為高以便接通沿著第二列之邏輯NMOS電晶體(1310、1312等)。類似於上文所闡述之「放電路徑」，在某些實施例中，為了比較兩個放電路徑之間的一差，將BL 1301及1303預充電至Vdd。相應地，一旦接通邏輯NMOS電晶體1310及1312 (其中關斷沿著其他列之電晶體)，便分別形成自BL 1301穿過邏輯NMOS電晶體1310至接地之放電路徑1346及自BL 1303穿過邏輯NMOS電晶體1312至接地之放電路徑1348，且如此，存在於BL 1301及1303上之電壓位準開始隨各別放電速率下降，如圖13B中所展示。一旦BL 1301及1303上之電壓位準之間的差超過預定義臨限值(ΔV)，便再次將啟用訊號1317觸發為高。相應地，由感測放大器1300產生一第二輸出位元1119以用於產生一PUF簽章。 在一實施例中，揭示一種記憶體裝置。該記憶體裝置包含：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器。該PUF產生器進一步包含耦合至該複數個記憶體單元之一第一感測放大器，其中當存取該複數個記憶體單元時，該第一感測放大器經組態以比較該複數個記憶體單元中之第一記憶體單元及第二記憶體單元之存取速度，且基於該比較而提供一第一輸出訊號以用於產生一第一PUF簽章。 在另一實施例中，一種記憶體裝置包含：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器。該PUF產生器進一步包含：一第一感測放大器，其耦合至該複數個記憶體單元中之第一記憶體單元及第二記憶體單元；及一第二感測放大器，其亦耦合至該複數個記憶體單元中之該第一記憶體單元及該第二記憶體單元。當存取該複數個記憶體單元時，該第一感測放大器經組態以比較該第一記憶體單元及該第二記憶體單元之一第一存取速度，該第二感測放大器經組態以比較該第一記憶體單元及該第二記憶體單元之一第二存取速度，且基於對該第一存取速度及該第二存取速度之該等比較，該第一感測放大器及該第二感測放大器各自經組態以提供一第一輸出訊號及一第二輸出訊號以用於產生一PUF簽章。 又在另一實施例中，一種記憶體裝置包含：一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及一物理不可複製功能(PUF)產生器，其耦合至該複數個記憶體單元。該PUF產生器進一步包含：一第一感測放大器；及一行解碼器，其耦合在該複數個記憶體單元與該第一感測放大器之間、包括至少四個開關，其中該等開關中之每一者耦合至該記憶體單元陣列之四個行中之一者，其中當存取該複數個記憶體單元時，該行解碼器經組態以確證該四個開關中之兩個開關以便允許該第一感測放大器比較透過該等經確證開關耦合至該第一感測放大器的該複數個記憶體單元中之第一記憶體單元及第二記憶體單元之存取速度，且基於該比較而提供一輸出訊號以用於產生一PUF簽章。 前文概括數個實施例之特徵使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為用於設計或修改其他程序及結構以用於實施相同目的及/或達成本文中介紹之實施例之相同優點的一基礎。熟習此項技術者亦應認識到，此等等效構造不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及變更。
100‧‧‧記憶體裝置
102‧‧‧記憶體單元陣列/組件/記憶體陣列
104‧‧‧認證電路/組件/嵌入認證電路
105‧‧‧編譯器
106‧‧‧預充電/預放電電路/組件
108‧‧‧列解碼器/組件
110‧‧‧行解碼器/組件
112‧‧‧輸入/輸出電路/組件
114‧‧‧控制邏輯/組件
116‧‧‧嵌入電壓控制器/電壓控制器/組件
200‧‧‧記憶體裝置
202‧‧‧記憶體單元陣列/靜態隨機存取記憶體記憶體單元陣列/靜態隨機存取記憶體單元陣列/單元陣列/靜態隨機存取記憶體陣列
204‧‧‧認證電路
204-1‧‧‧感測放大器/電壓模式感測放大器
204-2‧‧‧感測放大器/電壓模式感測放大器
204-3‧‧‧感測放大器/電壓模式感測放大器
204-4‧‧‧感測放大器/電壓模式感測放大器
205‧‧‧編譯器
205-1‧‧‧輸出訊號/位元/輸出位元
205-2‧‧‧位元/輸出位元
206‧‧‧充電/放電電路
208‧‧‧列解碼器
212‧‧‧輸入/輸出電路
212-1‧‧‧感測放大器
212-2‧‧‧感測放大器
212-3‧‧‧感測放大器
212-4‧‧‧感測放大器
212-5‧‧‧感測放大器
212-6‧‧‧感測放大器
212-7‧‧‧感測放大器
212-8‧‧‧感測放大器
214‧‧‧控制邏輯
216‧‧‧電壓控制器
220‧‧‧字線
221‧‧‧存取單元/單元
222‧‧‧位元線
222-1‧‧‧訊號/輸入訊號
224‧‧‧位元條線
229‧‧‧靜態隨機存取記憶體記憶體單元/單元
231‧‧‧靜態隨機存取記憶體記憶體單元/單元
232‧‧‧位元線
232-1‧‧‧訊號/輸入訊號
234‧‧‧位元條線
239‧‧‧靜態隨機存取記憶體記憶體單元/單元
240‧‧‧字線
241‧‧‧靜態隨機存取記憶體記憶體單元/單元
242‧‧‧位元線
244‧‧‧位元條線
249‧‧‧靜態隨機存取記憶體記憶體單元/單元
251‧‧‧靜態隨機存取記憶體記憶體單元/單元
252‧‧‧位元線
254‧‧‧位元條線
259‧‧‧靜態隨機存取記憶體記憶體單元/單元
261‧‧‧靜態隨機存取記憶體記憶體單元/單元
262‧‧‧位元線
264‧‧‧位元條線
269‧‧‧靜態隨機存取記憶體記憶體單元/單元
271‧‧‧靜態隨機存取記憶體記憶體單元/單元
272‧‧‧位元線
274‧‧‧位元條線
279‧‧‧靜態隨機存取記憶體記憶體單元/單元
281‧‧‧靜態隨機存取記憶體記憶體單元/單元
282‧‧‧位元線
284‧‧‧位元條線
289‧‧‧靜態隨機存取記憶體記憶體單元/單元
291‧‧‧靜態隨機存取記憶體記憶體單元/單元
292‧‧‧位元線
294‧‧‧位元條線
299‧‧‧靜態隨機存取記憶體記憶體單元/單元
301‧‧‧電壓參考/第一電壓參考/供應電壓
302‧‧‧第一節點/節點/放電路徑
303‧‧‧第二電壓參考
304‧‧‧第二節點/節點/放電路徑
305‧‧‧節點
306‧‧‧第一節點/節點/充電路徑
307‧‧‧節點
308‧‧‧第二節點/節點/充電路徑
309‧‧‧節點
311‧‧‧節點
351‧‧‧啟用訊號
402‧‧‧波形
404‧‧‧波形
406‧‧‧波形
407‧‧‧電壓差
408‧‧‧波形
410‧‧‧波形
410-1‧‧‧邏輯0
410-2‧‧‧邏輯1
412‧‧‧波形
414‧‧‧波形
416‧‧‧波形
417‧‧‧電壓差
418‧‧‧波形
420‧‧‧波形
420-1‧‧‧邏輯0
420-2‧‧‧邏輯1
500‧‧‧記憶體裝置
504‧‧‧認證電路
504-1‧‧‧感測放大器/電壓模式感測放大器
504-2‧‧‧感測放大器/電壓模式感測放大器
504-3‧‧‧感測放大器/電壓模式感測放大器
504-4‧‧‧感測放大器/電壓模式感測放大器
505‧‧‧編譯器
505-1‧‧‧輸出位元
602‧‧‧充電路徑
604‧‧‧充電路徑
606‧‧‧放電路徑
608‧‧‧放電路徑
651‧‧‧啟用訊號
700‧‧‧記憶體裝置
704‧‧‧認證電路
704-1‧‧‧感測放大器
704-2‧‧‧感測放大器
710‧‧‧行解碼器
710-1‧‧‧開關
710-2‧‧‧開關
710-3‧‧‧開關
710-4‧‧‧開關
710-5‧‧‧開關
710-6‧‧‧開關
710-7‧‧‧開關
710-8‧‧‧開關
711‧‧‧輸入
713‧‧‧輸入
1100‧‧‧感測放大器
1101‧‧‧位元線
1102‧‧‧邏輯n型金屬氧化物半導體陣列/陣列/預充電電晶體
1103‧‧‧位元線
1104‧‧‧預充電電晶體
1105‧‧‧字線
1106‧‧‧邏輯n型金屬氧化物半導體電晶體
1107‧‧‧字線
1108‧‧‧邏輯n型金屬氧化物半導體電晶體
1109‧‧‧字線
1110‧‧‧邏輯n型金屬氧化物半導體電晶體
1111‧‧‧預充電控制訊號
1112‧‧‧邏輯n型金屬氧化物半導體電晶體
1113‧‧‧確證訊號
1114‧‧‧邏輯n型金屬氧化物半導體電晶體
1115‧‧‧確證訊號
1116‧‧‧邏輯n型金屬氧化物半導體電晶體
1117‧‧‧啟用訊號
1119‧‧‧輸出位元/第一輸出位元/第二輸出位元
1140‧‧‧認證電路
1141‧‧‧電壓位準
1200‧‧‧感測放大器
1201‧‧‧位元線
1202‧‧‧陣列/邏輯p型金屬氧化物半導體陣列/陣列/預放電電晶體
1203‧‧‧位元線
1204‧‧‧預放電電晶體
1205‧‧‧字線
1206‧‧‧邏輯p型金屬氧化物半導體電晶體
1207‧‧‧字線
1208‧‧‧邏輯p型金屬氧化物半導體電晶體
1209‧‧‧字線
1210‧‧‧邏輯p型金屬氧化物半導體電晶體
1211‧‧‧預放電控制訊號
1212‧‧‧邏輯p型金屬氧化物半導體電晶體
1213‧‧‧確證訊號
1214‧‧‧邏輯p型金屬氧化物半導體電晶體
1215‧‧‧確證訊號
1216‧‧‧邏輯p型金屬氧化物半導體電晶體
1217‧‧‧啟用訊號
1219‧‧‧輸出位元/第一輸出位元/第二輸出位元
1226‧‧‧充電路徑
1241‧‧‧電壓位準
1300‧‧‧感測放大器
1301‧‧‧位元線
1302‧‧‧混合邏輯p型金屬氧化物半導體及n型金屬氧化物半導體陣列/混合陣列
1303‧‧‧位元線
1305‧‧‧字線
1306‧‧‧邏輯p型金屬氧化物半導體電晶體
1307‧‧‧字線
1308‧‧‧邏輯p型金屬氧化物半導體電晶體
1309‧‧‧字線
1310‧‧‧邏輯n型金屬氧化物半導體電晶體
1311‧‧‧字線/確證訊號
1312‧‧‧邏輯n型金屬氧化物半導體電晶體
1313‧‧‧確證訊號
1314‧‧‧邏輯p型金屬氧化物半導體電晶體
1316‧‧‧邏輯p型金屬氧化物半導體電晶體
1317‧‧‧啟用訊號
1318‧‧‧邏輯n型金屬氧化物半導體電晶體
1319‧‧‧第一輸出位元
1320‧‧‧邏輯n型金屬氧化物半導體電晶體
1326‧‧‧充電路徑
1340‧‧‧認證電路
1341‧‧‧電壓位準
1343‧‧‧電壓位準
1346‧‧‧放電路徑
1348‧‧‧放電路徑
a‧‧‧列
A‧‧‧行
b‧‧‧列
B‧‧‧行
C‧‧‧行
D‧‧‧行
E‧‧‧行
F‧‧‧行
G‧‧‧行
H‧‧‧行
M1‧‧‧電晶體/存取電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體/存取電晶體
M11‧‧‧電晶體/存取電晶體
M12‧‧‧電晶體
M13‧‧‧電晶體
M14‧‧‧電晶體
M15‧‧‧電晶體
M16‧‧‧電晶體/存取電晶體
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
Vdd‧‧‧第一電壓參考/電壓位準
ΔV‧‧‧預定義臨限值
當藉助附圖閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。應注意，各種構件未必按比例繪製。實際上，為了論述清晰，可任意地增加或減小各種構件之尺寸。 圖1根據某些實施例圖解說明包含一認證電路之一記憶體裝置之一例示性方塊圖。 圖2根據某些實施例圖解說明包含一認證電路之一示意圖之圖1中之記憶體裝置之一例示性方塊圖。 圖3根據某些實施例圖解說明圖2之SRAM單元陣列之兩個毗鄰記憶體單元及認證電路之一感測放大器之一例示性電路圖。 圖4A係根據某些實施例圖解說明圖3之記憶體單元及感測放大器之訊號波形之一例示性圖式。 圖4B係根據某些實施例圖解說明圖3之記憶體單元及感測放大器之訊號波形之另一例示性圖式。 圖5根據某些實施例圖解說明包含另一認證電路之一示意圖之圖1中之記憶體裝置之一例示性方塊圖。 圖6根據某些實施例圖解說明圖5之SRAM單元陣列之兩個毗鄰記憶體單元及認證電路之兩個感測放大器之一例示性電路圖。 圖7根據某些實施例圖解說明包含又一認證電路之一示意圖之圖1中之記憶體裝置之一例示性方塊圖。 圖8根據各種實施例圖解說明產生用於圖2之SRAM單元陣列之一物理不可複製功能(PUF)簽章之一方法之一例示性流程圖。 圖9根據各種實施例圖解說明產生用於圖5之SRAM單元陣列之一物理不可複製功能(PUF)簽章之一方法之一例示性流程圖。 圖10根據各種實施例圖解說明產生用於圖7之SRAM單元陣列之一物理不可複製功能(PUF)簽章之一方法之一例示性流程圖。 圖11A根據某些實施例圖解說明一邏輯NMOS陣列之兩個毗鄰位元線及耦合至該邏輯NMOS陣列之一認證電路之一感測放大器之一例示性電路圖。 圖11B係根據某些實施例圖解說明圖11A之邏輯NMOS陣列及感測放大器之訊號波形之一例示性圖式。 圖12A根據某些實施例圖解說明一邏輯PMOS陣列之兩個毗鄰位元線及耦合至該邏輯PMOS陣列之一認證電路之一感測放大器之一例示性電路圖。 圖12B係根據某些實施例圖解說明圖12A之邏輯PMOS陣列及感測放大器之訊號波形之一例示性圖式。 圖13A根據某些實施例圖解說明一混合邏輯PMOS及NMOS陣列之兩個毗鄰位元線及耦合至該混合邏輯PMOS及NMOS陣列之一認證電路之一感測放大器之一例示性電路圖。 圖13B係根據某些實施例圖解說明圖13A之混合邏輯PMOS及NMOS陣列及感測放大器之訊號波形之一例示性圖式。

Claims (1)

  1. 一種記憶體裝置，其包括： 一記憶體單元陣列，其包括複數個記憶體單元，其中該複數個記憶體單元中之每一者經組態以處於一資料狀態中；及 一物理不可複製功能(PUF)產生器，其包括： 一第一感測放大器，其耦合至該複數個記憶體單元，其中當存取該複數個記憶體單元時，該第一感測放大器經組態以比較該複數個記憶體單元中之第一記憶體單元及第二記憶體單元之存取速度，且基於該比較而提供一第一輸出訊號以用於產生一第一PUF簽章。
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