TW201814562A

TW201814562A - 包含修改單元之積體電路及其設計方法

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Publication number: TW201814562A
Application number: TW106114575A
Authority: TW
Inventors: 金珍泰; 都楨湖; 宋泰中; 趙斗熙; 李昇映
Original assignee: 三星電子股份有限公司
Priority date: 2016-10-05
Filing date: 2017-05-03
Publication date: 2018-04-16
Also published as: US10726186B2; TWI763667B; US11188704B2; CN107919354A; CN107919354B; US20200334407A1; US20180096092A1; KR102678555B1; CN117556774A; KR20180037819A

Abstract

一種設計積體電路的方法包括：接收用於定義所述積體電路的輸入資料；從包括多個標準單元的標準單元庫接收資訊；從包括至少一個經修改單元的經修改單元庫接收資訊，所述至少一個經修改單元具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性；以及藉由回應於所述輸入資料、來自所述標準單元庫的所述資訊以及來自所述經修改單元庫的所述資訊執行放置及路由，來產生輸出資料。

Description

包含修改單元之積體電路及其設計方法

本發明大體而言是有關於一種半導體積體電路，且更具體而言是有關於一種包括經修改單元的積體電路及所述積體電路的設計方法。

在積體電路的設計中可使用具有固定功能的標準單元。所述標準單元具有預定架構且被儲存在單元庫中。當設計積體電路時，從單元庫擷取標準單元並將所述標準單元放置到積體電路佈局上的期望位置。接著執行路由來將標準單元相互連接以及將標準單元與其他單元進行連接。

舉例來說，在標準單元之上形成的金屬路由導線（例如水平及/或垂直軌道）可用於在標準單元之間路由信號。可路由性可隨著標準單元的用於輸入信號及輸出信號的針點的數目增加而提高。然而，標準單元的面積會隨著針點的數目增加而增大。

根據本發明概念的示例性實施例，一種設計積體電路的方法包括：接收用於定義所述積體電路的輸入資料；從包括多個標準單元的標準單元庫接收資訊；從包括至少一個經修改單元的經修改單元庫接收資訊，所述至少一個經修改單元具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性；以及藉由回應於所述輸入資料、來自所述標準單元庫的所述資訊以及來自所述經修改單元庫的所述資訊執行放置及路由，來產生輸出資料。

根據本發明概念的示例性實施例，一種積體電路包括：多個標準單元；以及至少一個經修改單元，所述至少一個經修改單元具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性。

根據本發明概念的示例性實施例，一種積體電路包括：多個標準單元；以及至少一個第一經修改標準單元及至少一個第二經修改標準單元，其中所述至少一個第一經修改標準單元及所述至少一個第二經修改標準單元中的每一個具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性，所述至少一個第一經修改標準單元的電源軌條的寬度小於所述對應標準單元的電源軌條的寬度，且所述至少一個第二經修改標準單元包括虛設閘極線。

根據本發明概念的示例性實施例，提供一種積體電路，所述積體電路包括：多個標準單元；以及經修改標準單元，其中所述經修改標準單元包括設置在所述經修改標準單元的第一側處的第一電源軌條，其中所述經修改標準單元的所述第一電源軌條的寬度小於第一標準單元的第一電源軌條的寬度，且所述第一標準單元與所述經修改標準單元具有彼此相同的功能。

以下，將參照附圖更充分地闡述本發明概念的示例性實施例。在圖式中，相同的編號可指代相同的元件，且因此，可不再對重複的說明予以贅述。

圖1是說明根據本發明概念示例性實施例的設計積體電路的方法的流程圖。

參照圖1，可接收用於定義積體電路的輸入資料（S100）。舉例來說，可由多個單元定義積體電路且可使用包括所述多個單元的資訊的單元庫來設計積體電路。在下文中，單元可為標準單元或經修改單元，且單元庫可為標準單元庫或經修改單元庫。

在本發明概念的示例性實施例中，輸入資料可為針對積體電路的行為由抽象形式產生的資料。舉例來說，輸入資料可藉由使用標準單元庫進行合成而在暫存器傳輸級（register transfer level，RTL）中進行定義。舉例來說，輸入資料可為藉由對由例如超高速積體電路（very-high speed integrated circuit，VHSIC）硬體描述語言（VHSIC hardware description language，VHDL）或Verilog等硬體描述語言（hardware description language，HDL）定義的積體電路進行合成而產生的位元流或網表（netlist）。

在本發明概念的示例性實施例中，輸入資料可為用於定義積體電路的佈局的資料。舉例來說，輸入資料可包括用於定義被實作為半導體材料、金屬及絕緣體的結構的幾何資訊。舉例來說，由輸入資料表示的積體電路的層可具有單元以及用於將單元連接到其他單元的導線的佈局。

可提供包括多個標準單元的標準單元庫（S200）。用語“標準單元”可指代積體電路的其中佈局大小滿足預設規則的單元。標準單元可包括輸入針腳及輸出針腳且可對經由輸入針腳接收的信號進行處理以經由輸出針腳輸出信號。舉例來說，標準單元可為例如與（AND）邏輯閘、或（OR）邏輯閘、或非（NOR）邏輯閘或反相器等基本單元、例如或/與/反相器（OR/AND/INVERTER，OAI）或者與/或/反相器（AND/OR/INVERTER，AOI）等複雜單元、以及例如主-從雙穩態正反器或鎖存器等記憶元件。

標準單元庫可包括關於多個標準單元的資訊。舉例來說，標準單元庫可包括標準單元的名稱及功能、以及標準單元的時序資訊、功率資訊、及佈局資訊。標準單元庫可儲存在儲存裝置中，且可藉由對儲存裝置進行存取來提供標準單元庫。

可提供包括至少一個經修改單元的經修改單元庫（S300）。所述經修改單元具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性。在本發明概念的示例性實施例中，可路由性可對應於單元的用於信號輸出及信號輸入的針點的數目。針點可被稱為針腳靶（pin target）或針腳位置。單元的可路由性可隨著針點的數目增加而增大。另外，單元的可路由性也可依賴於除針點的數目之外的各種因素。舉例來說，單元的可路由性還可依賴於輸入針腳及輸出針腳的構型及設置形式。

經修改單元庫可包括關於至少一個經修改單元的資訊。舉例來說，經修改單元庫可包括經修改單元的名稱及功能、以及經修改單元的時序資訊、功率資訊、及佈局資訊。經修改單元庫可儲存在儲存裝置中，且可藉由對儲存裝置進行存取來提供經修改單元庫。

在本發明概念的示例性實施例中，可提供混合單元作為經修改單元以使混合單元的電源軌條的寬度小於對應標準單元的電源軌條的寬度。在本發明概念的示例性實施例中，可提供填充單元作為經修改單元以使填充單元進一步包括在經修改單元的對應標準單元中所不包含的虛設閘極線。

可藉由基於輸入資料、標準單元庫以及經修改單元庫執行放置及路由，來產生輸出資料（S400）。在本發明概念的示例性實施例中，當接收到的輸入資料是例如藉由對積體電路進行合成而產生的位元流或網表等資料時，所述輸出資料可為位元流或網表。在本發明概念的示例性實施例中，當接收到的輸入資料是用於定義積體電路的佈局的資料（例如，具有圖形資料系統II（graphic data system II，GDSII）格式的資料）時，輸出資料的格式也可為用於定義積體電路的佈局的資料。

根據本發明概念的示例性實施例，可藉由使用具有與標準單元相同的功能且與標準單元相比可路由性增大的經修改單元來減小積體電路的佔用面積。

圖2A是說明根據本發明概念示例性實施例的積體電路的設計系統的方塊圖。

參照圖2A，設計系統1000可包括儲存介質1100、設計模組1400及處理器1500。

儲存介質1100可儲存標準單元庫SCLB 1110及經修改單元庫MCLB 1120。標準單元庫1110及經修改單元庫1120可從儲存介質1100被提供至設計模組1400。標準單元庫1110可包括多個標準單元且經修改單元庫1120可包括至少一個經修改單元。

標準單元可為用於設計塊、裝置或晶片的最小單位。經修改單元可具有與對應標準單元相同的功能及比對應標準單元高的可路由性。作為經修改單元的實例，以下將參照圖3至圖7闡述具有寬度比對應標準單元的電源軌條的寬度小的電源軌條的混合單元。作為經修改單元的另一實例，以下將參照圖7至圖20闡述包括虛設閘極線的填充單元。

在本發明概念的示例性實施例中，儲存介質或儲存裝置1100可包括用於向電腦提供命令及/或資料的任意非暫時性電腦可讀儲存介質。舉例來說，非暫時性電腦可讀儲存介質1100可包括：易失性記憶體，例如隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）等；以及非易失性記憶體，例如快閃記憶體、磁阻式隨機存取記憶體（magnetoresistive RAM，MRAM）、相變隨機存取記憶體（phase-change RAM，PRAM）、可變電阻式記憶體（resistive RAM，RRAM）等。非暫時性電腦可讀儲存介質1100可插入至電腦中，可整合在電腦中，或可經由例如網路及/或無線鏈路等通信介質耦接至電腦。

設計模組1400可包括放置模組PLMD 1200及路由模組RTMD 1300。

在本文中，用語“模組”可表示但不限於執行某些任務的軟體及/或硬體元件，例如現場可程式設計閘陣列（field programmable gate array，FPGA）或特定應用積體電路（application specific integrated circuit，ASIC）。模組可被配置成定位在有形可定址儲存介質中且可被配置成在一個或更多個處理器上執行。

放置模組1200可基於用於定義積體電路的輸入資料DI、標準單元庫1110及經修改單元庫1120、使用處理器1500來排列標準單元及/或經修改單元。路由模組1300可針對由放置模組1200提供的單元放置來執行信號路由。如果所述路由不成功，則放置模組1200可修改此前的單元放置且路由模組1300可利用經修改的單元放置來執行信號路由。當所述路由成功完成時，路由模組1300可提供用於定義積體電路的輸出資料DO。

放置模組1200及路由模組1300可由單一集成設計模組1400實作或者可分別由單獨的且不同的模組實作。放置模組1200及/或路由模組1300可在軟體中實作，但本發明概念的示例性實施例並非僅限於此。

在設計模組1400執行計算時，可使用處理器1500。在圖2A中，說明了僅一個處理器1500，但本發明概念的示例性實施例並非僅限於此。舉例來說，在設計系統1000中可包含多個處理器。另外，處理器1500可包括高速緩衝記憶體以增大計算容量。

圖2B是說明根據本發明概念示例性實施例的圖2A所示設計系統的操作的流程圖。

參照圖2A及圖2B，設計模組1400可接收用於定義積體電路的輸入資料DI（S11）。放置模組1200可查閱標準單元庫1110來提取與輸入資料DI對應的標準單元，且可使用所提取標準單元執行單元放置（S12）。路由模組1300可針對所放置單元執行信號路由（S13）。當信號路由不成功（S14：否）時，放置模組1200可使用對應經修改單元替換至少一個標準單元（S15）來修改單元的放置。路由模組1300可再次針對經修改單元放置來執行信號路由（S13）。

由此，用於替換標準單元的經修改單元的數目可逐漸增大直至信號路由成功完成。當信號路由成功完成（S14：是）時，設計模組1400可產生用於定義積體電路的輸出資料DO（S16）。

在本發明概念的示例性實施例中，如參照圖2B所闡述，可使用標準單元執行初始放置及路由，且只有當初始放置及路由失敗時，才可使用經修改單元替換標準單元。在本發明概念的示例性實施例中，可使用標準單元及經修改單元兩者執行初始放置及路由。

在下文中，使用三維空間中的第一方向X、第二方向Y及協力廠商向Z來闡述單元的結構及包括多個單元的積體電路的結構。第一方向X可為列方向，第二方向Y可為行方向，且第三方向Z可為垂直方向。

圖3是說明示例性標準單元的佈局的圖。

參照圖3，標準單元SCL可包括用於電壓供應及信號路由的多條配線，例如，第一配線M11至第八配線M18。配線M11至配線M18可包括設置在標準單元SCL的邊界部分處的第一電源軌條M11及第二電源軌條M12，以用於提供電源電壓及/或接地電壓。第一電源軌條M11及第二電源軌條M12可在第一方向X上延伸且在第二方向Y上相互間隔開。

標準單元SCL可具有預定功能及預定大小，例如單元寬度CW、單元高度CH以及第一電源軌條M11及第二電源軌條M12的寬度W。圖3說明在標準單元SCL之上形成的路由網格或路由道（routing tract），例如第一道M21至第八道M28。儘管圖3說明在第一方向X上延伸且排列在第二方向Y上的列道M21至列道M28，然而還可存在在第二方向Y上延伸且排列在第一方向X上的行道。行道可設置在標準單元SCL之上。在本發明概念的示例性實施例中，可使用兩個配線層來設置列道及行道兩者。

標準單元SCL的配線M11至配線M18與路由道M21至路由道M28的交叉點可對應於用於信號輸出及信號輸入的針點。舉例來說，針點可為標準單元SCL的配線M11至配線M18中的一條經由垂直觸點（例如通孔觸點）電性連接到路由道M21至路由道M28中的一個的位置。可提供多個針點來將多條配線M11至M18電性連接到多個路由道M21至路由道M28。

配線M11至配線M18之間的距離以及針點的位置可因配線M11至配線M18之間的電磁干擾、製造工藝的變化等而受到局限。如圖3所說明，第四配線M14可具有四個針點，第五配線M15可具有三個針點，第六配線M16可具有三個針點，第七配線M17可具有五個針點且第八配線M18可具有三個針點。

圖4A及圖4B是闡述單元的用於信號輸出及信號輸入的針點的圖。

圖4A及圖4B說明多層式配線結構，所述多層式配線結構包括例如下部配線M11及下部配線M12以及上部配線M2aM2b及M2c。如圖4A及圖4B所說明，下部配線M11與下部配線M12可在第二方向Y上彼此平行地延伸，且上部配線M2a、M2b及M2c可在第一方向X上彼此平行地延伸。下部配線M11及下部配線M12可對應於標準單元的上述配線且上部配線M2a、M2b及M2c可對應于上述路由道。

下部配線M11及下部配線M12與上部配線M2a、M2b及M2c的交叉點可為針點P1a、P1b、P1c、P2a、P2b及P2c。圖4B說明示例性信號路由。在兩個針點P1a及P2b處可形成通孔觸點V1a及通孔觸點V1b，以電性連接第一下部配線M11與第一上部配線M2a，且電性連接第二下部配線M12與第二上部配線M2b。

圖5是說明根據本發明概念示例性實施例的混合單元的佈局的圖。

圖5所示混合單元HCL可為與圖3所示標準單元SCL對應的經修改單元。圖5所示混合單元HCL可具有與圖3所示標準單元SCL的佈局相似的佈局，且因此，可不再對重複的說明予以贅述。

參照圖5，混合單元HCL可包括用於電壓供應及信號路由的多條配線，例如，第一配線M11至第八配線M18。配線M11至配線M18可包括設置在混合單元HCL的邊界部分處的第一電源軌條M11及第二電源軌條M12，以用於提供電源電壓及/或接地電壓。第一電源軌條M11及第二電源軌條M12可在第一方向X上延伸且在第二方向Y上相互間隔開。

混合單元HCL可具有與對應標準單元SCL相同的功能。另外，混合單元HCL可具有與對應標準單元SCL相同的大小。換句話說，混合單元HCL的單元寬度CW及單元高度CH可等於標準單元SCL的單元寬度及單元高度。

混合單元HCL的第一電源軌條M11及第二電源軌條M12的寬度Wa可小於標準單元SCL的第一電源軌條及第二電源軌條的寬度W。在本發明概念的示例性實施例中，如圖5所說明，第一電源軌條M11的寬度與第二電源軌條M12的寬度兩者均可相比於圖3所示標準單元SCL減小。在本發明概念的示例性實施例中，第一電源軌條M11的寬度及第二電源軌條M12的寬度中的僅一個可相比於圖3所示標準單元SCL減小。藉由減小電源軌條的寬度，可增大電源軌條M11與電源軌條M12之間的配線M13至配線M18的設計餘裕。

如圖5所說明，第四配線M14可具有四個針點，第五配線M15可具有三個針點，第六配線M16可具有四個針點、第七配線M17可具有六個針點且第八配線M18可具有三個針點。參照圖3及圖5，與標準單元SCL相比，混合單元HCL的第六配線M16及第七配線M17可延長。這可能是由於藉由減小電源軌條寬度來增大設計餘裕而造成的。結果，混合單元HCL可在維持單元的大小的同時具有比標準單元SCL高的可路由性。

傳統上，使用具有相同單元架構的單元來開發積體電路。然而，隨著積體電路的集成度增大，針點或針腳靶可能變得不足。為了減輕針點不足的問題，可增大單元之間的空間餘裕或單元的大小。然而，積體電路的整體佔用面積會增大。根據本發明概念示例性實施例的混合單元可增大針點的數目而不會增大單元的大小。藉由使用針點增加的混合單元，可提高可路由性且可減小積體電路的佔用面積。

圖6是說明根據本發明概念示例性實施例的積體電路的佈局的圖。

參照圖6，積體電路2000可包括多個標準單元及至少一個混合單元。舉例來說，積體電路2000可包括第一標準單元SCL1至第七標準單元SCL7以及第一混合單元HCL1及第二混合單元HCL2。標準單元SCL1至標準單元SCL7以及混合單元HCL1及混合單元HCL2中的全部可具有相同的單元寬度CW及相同的單元高度CH。

如圖6所說明，在列方向上延伸的電源軌條可沿行方向設置在單元邊界部分處。如上所述，混合單元HCL1及混合單元HCL2的電源軌條的寬度Wa可小於標準單元SCL1至標準單元SCL7的電源軌條的寬度W。舉例來說，混合單元的上部電源軌條的寬度小於對應標準單元的上部電源軌條的寬度或者混合單元的下部電源軌條的寬度小於對應標準單元的下部電源軌條的寬度。

圖6說明具有減小的電源軌條寬度的第一混合單元HCL1及第二混合單元HCL2作為實例。在第一混合單元HCL1中，上部電源軌條具有與標準單元的上部電源軌條的寬度相等的寬度W，且下部電源軌條具有減小的寬度Wa。在第二混合單元HCL2中，與標準單元相比，上部電源軌條與下部電源軌條兩者均具有減小的寬度Wa。然而，應理解，在某些混合單元中，上部電源軌條可具有減小的寬度Wa，而下部電源軌條可具有與標準單元的寬度相等的寬度W。

混合單元的上部電源軌條或下部電源軌條可沿單元邊界不對稱地劃分。舉例來說，如圖6所說明，位於第二混合單元HCL2與第六標準單元SCL6之間邊界部分處的電源軌條（換句話說，第二混合單元HCL2的下部電源軌條）的寬度可不沿單元邊界線相等地劃分。換句話說，第二混合單元HCL2的下部電源軌條的寬度Wa可小於第六標準單元SCL6的上部電源軌條的寬度W。因此，由第二混合單元HCL2與第六標準單元SCL6共用的物理電源軌條的實際寬度（例如，W+Wa）如圖6所說明不沿單元邊界線相等地劃分。

由此，根據本發明概念示例性實施例的積體電路及設計積體電路的方法可使用具有與標準單元相同的功能以及與標準單元相比可路由性增大的經修改單元來減小積體電路的佔用面積。

本發明概念的上述實施例對應於與標準單元相比電源軌條的寬度減小的混合單元。在本發明概念的示例性實施例中，可使用與標準單元相比電源軌條寬度增大的混合單元來替換電源軌條寬度減小的混合單元。關於電源集成度來說，電源軌條寬度增大的混合單元可取代其對應的標準單元。

圖7是說明示例性標準單元的佈局的圖，且圖8A、8B及8C是可具有與圖7所示標準單元相同的佈局的標準單元的剖視圖。

圖8A、圖8B及圖8C說明包括鰭式場效電晶體（fin field effect transistor，FinFET）的標準單元SCL的一部分。圖8A是沿線A-A'切割的圖7所示標準單元SCL的剖視圖。圖8B是沿線B-B'切割的圖7所示標準單元SCL的剖視圖。圖8C是沿線C-C'切割的圖7所示標準單元SCL的剖視圖。

參照圖7、圖8A、圖8B及圖8C，標準單元SCL可形成在基底110上，基底110具有在水平方向（換句話說，第一方向X及第二方向Y）上延伸的上表面110A。

在本發明概念的示例性實施例中，基底110可包含例如Si或Ge等半導體或者例如SiGe、SiC、GaAs、InAs、或InP等化合物半導體。在本發明概念的示例性實施例中，基底110可具有絕緣體上矽（silicon on insulator，SOI）結構。基底110可包括導電區域，例如雜質摻雜井或雜質摻雜結構。

標準單元SCL包括第一裝置區域RX1、第二裝置區域RX2、及將第一裝置區域RX1與第二裝置區域RX2隔開的主動切割區域ACR。在第一裝置區域RX1及第二裝置區域RX2中的每一個中，可形成從基底110突出的多個鰭片型主動區域AC。

所述多個主動區域AC在第一方向X上彼此平行地延伸。在基底110上在所述多個主動區域AC之間形成有裝置隔離層112。所述多個主動區域AC以鰭片形式從裝置隔離層112突出。

在基底110上形成有多個閘極絕緣層118以及多條閘極線PC 11、12、13、14、15、及16。閘極線PC 11、12、13、14、15、及16在第二方向Y上橫跨所述多個主動區域AC延伸。所述多個閘極絕緣層118及所述多條閘極線PC 11、12、13、14、15、及16在覆蓋各主動區域AC中的每一個的上表面及兩個側壁以及裝置隔離層112的上表面的同時延伸。沿所述多條閘極線PC 11、12、13、14、15、及16形成有多個金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體。MOS電晶體可具有其中在主動區域AC的上表面及兩個側壁中形成有溝道的三維結構。

閘極絕緣層118可由矽氧化物層、高k介電層、或其組合形成。所述多條閘極線PC 11、12、13、14、15及16在覆蓋各主動區域AC中的每一個的上表面及兩個側表面的同時在閘極絕緣層118上橫跨所述多個主動區域AC而延伸。

閘極線PC 11、12、13、14、15、及16可具有其中依序堆疊有金屬氮化物層、金屬層、導電覆蓋層、以及間隙填充金屬層的結構。金屬氮化物層及金屬層可包含Ti、Ta、W、Ru、Nb、Mo、或Hf。金屬層及金屬氮化物層可例如使用以下方法形成：原子層沉積（atomic layer deposition，ALD）方法、金屬有機原子層沉積方法、或金屬有機化學氣相沉積（metal organic chemical vapor deposition，MOCVD）方法。導電覆蓋層可用作防止金屬層的表面被氧化的保護層。另外，導電覆蓋層可用作有利於在金屬層上沉積另一導電層的粘合層（例如，潤濕層）。導電覆蓋層可由金屬氮化物（例如TiN或TaN或者其組合）形成，但並非僅限於此。間隙填充金屬層可填充主動區域AC之間的空間，且在導電覆蓋層上延伸。間隙填充金屬層可由W（例如，鎢）層形成。間隙填充金屬層可例如使用以下方法形成：原子層沉積方法、化學氣相沉積方法、或物理氣相沉積（physical vapor deposition，PVD）方法。

在主動區域AC上在第一層LY1處形成有多個導電觸點CA及導電觸點CB。所述多個導電觸點CA及導電觸點CB包括連接到主動區域AC的源極/汲極區域116的多個第一觸點CA 21、22、23、24、25、31、32、33、34、及35以及連接到閘極線11、12、13、14、15、及16的多個第二觸點CB 41、42及43。

所述多個導電觸點CA及CB可藉由覆蓋主動區域AC及閘極線GL的第一層間絕緣層132而彼此絕緣。所述多個導電觸點CA及CB具有與第一層間絕緣層132的上表面位於相同階層的上表面。第一層間絕緣層132可由矽氧化物層形成，但並非僅限於此。

在第一層間絕緣層132上形成有第二層間絕緣層134及穿過第二層間絕緣層134的多個下部通孔觸點V0 51、52、53、54、55、56、57、58、59、60、61、及62。第二層間絕緣層134可由矽氧化物層形成，但並非僅限於此。

在第二層間絕緣層134上形成有在高於第一層LY1的第二層LY2處在水平方向上延伸的多條配線M1 71、72、73、74、75、76、77、及78。

配線M1中的每一條可經由所述多個下部通孔觸點V0中的一個下部通孔觸點V0而連接到所述多個導電觸點CA及CB中的一個觸點。所述多個下部通孔觸點V0中的每一個觸點可藉由穿過第二層間絕緣層134而連接到所述多個導電觸點CA及CB中的一個觸點。所述多個下部通孔觸點V0可藉由第二層間絕緣層134而彼此絕緣。

配線71至配線78可包括內部連接配線，所述內部連接配線電性連接標準單元SCL中的多個區域。舉例來說，內部連接配線78可經由下部通孔觸點55及下部通孔觸點58以及第一觸點24及第一觸點33而電性連接第一裝置區域RX1中的主動區域AC與第二裝置區域RX2中的主動區域AC。

第一電源軌條71可連接到第一裝置區域RX1中的主動區域AC，且第二電源軌條72可連接到第二裝置區域RX2中的主動區域AC。第一電源軌條71及第二電源軌條72中的一個可為用於供應電源電壓的配線，且第一電源軌條71及第二電源軌條72中的另一個可為用於供應接地電壓的配線。

第一電源軌條71及第二電源軌條72可在第二層LY2上在第一方向X上彼此平行地延伸。在本發明概念的示例性實施例中，電源軌條71及電源軌條72可與其他配線73至配線78同時形成。配線M1可被形成為穿過第三層間絕緣層136。第三層間絕緣層136可使配線M1彼此絕緣。

標準單元SCL的高度CH可由在第一電源軌條71與第二電源軌條72之間沿第二方向Y的距離定義。另外，標準單元SCL的寬度CW可沿與電源軌條71及電源軌條72平行的第一方向X定義。

配線M可能必須滿足因最小間隔規則造成的限制。舉例來說，配線M可能必須滿足根據以下局限的限制條件：以下將參照圖21A闡述的“尖端到側”局限以及以下將參照圖21B闡述的“轉角圓化”局限。這些局限可限制配線M的大小及設置形式。

下部通孔觸點V0及配線M1可具有由障壁層與配線導電層構成的堆疊結構。障壁層可例如由TiN、TaN或其組合形成。配線導電層可例如由W、Cu、其合金、或其組合形成。可使用化學氣相沉積方法、原子層沉積方法、或電鍍方法來形成配線M1及下部通孔觸點V0。

圖9A及圖9B是說明鰭片式電晶體的實例的圖。

圖9A是具有圖7所示佈局的鰭片式電晶體的實例的透視圖，且圖9B是沿圖9A所示線AA-AA'截取的剖視圖。

參照圖9A及圖9B，鰭片式電晶體可為本體型鰭片式電晶體（bulk-type fin transistor）且可包括基底SUB、第一絕緣層IL1、第二絕緣層IL2、鰭片FN、及導電線CL（在下文中，被稱為閘極電極）。

基底SUB可為半導體基底。舉例來說，半導體基底可包含矽、絕緣體上矽、藍寶石上矽（silicon-on-sapphire）、鍺、或砷化鎵。基底SUB可為P型基底且可用作主動區AR1。鰭片FN可連接到基底SUB。在本發明概念的示例性實施例中，鰭片FN可為從基底SUB垂直突出的n+摻雜型主動區或p+摻雜型主動區。

第一絕緣層IL1及第二絕緣層IL2可包含絕緣材料。舉例來說，絕緣材料可包括氧化物膜、氮化物膜、或氮氧化物膜。第一絕緣層IL1可設置在鰭片FN上。第一絕緣層IL1可設置在鰭片FN與閘極電極CL之間且可用作閘極絕緣膜。第二絕緣層IL2可設置在鰭片FN之間的空間中且具有預定高度。第二絕緣層IL2可設置在鰭片FN之間且可用作元件隔離膜。

閘極電極CL可設置在第一絕緣層IL1及第二絕緣層IL2上。因此，閘極電極CL可具有環繞鰭片FN以及第一絕緣層IL1及第二絕緣層IL2的結構。換句話說，鰭片FN可具有設置在閘極電極CL中的結構。閘極電極CL可包含金屬材料，例如鎢（W）及鉭（Ta）、其氮化物、其矽化物、或經摻雜多晶矽。閘極電極CL可藉由沉積工藝形成。

圖10A及圖10B是說明鰭片式電晶體的實例的圖。

圖10A是具有圖7所示佈局的鰭片式電晶體的實例的透視圖，且圖10B是沿圖10A所示線BB-BB'截取的剖視圖。

參照圖10A及圖10B，鰭片式電晶體可為絕緣體上矽型鰭片式電晶體，且可包括基底SUB'、第一絕緣層IL1'、第二絕緣層IL2'、鰭片FN'、以及導電線CL'（下文中，被稱為閘極電極）。由於圖10A及圖10B所示鰭片式電晶體是圖9A及圖9B所示鰭片式電晶體的修改形式，因此不再對重複的說明予以贅述。

第一絕緣層IL1'可設置在基底SUB'上。第二絕緣層IL2'可設置在鰭片FN'與閘極電極CL'之間且可用作閘極絕緣膜。鰭片FN'可為半導體材料，例如矽或經摻雜矽。

閘極電極CL'可設置在第二絕緣層IL2'上。因此，閘極電極CL'可具有環繞鰭片FN'以及第二絕緣層IL2'的結構。換句話說，鰭片FN'可具有設置在閘極電極CL'中的結構。

圖11是說明圖7所示標準單元的針點的圖。

為方便起見，在圖11中僅說明圖7所示元件中的配線，例如第一配線71至第八配線78。另外，圖11中同時說明了形成在標準單元SCL之上的路由網格或路由道，例如第一道TR1至第五道TR5。儘管圖11說明在第一方向X上延伸且排列在第二方向Y上的列道TR1至列道TR5，然而在標準單元SCL之上也可設置有在第二方向Y上延伸且排列在第一方向X上的行道。在本發明概念的示例性實施例中，可使用兩個配線層來設置列道及行道兩者。

標準單元SCL的配線71至配線78與路由道TR1至路由道TR5的交叉點可對應於用於信號輸出及信號輸入的針點。針點可表示可經由垂直觸點（例如通孔觸點）來將標準單元SCL的配線71至配線78中的一條電性連接到路由道TR1至路由道TR5中的一個的位置。

配線71至配線78之間的距離及針點的位置可因配線71至配線78之間的電磁干擾、製造工藝的變化等而受到局限。如圖11所說明，第四配線74可具有四個針點，第五配線75可具有兩個針點，第六配線76可具有三個針點，第七配線77可具有三個針點且第八配線78可具有五個針點。

在下文中，參照圖12至圖20，闡述根據本發明概念示例性實施例的填充單元作為經修改單元的實例，所述經修改單元具有與標準單元相同的功能且具有比所述標準單元高的可路由性。

圖12是說明根據本發明概念示例性實施例的填充單元的佈局的圖，且圖13A及圖13B是根據本發明概念示例性實施例的可具有與圖12所示填充單元相同的佈局的填充單元的剖視圖。

圖13A是沿線D-D'切割的填充單元PCL1的剖視圖，且圖13B是沿線E-E'切割的填充單元PCL1的剖視圖。圖12、圖13A及圖13B所示填充單元PCL1可為與參照圖7、圖8A、圖8B及圖8C闡述的標準單元SCL對應的經修改單元。填充單元PCL1與圖7所示的標準單元SCL相似，且因此，可不再對重複的說明予以贅述。在圖12、圖13A及圖13B中省略了以上所述的鰭片形狀、閘極絕緣層、層間絕緣層等。

參照圖12、圖13A及圖13B，填充單元PCL1可形成在基底110上，基底110具有在水平方向（換句話說，第一方向X及第二方向Y）上延伸的上表面。

填充單元PCL1包括第一裝置區域PX1、第二裝置區域RX2及將第一裝置區域RX1與第二裝置區域RX2隔開的主動切割區域ACR。

在基底110上形成有多個閘極絕緣層、多條閘極線PC 11、12、13、14、15、及16以及虛設閘極線DPC。閘極線PC 11、12、13、14、15、及16在第二方向Y上橫跨所述多個主動區域AC延伸。藉由添加虛設閘極線DPC，填充單元PCL1的單元寬度CW1可大於對應的標準單元SCL的單元寬度CW。填充單元PCL1的單元高度CH1可等於標準單元SCL的單元高度CH。

所述多個閘極絕緣層及所述多條閘極線PC 11、12、13、14、15、及16在覆蓋各主動區域AC中的每一個的上表面及兩個側壁以及裝置隔離層112的上表面的同時延伸。沿所述多條閘極線PC 11、12、13、14、15、及16形成有多個MOS電晶體。

在基底110上在第一層LY1處形成有多個導電觸點CA及CB。所述多個導電觸點CA及CB包括連接到主動區域AC的源極/汲極區域114及源極/汲極區域115的多個第一觸點CA 21、22、23、24、25、31、32、33、34、35及36以及連接到閘極線PC 11、12、13、14、15、及16以及虛設閘極線DPC的多個第二觸點CB 45及46。

在高於第一層LY1的第二層LY2處形成有在水平方向上延伸的多條配線M1 71、72、73、74、75、76、77、及78。配線M1中的每一條可藉由形成在第一層LY1與第二層LY2之間的多個下部通孔觸點V0 51、52、53、54、55、56、57、58、59、60、61、及62中的一個下部通孔觸點V0連接到所述多個導電觸點CA及導電觸點CB中的一個觸點。所述多個下部通孔觸點V0中的每一個觸點可藉由穿過層間絕緣層而連接到所述多個導電觸點CA及導電觸點CB中的一個觸點。

配線71至配線78可包括內部連接配線，所述內部連接配線電性連接填充單元PCL1中的多個區域。舉例來說，內部連接配線78可藉由下部通孔觸點55及下部通孔觸點58以及第一觸點24及第一觸點33來電性連接第一裝置區域RX1中的主動區域AC與第二裝置區域RX2中的主動區域AC。如圖12所說明，內部連接配線78可包括平行配線區段，所述平行配線區段沿與虛設閘極線DPC平行的第二方向Y形成在虛設閘極線DPC上。

如圖13A所說明，虛設閘極線DPC可包括由閘極切割區DCT隔開的第一閘極區段DPC1與第二閘極區段DPC2。第一閘極區段DPC1可藉由第一跳線結構（jumper structure）電性連接到位於第一閘極區段DPC1兩側處的主動區AC，且第二閘極區段DPC2可藉由第二跳線結構電性連接到位於第二閘極區段DPC2兩側處的主動區AC。

第一跳線結構與第二跳線結構可具有實質上相同的形狀。跳線結構可包括第一觸點及第二觸點，所述第一觸點是在位於虛設閘極線DPC的兩側處的主動區AC上形成，所述第二觸點是在虛設閘極線DPC上形成，以電性連接主動區AC與虛設閘極線DPC。圖13B說明第二跳線結構的實例。如圖13B所說明，在跳線結構JMP中，形成在虛設閘極線DPC的第二閘極區段DPC2兩側處的主動區114及主動區115上的第一觸點34及第一觸點35與形成在第二閘極區段DPC2上的第二觸點45例如被不可分離地融合在一起。藉由使用第二跳線結構JMP，虛設閘極線DPC的第二閘極區段DPC2可電性連接到主動區114及主動區115。

圖14是說明根據本發明概念示例性實施例的圖12所示填充單元的針點的圖。

為方便起見，在圖14中僅說明圖12所示元件中的配線，例如第一配線71至第八配線78。另外，圖14中同時說明了形成在填充單元PCL1之上的路由網格或路由道，例如第一道TR1至第五道TR5。

如圖14所說明，第四配線74可具有四個針點，第五配線75可具有兩個針點，第六配線76可具有兩個針點，第七配線77可具有四個針點且第八配線78可具有五個針點。

對圖11與圖14進行比較，藉由使用虛設閘極線DPC及內部連接配線78，填充單元PCL1的針點的數目相比於其對應標準單元SCL可增大。然而，內部連接配線78具有兩個急轉彎部分JG1及JG2，且因此，其他配線的大小及設置形式會受到限制且可路由性會劣化。此處，急轉彎部分是配線中延伸方向在直角發生轉變的部分。

圖15是說明根據本發明概念示例性實施例的填充單元的佈局的圖，且圖16A及圖16B是根據本發明概念示例性實施例的可具有與圖15所示填充單元相同的佈局的填充單元的剖視圖。

圖16A是沿線F-F'切割的填充單元PCL2的剖視圖，且圖16B是沿線G-G'切割的填充單元PCL2的剖視圖。圖15、圖16A及圖16B所示填充單元PCL2可為與參照圖7、圖8A、圖8B及圖8C所闡述的標準單元SCL對應的經修改單元。填充單元PCL2與圖7所示標準單元SCL及圖12所示填充單元PCL1相似，且因此可不再對重複說明予以贅述。在圖15、圖16A及圖16B中省略了以上所述的鰭片形狀、閘極絕緣層、層間絕緣層等。

如上所述，藉由添加虛設閘極線DPC，填充單元PCL2的單元寬度CW2可大於對應的標準單元SCL的單元寬度CW。填充單元PCL2的單元高度CH2可等於標準單元SCL的單元高度CH。

圖12所示填充單元PCL1中的虛設閘極線DPC設置在第四閘極線14與第五閘極線15之間。相比之下，圖15所示填充單元PCL2中的虛設閘極線DPC設置在第三閘極線13與第四閘極線14之間。由此，藉由恰當地確定虛設閘極線DPC的位置，可減少內部連接配線78的急轉彎部分的數目。

如圖16A及圖16B所說明，在虛設閘極線DPC的第二閘極區段DPC2處形成有如上所述的跳線結構JMP，且因此，第二閘極區段DPC2可藉由跳線結構JMP電性連接到位於第二閘極區段DPC2兩側處的主動區114及主動區115。另外，下部通孔觸點58可形成在跳線結構JMP上以電性連接跳線結構JMP與內部連接配線78。結果，主動區114及主動區115可藉由虛設閘極線DPC、跳線結構JMP及下部通孔觸點58電性連接到內部連接配線78。

圖17是說明根據本發明概念示例性實施例的圖15所示填充單元的針點的圖。

為方便起見，在圖17中僅說明圖15所示元件中的配線，例如第一配線71至第八配線78。另外，圖17中同時說明了形成在填充單元PCL2之上的路由網格或路由道，例如第一道TR1至第五道TR5。

如圖17所示，第四配線74可具有四個針點，第五配線75可具有四個針點，第六配線76可具有四個針點，第七配線77可具有四個針點且第八配線78可具有四個針點。

對圖11與圖17進行比較，藉由使用虛設閘極線DPC及內部連接配線78，填充單元PCL2的針點的數目相比於對應的標準單元SCL可增大。另外，對圖14與圖17進行比較，圖17所示填充單元PCL2中的內部連接配線78具有一個急轉彎部分JG3，而圖14所示填充單元PCL1中的內部連接配線78具有兩個急轉彎部分JG1及JG2。因此，內部連接配線78可被實作成具有僅一個急轉彎部分或無急轉彎部分，且因此，可進一步增大針點的數目且可進一步提高可路由性。

圖18是說明根據本發明概念示例性實施例的填充單元的佈局的圖，且圖19A、圖19B、及圖19C是根據本發明概念示例性實施例的可具有與圖18所示填充單元相同的佈局的填充單元的剖視圖。

圖19A是沿線H-H'切割的填充單元PCL3的剖視圖，圖19B是沿線I-I'切割的填充單元PCL3的剖視圖，且圖19C是沿線J-J'切割的填充單元PCL3的剖視圖。圖18、圖19A、圖19B及圖19C所示填充單元PCL3可為與參照圖7、圖8A、圖8B及圖8C闡述的標準單元SCL對應的經修改單元。填充單元PCL3與圖7所示標準單元SCL以及圖12及圖15所示填充單元PCL1及填充單元PCL2相似，且因此，可不再對重複的說明予以贅述。在圖18、圖19A、圖19B及圖19C中省略了以上所述的鰭片形狀、閘極絕緣層、層間絕緣層等。

如上所述，藉由添加虛設閘極線DPC，填充單元PCL3的單元寬度CW3可大於對應的標準單元SCL的單元寬度CW。填充單元PCL3的單元高度CH3可等於標準單元SCL的單元高度CH。

將圖15與圖18進行比較，圖18所示填充單元PCL3中的裝置區域RX1a及裝置區域RX2a的寬度短於圖15所示填充單元PCL2中的裝置區域RX1及RX2的寬度，而圖18所示填充單元PCL3中的主動切割區ACRa的寬度長於圖15所示填充單元PCL2中的主動切割區ACR的寬度。因此，在圖18所示裝置區域RX1a及裝置區域RX2a中形成的鰭片的數目可小於圖15所示鰭片數目。如上所述，鰭片在第一方向X上延伸且排列在第二方向Y上。舉例來說，在圖15所示裝置區域RX1及裝置區域RX2中的每一個中沿第二方向Y可形成有三個或四個鰭片，而在圖18所示裝置區域RX1a及裝置區域RX2a中的每一個中沿第二方向Y可形成有兩個鰭片。

如圖19A及圖19B所說明，在虛設閘極線DPC的第二閘極區段DPC2處形成有如上所述的跳線結構JMP1，且因此，第二閘極區段DPC2可藉由跳線結構JMP電性連接到第二閘極區段DPC2兩側處的主動區114及主動區115。另外，附加觸點47可形成在第二閘極區段DPC2上且與跳線結構JMP1間隔開，且在附加觸點47上可形成有通孔觸點58以電性連接附加觸點47與內部連接配線78的平行配線區段。由此，觸點45及觸點47可形成在第二閘極區段DPC2的相應部分上，以有利於主動區114及主動區115與內部連接配線78之間的電性連接。例如，在裝置區域RX1a及裝置區域RX2a的寬度相對短時，可利用使用觸點45及觸點47進行的電性連接。

如圖19A及圖19C所說明，在虛設閘極線DPC的第一閘極區段DPC1處形成有如上所述包括第一觸點23及第一觸點24以及第二觸點46的跳線結構JMP2，且因此，第一閘極區段DPC1可藉由跳線結構JMP2電性連接到第一閘極區段DPC1兩側處的主動區116及主動區117。另外，下部通孔觸點53可形成在跳線結構JMP2上以電性連接跳線結構JMP2與配線73。這樣一來，主動區116及主動區117可藉由第一閘極區段DPC1、跳線結構JMP2及下部通孔觸點53電性連接到配線73。

根據本發明概念的示例性實施例，填充單元中的配線中的至少一條可為針腳配線。所述針腳配線是一種包括與由不同蝕刻遮罩形成的兩個部分重疊的一部分STC的配線。舉例來說，如圖19A所說明，內部連接配線78可為包括重疊部分STC的針腳配線。將參照圖22A、圖22B及圖22C進一步闡述針腳配線。

圖20是說明根據本發明概念示例性實施例的圖18所示填充單元的針點的圖。

為方便起見，在圖20中僅說明圖18所示元件中的配線，例如第一配線71至第八配線78。另外，圖20中同時說明了形成在填充單元PCL3之上的路由網格或路由道，例如第一道TR1至第五道TR5。

如圖20所說明，第四配線74可具有四個針點，第五配線75可具有四個針點，第六配線76可具有四個針點，第七配線77可具有四個針點且第八配線78可具有五個針點。圖20所示填充單元PCL3中的內部連接配線78可為針腳配線。在此種情形中，圖20所示填充單元PCL3中的內部連接配線78可具有比圖17所示填充單元PCL2中的內部連接配線78多的針點，且因此，填充單元PCL3可具有更高的可路由性。

已參照圖7至圖20闡述了標準單元及與標準單元對應的填充單元。與對應的標準單元相比，填充單元的大小可因虛設閘極線而增大。然而，由於內部連接配線、跳線結構、急轉彎部分的減少、及在每一個閘極區段的相應部分上形成的觸點，填充單元的可路由性可增大。因此，即使填充單元的大小可大於對應的標準單元，使用填充單元的積體電路的總體大小仍可因填充單元的可路由性增大而減小。

在圖20中表示出配線71至配線78中的某些配線之間的距離D1及D2。在下文中，參照圖21A及圖22B闡述各配線之間的距離D1及D2的局限。

圖21A是用於闡述尖端到側局限的圖，且圖21B是用於闡述轉角圓化局限的圖。

圖21A是用於闡述與圖20中所說明的配線之間的最小距離D1相關聯的尖端到側局限的圖。用語“尖端到側”可代表配線的尖端與另一配線的側邊緣之間的最短距離。

當使用單個光遮罩形成兩條相鄰的配線73及74且這兩條相鄰的配線73及74被設置成彼此正交交叉時，如果在這兩條相鄰的配線73與74之間未根據尖端到側最小間距規則維持最短距離D1，則可能發生尖端到側違規。舉例來說，如圖21A所說明，當發生尖端到側違規時，在配線（上部配線）的側邊緣處可形成漣波。所述漣波可造成配線寬度的大的偏差。另外，如果形成上述漣波，則在具有漣波的配線與利用另一光遮罩在與所述具有漣波的配線相同的水平高度處形成的不同顏色的另一條配線之間無法確保最小絕緣距離。

圖21B是用於闡述與圖20所說明的各配線之間的最小距離D2相關聯的轉角圓化局限的圖。如果在配線78的急轉彎部分中發生轉角圓化，則圓化的轉角的內圓周部分及外圓周部分中的每一者的曲率半徑不與配線的節距成比例增減。舉例來說，這種情形即使在配線節距減小時仍可發生。因此，隨著配線節距因多重圖案化技術的發展而逐漸減小，圓化轉角的曲率半徑的影響及重要性進一步提高。舉例來說，在微影-蝕刻-微影-蝕刻-微影-蝕刻（litho-etch-litho-etch-litho-etch，LELELE）操作（其是一種包括三次曝光操作的三重圖案化操作）中，在與配線76位於同一水平高度的配線78的急轉彎部分或彎曲部分附近，為了維持與不同顏色的配線76的最小絕緣距離D2，會考慮在配線78的急轉彎部分中可能發生的轉角圓化。所述不同顏色的配線76是使用例如另一光遮罩形成。

圖22A、圖22B及圖22C是用於闡述根據本發明概念示例性實施例的針腳配線的圖。

圖22A說明使用第一蝕刻遮罩MSK1形成的配線71、配線78a及配線72，且圖22B說明使用不同顏色的第二蝕刻遮罩MSK1形成的配線73及78b。由於處理規模的局限，可使用不同顏色的蝕刻遮罩MSK1與蝕刻遮罩MSK2。

圖22C說明針腳配線78，針腳配線78包括與由第一蝕刻遮罩MSK1形成的部分78a及由第二蝕刻遮罩MSK2形成的部分78b重疊的部分STC。藉由將經修改單元中的配線中的至少一條配線實作為針腳配線，可增大經修改單元的針點的數目且可進一步提高經修改單元的可路由性。

圖23及圖24是用於闡述根據本發明概念示例性實施例的填充單元的圖。

圖23說明圖19C所示跳線結構JMP2的修改形式。圖23所示剖視圖與圖19C所示剖視圖相似，且因此，不再對重複的說明予以贅述。

如參照圖19C所闡述，在虛設閘極線DPC的第一閘極區段DPC1處形成有跳線結構JMP2，且因此，第一閘極區段DPC1可藉由跳線結構JMP2電性連接到第一閘極區段DPC1兩側處的主動區116及主動區117。另外，下部通孔觸點53可形成在跳線結構JMP2上以電性連接跳線結構JMP2與配線73。

在圖23所示實施例中，省略了圖19C所示第二觸點46，以將虛設閘極線DPC的第一閘極區段DPC1與主動區116及主動區117電性分離。在第一觸點23及第一觸點24上形成有下部通孔觸點65及下部通孔觸點66，以將主動區116及主動區117電性連接到配線73。

參照圖24，在基底110上可形成有多條虛設閘極線DPCa及虛設閘極線DPCb。虛設閘極線DPCa及虛設閘極線DPCb可在第二方向Y上延伸且排列在第一方向X上。如上所述，虛設閘極線DPCa及虛設閘極線DPCb中的每一個可包括由閘極切割區DCT分離開的兩個閘極區段。儘管圖24繪示排列在第一方向X上的兩條虛設閘極線，然而在第一方向X上可依序排列有三條或更多條虛設閘極線。

在第一層LY1處可形成有多個導電觸點，包括連接到主動區SDa、SDb及SDc的第一觸點CAa、CAb及CAc以及連接到虛設閘極線DPCa及虛設閘極線DPCb的第二觸點CBa及CBb。

圖24說明雙重跳線結構DJMP。在雙重跳線結構DJMP中，形成在主動區SDa、SDb及SDc上的第一觸點CAa、CAb及CAc與形成在虛設閘極線DPCa及DPCb上的第二觸點CBa及CBb例如被不可分離地融合在一起。藉由使用雙重跳線結構DJMP，虛設閘極線DPCa及虛設閘極線DPCb可電性連接到主動區SDa、SDb及SDc。

在高於第一層LY1的第二層LY2處形成的配線M1a可藉由在第一層LY1與第二層LY2之間形成的下部通孔觸點Va電性連接到雙重跳線結構DJMP。藉由使用雙重跳線結構DJMP，聯合主動區的面積可增大。

儘管圖24繪示下部通孔觸點Va及配線M1a形成在雙重跳線結構DJMP的中心部分處，然而下部通孔觸點Va及配線M1a的位置並非僅限於此。

圖25是說明根據本發明概念示例性實施例的積體電路的佈局的圖。

參照圖25，積體電路3000可包括多個功能塊，例如第一功能塊3100、第二功能塊3200及第三功能塊3300。

第一功能塊3100可包括標準單元SCL及與標準單元SCL對應的混合單元HCL。如上所述，混合單元HCL是經修改單元中的一個，其使得混合單元HCL的電源軌條的寬度小於對應的標準單元SCL的電源軌條的寬度。

第二功能塊3200可包括標準單元SCL及與標準單元SCL對應的填充單元PCL。如上所述，填充單元PCL是經修改單元中的一個，其使得填充單元PCL與對應的標準單元SCL相比進一步包括虛設閘極線。

第三功能塊3300可包括標準單元SCL、混合單元HCL及填充單元PCL。混合單元HCL及填充單元PCL可對應於同一標準單元SCL或不同的標準單元。

儘管圖25說明功能塊3100、功能塊3200、及功能塊3300中的每一個包括一個標準單元，然而功能塊3100、功能塊3200、及功能塊3300中的每一個可包括多個標準單元。所述多個標準單元可為相同的類型或不同的類型。可根據功能塊3100、功能塊3200、及功能塊3300的構型來不同地確定經修改單元HCL及經修改單元PCL的數目。

可根據功能塊3100、功能塊3200、及功能塊3300的特性來選擇性地使用混合單元HCL及/或填充單元PCL。舉例來說，如果需要與標準單元SCL具有相同大小的經修改單元，則可使用混合單元HCL，或者如果經修改單元的大小受到較小的局限，則可使用填充單元PCL。如上所述，混合單元HCL及填充單元PCL具有與對應的標準單元SCL相同的功能且具有比標準單元SCL高的可路由性。藉由使用混合單元HCL及/或填充單元PCL，可方便地執行積體電路的設計且可減少積體電路的佔用面積。

圖26是說明根據本發明概念示例性實施例的移動裝置的方塊圖。

參照圖26，移動裝置4000可包括應用處理器4100、通信模組4200、顯示/觸摸模組4300、儲存裝置4400、及緩衝隨機存取記憶體（buffer RAM）4500。

應用處理器4100控制移動裝置4000的操作。通信模組4200可與外部裝置執行無線通訊或有線通信。顯示/觸摸模組4300可藉由觸摸面板顯示經應用處理器4100處理的資料及/或接收資料。儲存裝置4400可儲存使用者資料。儲存裝置4400可為嵌入式多媒體卡（embedded multimedia card，eMMC）、固態硬碟（solid state drive，SSD）、通用快閃記憶體儲存（universal flash storage，UFS）裝置等。儲存裝置4400可包括斷電保護電路及電容器模組，以對移動裝置4000的電源及性能執行有效的管理。緩衝隨機存取記憶體4500暫時地儲存用於處理移動裝置4000的操作的資料。舉例來說，緩衝隨機存取記憶體4500可為雙倍資料率（double data rate，DDR）同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）、低功率雙倍資料率（low power DDR，LPDDR）同步動態隨機存取記憶體、圖形雙倍資料率（graphics DDR，GDDR）同步動態隨機存取記憶體、藍巴斯動態隨機存取記憶體（Rambus DRAM，RDRAM）等。

如上所述，根據本發明概念示例性實施例的積體電路及設計積體電路的方法可藉由使用具有與標準單元相同的功能且具有比標準單元提高的可路由性的經修改單元來減小積體電路的佔用面積。

本文所述示例性實施例可應用於任意裝置及系統。舉例來說，本文所提供的示例性實施例可應用於例如以下系統：行動電話、智慧手機、個人數位助理（personal digital assistant，PDA）、可擕式多媒體播放機（portable multimedia player，PMP）、數位照相機、攝錄影機、個人電腦（personal computer，PC）、伺服器電腦、工作站、膝上型電腦、數位電視（digital television，TV）、機上盒、可擕式遊戲機、導航系統等。

儘管已參照本發明概念的示例性實施例具體顯示並闡述了本發明概念，然而對所屬領域中的普通技術人員將顯而易見的是，在不背離以上權利要求所界定的本發明概念的精神及範圍的條件下可對本文作出形式及細節上的各種改變。

11、12、16‧‧‧閘極線PC/閘極線

13‧‧‧閘極線PC/閘極線/第三閘極線

14‧‧‧閘極線PC/閘極線/第四閘極線

15‧‧‧閘極線PC/閘極線/第五閘極線

21、22、25、31、32、36‧‧‧第一觸點CA

23、24、33、34、35‧‧‧第一觸點CA/第一觸點

41、42、43‧‧‧第二觸點CB

45‧‧‧第二觸點CB第二觸點/觸點

46‧‧‧第二觸點CB/第二觸點

47‧‧‧附加觸點/觸點

51、52、54、56、57、59、60、61、62‧‧‧下部通孔觸點V0

53、55‧‧‧下部通孔觸點V0/下部通孔觸點

58‧‧‧下部通孔觸點V0/下部通孔觸點/通孔觸點

65、66‧‧‧下部通孔觸點

71‧‧‧第一電源軌條/電源軌條/配線M1/第一配線/配線

72‧‧‧第二電源軌條/電源軌條/配線M1/第二配線/配線

73‧‧‧配線M1/配線/第三配線

74‧‧‧配線M1/配線/第四配線

75‧‧‧配線M1/第五配線

76‧‧‧配線M1/配線/第六配線

77‧‧‧配線M1/第七配線

78‧‧‧配線M1/配線/第八配線/內部連接配線/針腳配線

78a、78b‧‧‧配線/部分

110‧‧‧基底

110A‧‧‧上表面

112‧‧‧裝置隔離層

114、115、116‧‧‧源極/汲極區域/主動區

117‧‧‧主動區

118‧‧‧閘極絕緣層

132‧‧‧第一層間絕緣層

134‧‧‧第二層間絕緣層

136‧‧‧第三層間絕緣層

1000‧‧‧設計系統

1100‧‧‧儲存介質/非暫時性電腦可讀儲存介質/儲存裝置

1110‧‧‧標準單元庫/標準單元庫SCLB

1120‧‧‧經修改單元庫/經修改單元庫MCLB

1200‧‧‧放置模組/放置模組PLMD

1300‧‧‧路由模組/路由模組RTMD

1400‧‧‧設計模組/單一集成設計模組

1500‧‧‧處理器

2000、3000‧‧‧積體電路

3100‧‧‧第一功能塊/功能塊

3200‧‧‧第二功能塊/功能塊

3300‧‧‧第三功能塊/功能塊

4000‧‧‧移動裝置

4100‧‧‧應用處理器

4200‧‧‧通信模組

4300‧‧‧顯示/觸摸模組

4400‧‧‧儲存裝置

4500‧‧‧緩衝隨機存取記憶體

A-A'、AA-AA'、B-B'、BB-BB'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H'、I-I'、J-J'‧‧‧線

AC‧‧‧鰭片型主動區域/主動區域/主動區

ACR‧‧‧主動切割區域/主動切割區

ACRa‧‧‧主動切割區

C‧‧‧單元寬度

CA‧‧‧導電觸點/第一觸點

CAa、CAb、CAc‧‧‧第一觸點

CB‧‧‧導電觸點/第二觸點

CBa、CBb‧‧‧第二觸點

CH‧‧‧單元高度/高度

CH1、CH2、CH3‧‧‧單元高度

CL、CL'‧‧‧導電線/閘極電極

CW‧‧‧單元寬度/寬度

CW1、CW2、CW3‧‧‧單元寬度

D1‧‧‧距離/最小距離/最短距離

D2‧‧‧距離/最小距離/最小絕緣距離

DI‧‧‧輸入資料

DO‧‧‧輸出資料

DCT‧‧‧閘極切割區

DPC、DPCa、DPCb‧‧‧虛設閘極線

DPC1‧‧‧第一閘極區段

DPC2‧‧‧第二閘極區段

DJMP‧‧‧雙重跳線結構

FN、FN'‧‧‧鰭片

HCL‧‧‧混合單元/經修改單元

HCL1‧‧‧第一混合單元/混合單元

HCL2‧‧‧第二混合單元/混合單元

IL1、IL1'‧‧‧第一絕緣層

IL2、IL2'‧‧‧第二絕緣層

JMP‧‧‧跳線結構/第二跳線結構

JMP1、JMP2‧‧‧跳線結構

JG1、JG2、JG3‧‧‧急轉彎部分

LY1‧‧‧第一層

LY2‧‧‧第二層

M1、M1a、M13‧‧‧配線

M2a‧‧‧上部配線/第一上部配線

M2b‧‧‧上部配線/第二上部配線

M2c‧‧‧上部配線

M11‧‧‧第一配線/配線/第一電源軌條/電源軌條/下部配線/第一下部配線

M12‧‧‧第二電源軌條/電源軌條/下部配線/第二下部配線

M14‧‧‧第四配線

M15‧‧‧第五配線

M16‧‧‧第六配線

M17‧‧‧第七配線/配線

M18‧‧‧第八配線/配線

M21‧‧‧第一道/路由道/列道

MSK1‧‧‧第一蝕刻遮罩/蝕刻遮罩

MSK2‧‧‧第二蝕刻遮罩/蝕刻遮罩

P1a、P1b、P1c、P2a、P2b、P2c‧‧‧針點

PC‧‧‧閘極線

PCL1、PCL2、PCL3‧‧‧填充單元

RX1‧‧‧第一裝置區域/裝置區域

RX1a‧‧‧裝置區域

RX2‧‧‧第二裝置區域/裝置區域

RX2a‧‧‧裝置區域

S11、S12、S13、S14、S15、S16、S100、S200、S300、S400‧‧‧操作

SCL‧‧‧標準單元

SCL1‧‧‧標準單元/第一標準單元

SCL2‧‧‧標準單元/第二標準單元

SCL3‧‧‧標準單元/第三標準單元

SCL4‧‧‧標準單元/第四標準單元

SCL5‧‧‧標準單元/第五標準單元

SCL6‧‧‧標準單元/第六標準單元

SCL7‧‧‧標準單元/第七標準單元

SDa、SDb、SDc‧‧‧主動區

STC‧‧‧部分/重疊部分

SUB、SUB'‧‧‧基底

TR1‧‧‧第一道/列道/路由道

TR2‧‧‧第二道

TR3‧‧‧第三道

TR4‧‧‧第四道

TR5‧‧‧第五道/列道/路由道

V0、Va‧‧‧下部通孔觸點

V1a、V1b‧‧‧通孔觸點

W、Wa‧‧‧寬度

X‧‧‧第一方向

Y‧‧‧第二方向

Z‧‧‧第三方向

藉由參照附圖詳細闡述本發明概念的示例性實施例，將更清楚地理解本發明概念的以上及其他特徵。

圖3是說明示例性標準單元的佈局的圖。

圖7是說明示例性標準單元的佈局的圖。

圖8A、8B及8C是可具有與圖7所示標準單元相同的佈局的標準單元的剖視圖。

圖9A及圖9B是說明鰭片式電晶體的實例的圖。

圖10A及圖10B是說明鰭片式電晶體的實例的圖。

圖11是說明圖7所示標準單元的針點的圖。

圖12是說明根據本發明概念示例性實施例的填充單元的佈局的圖。

圖13A及圖13B是根據本發明概念示例性實施例的可具有與圖12所示填充單元相同的佈局的填充單元的剖視圖。

圖15是說明根據本發明概念示例性實施例的填充單元的佈局的圖。

圖16A及圖16B是根據本發明概念示例性實施例的可具有與圖15所示填充單元相同的佈局的填充單元的剖視圖。

圖18是說明根據本發明概念示例性實施例的填充單元的佈局的圖。

圖19A、圖19B、及圖19C是根據本發明概念示例性實施例的可具有與圖18所示填充單元相同的佈局的填充單元的剖視圖。

圖21A是用於闡述尖端到側（tip-to-side）局限的圖。

圖21B是用於闡述轉角圓化局限的圖。

圖22A、圖22B及圖22C是用於闡述根據本發明概念示例性實施例的針腳配線（stitch wiring）的圖。

Claims

一種設計積體電路的方法，包括：接收用於定義所述積體電路的輸入資料；從包括多個標準單元的標準單元庫接收資訊；從包括至少一個經修改單元的經修改單元庫接收資訊，所述至少一個經修改單元具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性；以及藉由回應於所述輸入資料、來自所述標準單元庫的所述資訊以及來自所述經修改單元庫的所述資訊執行放置及路由，來產生輸出資料。
如申請專利範圍第1項所述的方法，其中所述至少一個經修改單元的針點的數目大於所述對應標準單元的針點的數目，其中所述針點是用於信號輸入或信號輸出的位置。
如申請專利範圍第1項所述的方法，其中所述至少一個經修改單元的電源軌條的寬度小於所述對應標準單元的電源軌條的寬度。
如申請專利範圍第1項所述的方法，其中所述至少一個經修改單元包括虛設閘極線，且所述對應標準單元不包括虛設閘極線。
如申請專利範圍第1項所述的方法，其中產生所述輸出資料包括：使用所述標準單元來執行所述放置及路由；以及當使用所述標準單元來執行的所述放置及路由失敗時，以所述至少一個經修改單元來替換所述對應標準單元。
一種積體電路，包括：多個標準單元；以及至少一個經修改單元，具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性。
如申請專利範圍第6項所述的積體電路，其中所述至少一個經修改單元的針點的數目大於所述對應標準單元的針點的數目，其中所述針點是用於信號輸入或信號輸出的位置。
如申請專利範圍第6項所述的積體電路，其中所述至少一個經修改單元的電源軌條的寬度小於所述對應標準單元的電源軌條的寬度。
如申請專利範圍第8項所述的積體電路，其中所述至少一個經修改單元的上部電源軌條的寬度小於所述對應標準單元的上部電源軌條的寬度，或者所述至少一個經修改單元的下部電源軌條的寬度小於所述對應標準單元的下部電源軌條的寬度。
如申請專利範圍第8項所述的積體電路，其中所述至少一個經修改單元的大小等於所述對應標準單元的大小。
如申請專利範圍第8項所述的積體電路，其中所述至少一個經修改單元的上部電源軌條或下部電源軌條是沿單元邊界不對稱地劃分。
如申請專利範圍第6項所述的積體電路，其中所述至少一個經修改單元包括虛設閘極線，且所述對應標準單元不包括虛設閘極線。
如申請專利範圍第12項所述的積體電路，其中所述至少一個經修改單元進一步包括：內部連接配線，電性連接到所述虛設閘極線。
如申請專利範圍第13項所述的積體電路，其中所述內部連接配線具有僅一個急轉彎部分，其中急轉彎部分是所述內部連接配線的形成直角的部分。
如申請專利範圍第13項所述的積體電路，其中所述內部連接配線包括與所述虛設閘極線平行地形成在所述虛設閘極線之上且電性連接到所述虛設閘極線的配線區段，其中所述配線區段包括第一部分與第二部分，所述第一部分與所述第二部分相互重疊且使用不同的蝕刻遮罩形成。
如申請專利範圍第12項所述的積體電路，其中所述至少一個經修改單元進一步包括：至少一個跳線結構，所述至少一個跳線結構包括第一觸點及第二觸點，所述第一觸點是在位於所述虛設閘極線的兩側處的主動區上形成，所述第二觸點在所述虛設閘極線上形成以將所述主動區電性連接到所述虛設閘極線。
如申請專利範圍第16項所述的積體電路，其中所述至少一個經修改單元進一步包括：內部連接配線，包括配線區段，所述配線區段是與所述虛設閘極線平行地形成在所述虛設閘極線之上並電性連接到所述虛設閘極線；第三觸點，形成在所述虛設閘極線上且與所述跳線結構間隔開；以及通孔觸點，形成在所述第三觸點上，以將所述第三觸點電性連接到所述配線區段。
如申請專利範圍第12項所述的積體電路，其中所述虛設閘極線包括藉由閘極切割區隔開的第一閘極區段與第二閘極區段。
如申請專利範圍第18項所述的積體電路，其中所述第一閘極區段經由第一跳線結構電性連接到位於所述第一閘極區段的兩側處的主動區，且所述第二閘極區段經由第二跳線結構電性連接到位於所述第二閘極區段的兩側處的主動區。
一種積體電路，包括：多個標準單元；以及至少一個第一經修改標準單元或至少一個第二經修改標準單元，其中所述至少一個第一經修改標準單元及所述至少一個第二經修改標準單元中的每一個具有與所述多個標準單元中的對應標準單元相同的功能且具有比所述對應標準單元高的可路由性，所述至少一個第一經修改標準單元的電源軌條的寬度小於所述對應標準單元的電源軌條的寬度，且所述至少一個第二經修改標準單元包括虛設閘極線。