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TW201814492A - 記憶體系統及處理器系統 - Google Patents

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TW201814492A
TW201814492A TW106107901A TW106107901A TW201814492A TW 201814492 A TW201814492 A TW 201814492A TW 106107901 A TW106107901 A TW 106107901A TW 106107901 A TW106107901 A TW 106107901A TW 201814492 A TW201814492 A TW 201814492A
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data
memory
error
control unit
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TW106107901A
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安部恵子
野口紘希
武田進
野村久美子
藤田忍
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東芝股份有限公司
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Publication date
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Abstract

本發明之實施形態係關於一種記憶體系統及處理器系統。 本發明提供一種使非揮發記憶體之資料保持特性提高之記憶體系統及處理器系統。 本發明之一態樣之記憶體系統具備： 非揮發記憶體，其具有揮發記憶體之記憶體容量以下之記憶體容量，且供儲存於上述揮發記憶體中之資料之至少一部分儲存； 第1控制部，其更新上述揮發記憶體內之資料；及 第2控制部，其於上述第1控制部更新上述揮發記憶體內之資料之第2期間與接下來更新之第3期間之間的第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。

Description

記憶體系統及處理器系統
本發明之實施形態係關於一種記憶體系統及處理器系統。
研究有MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)於非揮發性記憶體中覆寫速度亦為高速，且應用於主記憶體或快取記憶體等工作記憶體。若為將MRAM應用於快取記憶體而使作為MRAM之記憶元件之MTJ元件為能夠高速存取之MTJ元件，則有資料保持特性降低且於高溫狀態等情況下資料滯留時間變短之虞。雖藉由於向MRAM中寫入資料等存取後進行驗證寫入亦能夠維持資料之保持特性，但若存取間隔較資料滯留時間長，則有資料消失之虞。 包含MRAM之非揮發性記憶體為了延長資料之滯留時間，大多會於高電壓且長脈衝之高應力條件下進行寫入。因此，消耗電力增大，對記憶體元件之應力亦變大，故存在耐覆寫性變差之課題。
一態樣之記憶體系統具備： 非揮發記憶體，其具有揮發記憶體之記憶體容量以下之記憶體容量，且供儲存於上述揮發記憶體中之資料之至少一部分儲存； 第1控制部，其更新上述揮發記憶體內之資料；及 第2控制部，其於上述第1控制部更新上述揮發記憶體內之資料之第2期間與接下來更新之第3期間之間的第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。
以下，一面參照圖式一面說明本發明之實施形態。 (第1實施形態) 圖1係表示具備第1實施形態之記憶體系統1之處理器系統2之概略構成之方塊圖。圖1之處理器系統2具備處理器(CPU：Central Processing Unit，中央處理單元)3、及記憶體系統1。處理器3與記憶體系統1經由匯流排4而進行資料、位址及各種控制信號之收發。匯流排4包含收發資料之資料匯流排、收發位址之位址匯流排、及收發各種控制信號之控制信號匯流排等複數種匯流排4。 記憶體系統1具有揮發記憶體5、非揮發記憶體6、第1更新控制部(第1控制部)7、及第2更新控制部(第2控制部)8。 揮發記憶體5可內置於記憶體系統1中，亦可以能夠裝卸地連接於記憶體系統1。揮發記憶體5例如由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)構成。揮發記憶體5為了保持所儲存之資料而必須定期地進行更新。更新係讀出所儲存之資料且進行再寫入。更新例如每數十～數百ms而進行。 非揮發記憶體6之記憶體容量為揮發記憶體5之記憶體容量以下。於非揮發記憶體6中，儲存揮發記憶體5中所儲存之資料之至少一部分。典型而言，將儲存於揮發記憶體5之資料中之基於處理器3之存取頻率較高之資料儲存於非揮發記憶體6中。非揮發記憶體6較理想為例如使用MRAM等能夠高速存取之記憶體。 於非揮發記憶體6之存取性能較揮發記憶體5高之情形時，可將非揮發記憶體6用作存取優先度較揮發記憶體5高之記憶體。例如，考慮使用非揮發記憶體6作為快取記憶體，且使用揮發記憶體5作為存取優先度較非揮發記憶體6低之快取記憶體或主記憶體。該情形時，處理器3較對揮發記憶體5進行存取更早地對非揮發記憶體6進行存取。例如，於處理器3進行資料之寫入之情形時，處理器3較揮發記憶體5更早地對非揮發記憶體6寫入資料。寫入至非揮發記憶體6中之資料於其後亦會被寫入至揮發記憶體5中，但於處理器3對非揮發記憶體6寫入資料時，亦可將藉由直寫(write through)將資料亦寫入至揮發記憶體5作為基本動作。 第1更新控制部7更新揮發記憶體5內之資料。更新係每特定時間對揮發記憶體5內之至少一部分記憶體區域進行。更詳細而言，第1更新控制部7於處理器3未進行對揮發記憶體5之存取之期間內，每特定時間進行。 第2更新控制部8於第1更新控制部7更新揮發記憶體5內之資料之更新期間與下一更新期間之間歇，將自揮發記憶體5讀出之資料覆寫至非揮發記憶體6。 圖2係表示將圖1更具體化之處理器系統2之概略構成之方塊圖。圖2中，表示使用DRAM5作為揮發記憶體5，且使用MRAM6作為非揮發記憶體6之例。圖2之處理器系統2除處理器3(CPU)及匯流排4之外，還具備DRAM5、DRAM控制器11、DRAM-PHY(Physical Layer，實體層)12、MRAM6、MRAM控制器13、MRAM-PHY14、及MRAM更新控制器15。 DRAM控制器11接收來自處理器3之存取要求，控制對DRAM5之存取。DRAM-PHY12係根據所安裝之DRAM5之規格而用以連接DRAM5與DRAM控制器11之介面。DRAM控制器11具有圖1所示之第1更新控制部7之功能。DRAM控制器11具有接收來自MRAM更新控制器15之指令要求且收發資料之功能。 MRAM控制器13接收來自處理器3之存取要求，控制對MRAM6之存取。MRAM-PHY14係根據所安裝之MRAM6之規格而用以連接MRAM6與MRAM控制器13之介面。MRAM控制器13具有接收來自MRAM更新控制器15之指令要求且收發資料之功能。 MRAM更新控制器15具有圖1所示之第2更新控制部8之功能，控制對MRAM6之更新。MRAM更新控制器15具有時序控制部21、及位址對應表22。時序控制部21控制進行MRAM6之更新之時序。位址對應表22係記憶MRAM6內之資料與DRAM5內之資料之關聯資訊之關聯記憶部。位址對應表22例如係使用暫存器或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等構成。又，MRAM更新控制器15具有與DRAM控制器11及MRAM控制器13收發指令及資料之功能。所謂收發指令及資料之功能係指例如具有指令及資料之輸入輸出系統、輸入輸出緩衝區域。 圖3係表示DRAM5與MRAM6之更新時序之圖。DRAM5之更新係於處理器3未進行對DRAM5存取之期間內，每特定時間對DRAM5內之全部或一部分記憶體區域進行。所謂處理器3未進行存取之期間包含處理器3儘管進行通常動作但未進行記憶體存取之期間、與處理器3處於休眠模式之期間。 圖3表示每64 ms進行DRAM5之更新之例。於圖3之例中，將DRAM5之記憶體容量設為1個十億位元組。以128k位元組為單位分為8192次進行更新，若每1次之DRAM5存取需要110 ns，則更新DRAM5內之全部記憶體區域所需之時間為110 ns×8192＝約0.9 ms。因此，若將更新間隔設為64 ms，則64－0.9＝63.1 ms為空檔時間。 因此，MRAM更新控制器15內之時序控制部21利用該空檔時間進行MRAM6之更新。例如，若將來自DRAM5之資料傳輸率設為12.8GB bps，則自DRAM5將1個百萬位元組傳輸至MRAM6需要0.01 ms。向MRAM6中寫入1 M位元組之資料需要5 ns×1 M/256＝0.0195 ms。即便將該等期間加總，亦為0.03 ms以下。如此可知，即便MRAM6與DRAM5之記憶體容量為相同，MRAM6之更新時間亦為DRAM5之1/10以下，因而於DRAM5之更新間隔之餘暇，可充裕地進行MRAM6之更新。 圖4係表示第1實施形態之MRAM6之更新處理順序之流程圖。首先，MRAM更新控制器15判定DRAM5之更新是否已開始(步驟S1)。此處，DRAM控制器11監視對DRAM5發行之指令，若發行更新指令，則偵測已開始DRAM5之更新。更詳細而言，MRAM更新控制器15內之時序控制部21接收到DRAM控制器11之控制信號。若時序控制部21接收到更新指令，則開始步驟S2以後之處理。 於步驟S2中，MRAM更新控制器15參照位址對應表22，將讀出與MRAM6內之資料對應之DRAM5內之資料之請求發送至DRAM控制器11。 其後，待機直至DRAM5之更新結束為止(步驟S3)，若DRAM5之更新結束，則DRAM控制器11根據步驟S2之請求，自DRAM5讀出對應資料，且發送至MRAM更新控制器15(步驟S4)。 MRAM更新控制器15以自DRAM5讀出之資料覆寫MRAM6之對應資料(步驟S5)。藉此，進行MRAM6之更新。於DRAM5之更新中，進行將自DRAM5讀出之資料再寫入之處理，但於本實施形態之MRAM6之更新中，將自DRAM5讀出之資料覆寫至MRAM6之對應資料。其原因在於，認為較MRAM6內之資料，DRAM5內之資料之可靠性更高。藉由使用DRAM5內之資料進行MRAM6之更新，可使MRAM6具有與DRAM5同等之保持特性。 於上述步驟S4中，於DRAM5之更新結束後，自DRAM5讀出所要覆寫之資料。其原因在於，於DRAM5中進行更新時自DRAM5讀出之資料多數情況下並未輸出至DRAM5之外部。若於為了更新而可將自DRAM5讀出之資料輸出至外部之情形時，則亦可使用該資料進行MRAM6之覆寫。 如此，於第1實施形態中，於DRAM5之更新期間與下一更新期間之間歇，為了將自DRAM5讀出之資料覆寫至非揮發記憶體6，可以與DRAM5之更新同等之頻率使用DRAM5內之資料進行MRAM6之更新，可將MRAM6之保持特性保持為與DRAM5同等。 (第2實施形態) 第2實施形態係於MRAM6內之資料中有錯誤之情形時進行MRAM6之更新。 圖5係表示第2實施形態之處理器系統2之概略構成之方塊圖。圖5之處理器系統2與圖2相比，MRAM更新控制器15之內部構成不同，其他構成共通。 圖5之MRAM更新控制器15除具有與圖2相同之時序控制部21與位址對應表22之外，還具有錯誤檢測部23。錯誤檢測部23檢測自DRAM5讀出之資料是否與MRAM6內之對應之資料不同。錯誤檢測部23亦可安裝於MRAM6之內部之讀出電路部分。MRAM更新控制器15僅對由錯誤檢測部23檢測出錯誤之MRAM6內之資料，覆寫自DRAM5讀出之資料。藉此，與覆寫MRAM6內之全部資料之情形相比，可削減對MRAM6之資料之寫入次數。 圖6係表示第2實施形態之MRAM6之更新處理順序之流程圖。圖6之步驟S11～S14與圖4之步驟S1～S4相同。錯誤檢測部23係針對自DRAM5讀出之資料，讀出MRAM6內之對應之資料，且與DRAM資料進行比較，檢測MRAM6內之對應之資料中是否有錯誤(步驟S15)。此處，針對每一作為MRAM6內之資料之讀出單位之列，檢測資料中是否有錯誤。所謂列係包含複數位元之資料。若檢測出有錯誤，則以自DRAM5讀出之資料覆寫MRAM6內之對應之資料(步驟S16)。步驟S15、S16之處理可安裝於MRAM6之內部之讀出及寫入電路部分，或亦可安裝於MRAM控制器13。 於步驟S15未檢測出錯誤之情形時，或於步驟S16之處理結束之情形時，判定MRAM6之更新是否結束(步驟S16)，若尚未更新之資料殘留於MRAM6內，則重複進行步驟S14以後之處理。於步驟S16中若判定為無殘留，則結束處理。 如此，DRAM5與MRAM6之更新係以包含複數位元之位元行資料(列資料)為單位進行。錯誤檢測部23於將自DRAM5讀出之資料與MRAM6內之對應之資料進行比較時，針對每一位元或列檢測是否有錯誤。例如，於自MRAM6讀出之資料中之僅一部分位元有錯誤之情形時，可以自DRAM5讀出之列資料為單位而覆寫至MRAM6，亦可僅將自DRAM5讀出之列資料中之由錯誤檢測部23檢測出錯誤之位元覆寫至MRAM6。 如此，於第2實施形態中，只要於自DRAM5讀出之資料與MRAM6內之對應之資料不同之情形時，便以自DRAM5讀出之資料覆寫MRAM6內之對應之資料，故可減少應更新之資料量，可削減消耗電力，且可削減MRAM6之寫入次數，藉此MRAM晶片之可靠性提高。 (第3實施形態) 第3實施形態係根據MRAM6內之資料之錯誤頻率而控制對MRAM6進行更新之更新週期。 圖7係表示第3實施形態之處理器系統2之概略構成之方塊圖。圖7之處理器系統2與圖5相比，MRAM更新控制器15之內部構成不同，其他之構成共通。 圖7之MRAM更新控制器15除具有與圖5相同之時序控制部21、位址對應表22及錯誤檢測部23之外，還具備錯誤頻率檢測部24。 錯誤頻率檢測部24檢測儲存於MRAM6內之資料之錯誤頻率。更詳細而言，錯誤頻率檢測部24根據錯誤檢測部23之檢測結果，例如檢測出MRAM6之每單位時間之資料錯誤數或位元錯誤率作為錯誤頻率。 時序控制部21根據錯誤頻率檢測部24檢測出之錯誤頻率而控制更新期間。更具體而言，時序控制部21係錯誤頻率越高，使更新頻率越高。作為一例，於錯誤頻率較低之情形時，以DRAM5之複數個更新期間中1次之比例進行MRAM6之更新，若錯誤頻率變高，則考慮每當DRAM5之各更新期間結束時進行MRAM6之更新。 第3實施形態能夠與第1實施形態或第2實施形態組合。即，根據MRAM6之錯誤頻率，由時序控制部21控制進行圖4或圖6之流程圖之處理之更新間隔。 如此，於第3實施形態中，根據MRAM6內之資料之錯誤頻率而控制MRAM6之更新週期，故若因溫度上升等而使MRAM6之錯誤頻率提高，則可縮短更新週期以防止資料之保持特性之降低。又，於MRAM6之錯誤頻率較低之情形時，可延長更新週期以謀求MRAM6之寫入次數與消耗電力之削減。 (第4實施形態) 第4實施形態係於能夠由ECC(Error Checking and Correcting，錯誤檢查與修正)進行錯誤校正之期間對存在於MRAM6內之資料中之錯誤位元及列進行MRAM6之更新。 圖8係表示第4實施形態之處理器系統2之概略構成之方塊圖。圖8之處理器系統2與圖2相比，MRAM更新控制器15之內部構成不同，其他構成共通。 圖8之MRAM更新控制器15除具有與圖2相同之時序控制部21與位址對應表22之外，還具有錯誤檢測部23、錯誤校正部25、錯誤計數器26、計數值判定部27、及觸發信號產生部28。 錯誤檢測部23針對每一位元或列檢測MRAM6內之資料中是否有錯誤。錯誤校正部25校正非揮發記憶體6內之資料中包含之特定位元數以內之錯誤位元。錯誤計數器26於自DRAM5讀出之資料中檢測出與MRAM6內之對應之資料不同之位元之情形時進行遞增計數。計數值判定部27判定錯誤計數器26之計數值是否超過特定之閾值。 於由計數值判定部27判定為超過閾值之情形時，MRAM更新控制器15將自DRAM5讀出之資料覆寫至MRAM6。 觸發信號產生部28於由計數值判定部27判定為超過閾值之情形時產生觸發信號並輸出。觸發信號成為指示MRAM6之更新之信號。若輸出觸發信號，則MRAM更新控制器15使下述更新處理順序開始。MRAM6內之錯誤越多，則錯誤計數器26之計數值越變得越大，以越快之時序輸出觸發信號。即，MRAM6內之位元錯誤越多，則更新週期越短。 圖9係表示第4實施形態之MRAM6之更新處理順序之流程圖。首先，MRAM更新控制器15判定是否已自觸發信號產生部28輸出觸發信號(步驟S21)。若未輸出觸發信號，則不進行MRAM6之更新，結束圖9之處理。若輸出觸發信號，則時序控制部21判定DRAM5之更新是否已開始(步驟S22)，若尚未開始，則待機直至DRAM5之更新開始。此處，時序控制部21監視DRAM5之更新指令之發行，若發行更新指令，則判斷DRAM5之更新已開始。 若DRAM5之更新開始，則MRAM更新控制器15參照位址對應表22，將與MRAM6內之資料對應之DRAM5內之資料之讀出請求發送至DRAM控制器11(步驟S23)。 此時發送者可為與MRAM6內之全部資料對應之讀出請求，亦可為與一部分資料對應之讀出請求。 若DRAM5之更新結束(步驟S24)，則根據步驟S23之讀出請求，DRAM控制器11讀出DRAM5之資料，且發送至MRAM更新控制器15(步驟S25)。 最後，以自DRAM5讀出之資料覆寫MRAM6內之對應之資料(步驟S26)。於MRAM6中之僅一部分位元有錯誤之情形時，可以自DRAM5讀出之列資料為單位而覆寫至MRAM6，亦可僅將自DRAM5讀出之列資料中、由錯誤檢測部23檢測出錯誤之位元覆寫至MRAM6。此時，步驟S26之處理亦可安裝於MRAM6之內部之讀出及寫入電路部分。 圖10係表示第4實施形態之MRAM6之觸發信號輸出順序之流程圖。首先，若存在自處理器3經由MRAM控制器13對MRAM6之讀出存取，則開始圖10之處理(步驟S31)。其次，自MRAM6讀出資料，於藉由ECC處理進行錯誤校正之後，作為MRAM6之讀出資料傳輸至CPU3。即，判定於MRAM6內是否有資料錯誤(步驟S32)，於有錯誤之情形時，若為能進行錯誤校正之位元數以下則進行校正。(步驟S33，校正能否判定部)。 於步驟S33中判定為無法進行錯誤校正之情形時輸出觸發信號(步驟S34)。此時之位址亦同時輸出，藉此限定MRAM更新對象位址，從而可削減更新時間及電力。 於步驟S33中判定為能進行錯誤校正之情形時對錯誤計數器26進行遞增計數(步驟S35)。於錯誤計數器成為固定值以上之情形時(步驟S36)，輸出觸發信號(步驟S34)。 於該第4實施形態中，錯誤檢測部23與錯誤校正部25可安裝於MRAM6之內部之讀出及寫入電路部分，亦可安裝於MRAM控制器13。 如此，於第4實施形態中，於MRAM6內之資料中有超出可進行錯誤校正之限度之位元錯誤之情形時，立即輸出觸發信號，於有可進行錯誤校正之範圍之錯誤之情形時將錯誤計數器26進行遞增計數，若錯誤計數器26之計數值超過閾值，則進行MRAM6之更新，故可根據MRAM6之錯誤之程度而對MRAM6之更新時序進行可變控制。由此，可維持MRAM6之保持特性，並且可不進行無用之更新，故可削減消耗電力及覆寫次數。 於上述第1～第4實施形態中，於DRAM5之更新結束後，使用自DRAM5讀出之資料進行MRAM6之更新，但亦可與DRAM5分開地設置儲存相當於進行MRAM6之更新之量之資料的高速揮發記憶體(例如SRAM)，使MRAM6之更新用之資料自SRAM讀出而並非自DRAM5讀出。該情形時，自處理器3有資料之寫入請求時，將該資料不僅寫入至DRAM5，亦寫入至SRAM，且於將SRAM內之資料去除至DRAM5之前用於對MRAM6之更新即可。 於上述第3實施形態或第4實施形態中，檢測MRAM6內之資料中是否有錯誤，但不測量錯誤頻率，或除測量錯誤頻率之外還測量周圍溫度，於周圍溫度偏離預定之設定範圍內之情形時，亦可縮短更新間隔。 於上述第1～第4實施形態中，說明了使用DRAM5作為揮發記憶體5、且使用MRAM6作為非揮發記憶體6之例，但此為一例，亦可使用其他種類之揮發記憶體5或非揮發記憶體6。 又，揮發記憶體5與非揮發記憶體6同樣地，例如亦可以DIMM(Dual Inline Memory Module，雙排記憶體模組)之形態可裝卸地連接於記憶體系統1。可將揮發記憶體5與處理器3單晶片化，亦可將揮發記憶體5、非揮發記憶體6與處理器3單晶片化。如此，揮發記憶體5與非揮發記憶體6之安裝形態並無特別限定。 上述實施形態中所說明之處理器系統2及記憶體系統1之至少一部分可由硬體構成，亦可由軟體構成。於由軟體構成之情形時，亦可將實現處理器系統2及記憶體系統1之至少一部分功能之程式儲存於軟碟或CD-ROM(compact disc read only memory，緊密光碟-唯讀記憶體)等記錄媒體中，且讀入至電腦中並執行。記錄媒體並不限定於磁碟或光碟等可裝卸者，亦可為硬碟裝置或記憶體等固定型之記錄媒體。 又，亦可將實現處理器系統2及記憶體系統1之至少一部分功能之程式經由網際網路等通訊線路(亦包含無線通訊)而分發。進而，亦可將該程式於加密、或施加調變、或壓縮之狀態下經由網際網路等有線線路或無線線路或者儲存於記錄媒體中而分發。 再者，可將上述實施形態彙總為以下之技術方案。 技術方案1 一種記憶體系統，其具備： 非揮發記憶體，其具有揮發記憶體之記憶體容量以下之記憶體容量，且供儲存於上述揮發記憶體中之資料之至少一部分儲存； 第1控制部，其更新上述揮發記憶體內之資料；及 第2控制部，其於上述第1控制部更新上述揮發記憶體內之資料之第2期間與接下來更新之第3期間之間的第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。 技術方案2 根據技術方案1，其中上述第2控制部於上述第1期間內，對上述非揮發記憶體內之至少一部分記憶體區域覆寫與自上述揮發記憶體讀出之資料對應之資料。 技術方案3 根據技術方案1或2，其具備關聯資訊記憶部，該關聯資訊記憶部記憶上述非揮發記憶體內之資料之位址與上述揮發記憶體內之資料之位址之關聯資訊， 上述第2控制部根據上述關聯資訊，覆寫與自上述揮發記憶體讀出之資料對應之上述非揮發記憶體內之資料。 技術方案4 根據技術方案1至3之任一者，其中上述第2控制部於上述第1控制部對上述揮發記憶體內之資料之更新結束之後，於上述第1期間內自上述揮發記憶體讀出資料，且將所讀出之資料覆寫至上述非揮發記憶體。 技術方案5 根據技術方案1至4之任一者，其中上述第2控制部係以位元或列為單位而控制是否將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。 技術方案6 根據技術方案1至5之任一者，其中上述第2控制部於處理器處於休眠模式之期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。 技術方案7 根據技術方案1至6之任一者，其具備錯誤檢測部，該錯誤檢測部檢測自上述揮發記憶體讀出之資料是否與上述非揮發記憶體內之對應之資料不同， 上述第2控制部係於由上述錯誤檢測部檢測出不同之情形時，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。 技術方案8 根據技術方案7，其中上述第2控制部根據上述錯誤檢測部之檢測結果，覆寫自上述揮發記憶體讀出之資料之位元行中與上述非揮發記憶體內之對應之資料不同之位元。 技術方案9 根據技術方案1至8之任一者，其具備錯誤頻率檢測部，該錯誤頻率檢測部檢測儲存於上述非揮發記憶體內之資料之錯誤頻率， 上述第2控制部根據上述錯誤頻率，控制將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體之更新週期。 技術方案10 根據技術方案9，其具備： 錯誤校正部，其校正上述非揮發記憶體內之資料中包含之特定位元數以內之錯誤位元； 校正能否判定部，其判定自上述揮發記憶體讀出之資料能否由上述錯誤校正部進行校正； 計數器，其於自上述揮發記憶體讀出之資料中有錯誤、且由上述校正能否判定部判定為能進行錯誤校正之情形時，進行遞增計數； 計數值判定部，其判定上述計數器之計數值是否超過特定之閾值；及 觸發信號產生部，其於由上述校正能否判定部判定為無法校正之情形時，或由上述計數值判定部判定為超過上述閾值之情形時，產生觸發信號； 上述第2控制部係於上述觸發信號產生之後，且於上述第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。 技術方案11 根據技術方案1至10之任一者，其中上述非揮發記憶體係基於處理器之存取優先度較上述揮發記憶體高之快取記憶體，且具備快取控制器， 該快取控制器於根據基於上述處理器之寫入要求而向上述非揮發記憶體中寫入資料時，將該資料以直寫模式寫入至上述揮發記憶體。 技術方案12 根據技術方案1至11之任一者，其中上述非揮發記憶體具備MRAM(Magnetoresistive Random Access Memory)。 技術方案13 一種處理器系統，其具備： 處理器；及 記憶體系統，其藉由上述處理器而存取； 上述記憶體系統具有： 非揮發記憶體，其具有揮發記憶體之記憶體容量以下之記憶體容量，且供儲存於上述揮發記憶體中之資料之至少一部分儲存； 第1控制部，其更新上述揮發記憶體內之資料；及 第2控制部，其於上述第1控制部更新上述揮發記憶體內之資料之第2期間與接下來更新之上述第3期間之間之第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。 已說明了本發明之若干實施形態，但該等實施形態係作為示例而呈現，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，且包含於申請專利範圍所記載之發明及其均等之範圍內。 本申請案以日本專利申請案2016-183313(申請日：2016年9月20日)為基礎，且自該申請案享有優先之利益。藉由參照該申請案而包含該申請案之全部內容。
1‧‧‧記憶體系統
2‧‧‧處理器系統
3‧‧‧處理器
4‧‧‧匯流排
5‧‧‧揮發記憶體
6‧‧‧非揮發記憶體
7‧‧‧第1更新控制部
8‧‧‧第2更新控制部
11‧‧‧DRAM控制器
12‧‧‧DRAM-PHY
13‧‧‧MRAM控制器
14‧‧‧MRAM-PHY
15‧‧‧MRAM更新控制器
21‧‧‧時序控制部
22‧‧‧位址對應表
23‧‧‧錯誤校正部
24‧‧‧錯誤頻率檢測部
25‧‧‧錯誤校正部
26‧‧‧錯誤計數器
27‧‧‧計數值判定部
28‧‧‧觸發信號產生部
S1～S36‧‧‧步驟
圖1係表示具備第1實施形態之記憶體系統之處理器系統之概略構成之方塊圖。 圖2係表示將圖1更具體化之處理器系統之概略構成之方塊圖。 圖3係表示DRAM與MRAM之更新時序之圖。 圖4係表示第1實施形態之MRAM之更新處理順序之流程圖。 圖5係表示第2實施形態之處理器系統之概略構成之方塊圖。 圖6係表示第2實施形態之MRAM之更新處理順序之流程圖。 圖7係表示第3實施形態之處理器系統之概略構成之方塊圖。 圖8係表示第4實施形態之處理器系統之概略構成之方塊圖。 圖9係表示第4實施形態之MRAM之更新處理順序之流程圖。 圖10係表示第4實施形態之MRAM之觸發信號輸出順序之流程圖。

Claims (10)

  1. 一種記憶體系統，其具備： 非揮發記憶體，其具有揮發記憶體之記憶體容量以下之記憶體容量，且供儲存於上述揮發記憶體中之資料之至少一部分儲存； 第1控制部，其更新上述揮發記憶體內之資料；及 第2控制部，其於上述第1控制部更新上述揮發記憶體內之資料之第2期間與接下來更新之第3期間之間的第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。
  2. 如請求項1之記憶體系統，其中上述第2控制部於上述第1期間內，對上述非揮發記憶體內之至少一部分記憶體區域覆寫與自上述揮發記憶體讀出之資料對應之資料。
  3. 如請求項1或2之記憶體系統，其具備關聯資訊記憶部，該關聯資訊記憶部記憶上述非揮發記憶體內之資料之位址與上述揮發記憶體內之資料之位址之關聯資訊， 上述第2控制部根據上述關聯資訊，覆寫與自上述揮發記憶體讀出之資料對應之上述非揮發記憶體內之資料。
  4. 如請求項1至3中任一項之記憶體系統，其中上述第2控制部於上述第1控制部對上述揮發記憶體內之資料之更新結束之後，於上述第1期間內自上述揮發記憶體讀出資料，且將所讀出之資料覆寫至上述非揮發記憶體。
  5. 如請求項1至4中任一項之記憶體系統，其中上述第2控制部係以位元或列為單位而控制是否將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。
  6. 如請求項1至5中任一項之記憶體系統，其中上述第2控制部於處理器處於休眠模式之期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。
  7. 如請求項1至6中任一項之記憶體系統，其具備錯誤檢測部，該錯誤檢測部檢測自上述揮發記憶體讀出之資料是否與上述非揮發記憶體內之對應之資料不同， 上述第2控制部係於由上述錯誤檢測部檢測出不同之情形時，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。
  8. 如請求項7之記憶體系統，其中上述第2控制部根據上述錯誤檢測部之檢測結果，覆寫自上述揮發記憶體讀出之資料之位元行中與上述非揮發記憶體內之對應之資料不同的位元。
  9. 如請求項1至8中任一項之記憶體系統，其具備錯誤頻率檢測部，該錯誤頻率檢測部檢測儲存於上述非揮發記憶體內之資料之錯誤頻率， 上述第2控制部根據上述錯誤頻率，控制將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體之更新週期。
  10. 如請求項9之記憶體系統，其具備： 錯誤校正部，其校正上述非揮發記憶體內之資料中包含之特定位元數以內之錯誤位元； 校正能否判定部，其判定自上述揮發記憶體讀出之資料能否由上述錯誤校正部進行校正； 計數器，其於自上述揮發記憶體讀出之資料中有錯誤、且由上述校正能否判定部判定為能進行錯誤校正之情形時，進行遞增計數； 計數值判定部，其判定上述計數器之計數值是否超過特定之閾值；及 觸發信號產生部，其於由上述校正能否判定部判定為無法校正之情形時，或由上述計數值判定部判定為超過上述閾值之情形時，產生觸發信號；且 上述第2控制部係於上述觸發信號產生之後、且於上述第1期間內，將自上述揮發記憶體讀出之資料覆寫至上述非揮發記憶體。
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