TW201803056A

TW201803056A - 半導體封裝及其製造方法

Info

Publication number: TW201803056A
Application number: TW105131548A
Authority: TW
Inventors: 余振華; 余俊輝; 余國寵
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-07-05
Filing date: 2016-09-30
Publication date: 2018-01-16
Also published as: US20180012863A1; US9966360B2; CN107579049A

Abstract

本發明實施例提供一種半導體封裝及其製造方法。半導體封裝包括第一佈線層、位於第一佈線層之上的第一晶粒、包覆位於第一佈線層上的至少一第二晶粒與至少一第三晶粒之封裝膠體以及連接至第一佈線層的至少一第四晶粒與導電部件。第一晶粒之導通孔電性連接至穿透封裝膠體之貫穿介層孔且電性連接至第一佈線層。半導體封裝更可包括第二佈線層，其位於封裝膠體上且位於第一晶粒、第二晶粒與第三晶粒之間。

Description

半導體封裝及其製造方法

本發明實施例是有關於一種半導體封裝及其製造方法。

通常可以在整片半導體晶圓上製造半導體元件和積體電路。在晶圓層級製程中，針對晶圓中的晶粒進行加工處理，並且可以將晶粒與其他的半導體元件一起封裝。目前各方正努力開發適用於晶圓級封裝的不同技術。

本發明提供一種半導體封裝，包括第一佈線層、第一晶粒、至少一第二晶粒、至少一第三晶粒、封裝膠體、貫穿介層孔、導電部件以及至少一第四晶粒。第一晶粒位於第一佈線層之上且具有至少一導通孔。第一晶粒包括至少一個感測器。第二晶粒與第三晶粒配置於第一佈線層上且位於第一佈線層與第一晶粒之間。封裝膠體配置於第一佈線層上且位於第一佈線層與第一晶粒之間，並且封裝膠體包覆第二晶粒與第三晶粒。穿透封裝膠體之貫穿介層孔位於第一佈線層與第一晶粒之間且位於所述至少一第二晶粒與所述至少一第三晶粒旁。貫穿介層孔電性連接至第一晶粒之至少一導通孔且電性連接至第一佈線層。導電部件電性連接至第一佈線層。第四晶粒電性連接至第一佈線層且配置於導電部件旁。

本發明提供一種半導體封裝，包括第一佈線層、第一晶粒、至少一第二晶粒、至少一第三晶粒、貫穿介層孔以及封裝膠體。第一晶粒包括至少一個感測器和導通孔於其中，第一佈線層配置在第一晶粒之下。第二晶粒與第三晶粒配置在第一佈線層上且位於第一佈線層和第一晶粒之間。貫穿介層孔配置在第一佈線層上、位於第一佈線層和第一晶粒之間並且配置於至少一第二晶粒與至少一第三晶粒旁邊。導通孔的位置與貫穿介層孔的位置實質上大致對齊。第一晶粒的導通孔與貫穿介層孔電性連接，並且導通孔和貫穿介層孔電性連接至第一佈線層。封裝膠體配置於第一佈線層上且位於第一佈線層和第一晶粒之間，而且封裝膠體包覆密封至少一第二晶粒、至少一第三晶粒以及貫穿介層孔。

本發明提供一種半導體封裝的製造方法。提供具有第一晶粒的晶圓於載體上，其中第一晶粒包括至少一個感測器和多個導通孔於其中。形成多個貫穿介層孔於第一晶粒之上以及導通孔之上，其中導通孔的位置與貫穿介層孔的位置實質上大致對齊。第一晶粒的導通孔與貫穿介層孔電性連接。配置至少一第二晶粒與至少一第三晶粒於第一晶粒之上並且配置於貫穿介層孔的旁邊。形成封裝膠體於晶圓之第一晶粒之上並且封裝膠體包覆密封至少一第二晶粒、至少一第三晶粒以及貫穿介層孔。形成第一佈線層於封裝膠體上。貫穿介層孔電性連接至第一佈線層。配置至少一第四晶粒於第一佈線層上。第四晶粒電性連接至第一佈線層。設置導電部件在第一佈線層上。從晶圓移除載體並對晶圓進行切割製程而切割穿透至少晶圓與封裝膠體，分離得到多個半導體封裝。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本發明為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本發明在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。

另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。

此外，文中所述用語諸如「第一」、「第二」、「第三」、「第四」等，其在文中之使用主要是便於描述圖中所示相似或不同的元件或特徵，並且可以根據敘述出現的順序或上下文的描述而相互調換使用。

圖1A到圖1J為依據本發明的一些實施例的半導體封裝製造方法的各種階段所形成之半導體封裝之剖面示意圖。在實施例中所描述半導體的製造方法為晶圓級封裝製程的一部分。在一些實施例中，圖示繪出兩個晶粒以代表該晶圓的多個晶粒，並且繪示出一或多個封裝10來代表依照所述半導體封裝製造方法而獲得的多個半導體封裝。參照圖1A，提供一載體102，而載體102可以是玻璃載體或可適用於半導體封裝製造方法之任何合適的載體。在一些實施例中，載體102其上設置塗覆有一個脫膠層（未圖示），脫膠層的材料可以是能夠使載體102與位於其上的各層或晶圓輕易脫離的任意材料。參照圖1A，在一些實施例中，首先提供包括第一晶粒110之晶圓100，並放置在載體102上，將包括第一晶粒110之晶圓100貼合到載體102上。在實施例中，如圖1A所示，第一晶粒110是感測晶片(sensor chip)，其包括一或多個感測器(sensors) 112。

在實施例中，第一晶粒110包括至少一個指紋感測器例如光學指紋感測器或電容指紋感測器(capacitance fingerprint sensor)。在實施例中，第一晶粒110設有形成於其中之導通孔120。在一實施例中，導通孔120是穿矽通孔(through silicon vias)或通過半導體通孔(through semiconductor vias)。在一些實施例中，導通孔120連接到感測器112的接點或接觸墊114a，且電性連接到第一晶粒110之感測器112。在一實施例中，接觸墊114a設置在感測器112旁邊的感測器圖案114b，而感測器112之感測器圖案114b是指感測器112用於檢測光或訊號的部分。在某些實施例中，導通孔120可以通過雷射鑽孔、機械鑽孔或甚至微影蝕刻等製程（例如波希蝕刻製程；Bosch etching processes）來形成貫通第一晶粒110之通孔開口，然後以電鍍或沉積法形成金屬材料例如銅或銅合金來填充所述開口而形成。在一實施例中，所提供之第一晶粒110黏合到載體102，使第一晶粒110的前表面S110朝向載體102（亦即在圖1A面朝下），而暴露出第一晶粒110背面之導通孔120。在其他實施例中，第一晶粒110包括一或多種類型的感測器，可包括例如電荷耦合元件（CCD）、主動像素感測器（APS）和接觸式影像感測器（CIS）。在一些實施例中，第一晶粒110還更包括訊號處理電路、MEMS元件和/或光學裝置例如透鏡、偏光器或光譜儀等等。

在不同實施例中，如圖1A'所示，第一晶粒110是感測晶片，其包括一或多個CMOS影像感測器112、導電接合結構116、訊號處理單元118和導通孔120。依照一實施例，提供第一晶粒110且連結至載體102，而第一晶粒110的前表面S110乃朝向載體102（亦即在圖1A'中面朝下），而在第一晶粒110背側的導通孔120被暴露出來。依照一實施例，進一步配置透鏡陣列113、框架結構115和覆蓋層111於第一晶粒110的感測器112上，來配合影像感測器的背側照明(backside illumination; BSI)模式。在一些實施例中，第一晶粒110之導通孔120透過導電接合結構116電性連接到感測器112。依照一實施例，導電接合結構116包括混合鍵接結構(hybrid bonding structure)。依照一實施例，第一晶粒110的感測器112可包括多種類型的感測器合併使用，不同類型的感測器用於檢測不同波長的光。

參照圖1B，在一些實施例中，形成圖案化的介電材料層122在晶圓100（包括第一晶粒110）之上而露出導通孔120。在某些實施例中，形成介電材料層（未圖示）於第一晶粒110背面之上覆蓋背面所露出之導通孔120，然後圖案化介電材料層以形成圖案化的介電材料層122並暴露出導通孔120。在一些實施例中，貫穿介層孔（TIVs）130形成在露出的導通孔之上，且TIVs 130是直接連接到導通孔120。在一些實施例中，TIVs 130例如是貫穿整合扇出通孔(through InFO vias)。在某些實施例中，導通孔120的位置乃實質上大致對齊TIVs 130的位置（兩者位置至少部分地重疊，例如從垂直方向看來投影式地重疊配置）。依照一實施例，導通孔120的一端連接到感測器112的接觸墊114a，而導通孔120的另一端連接到TIV 130。在一些實施例中，TIVs 130與導通孔120之位置相對齊，且TIVs 130直接接觸導通孔120或TIVs 130位置至少與導通孔120位置重疊。在一些實施例中，當TIVs 130是直接連接到導通孔120，為位於封裝膠體不同層的多個晶粒提供較短的電性連接路徑，進而降低了封裝結構10的高度(厚度)並改善提高封裝結構10的電性性能。在一些實施例中，形成TIVs 130可透過先形成罩幕圖案（未圖示）來覆蓋第一晶粒110且圖案開口露出導通孔120，接著以電鍍或沉積法形成金屬材料填充前述開口來形成TIVs，然後除去罩幕圖案。在一些實施例中，如圖1B所示，其中虛線表示晶圓100上的切割線，導通孔120和TIVs 130配置成靠近切割線但非直接位於切割線上，並且沿著第一晶粒110之切割線配置。在某些實施例中，導通孔120沿著第一晶粒110周邊配置，其配置可使第一晶粒的感測區域變大。然而，亦可根據產品的設計，將導通孔120配置在其他位置而非限定於第一晶粒110周邊，或配置在感測器112之間位置，而TIVs 130之位置可以相應調整配置。

如圖1C所示，在一些實施例中，提供第二晶粒140和第三晶粒150於圖案化的介電材料層122上並位於第一晶粒110之上。在某些實施例中，晶粒附著膜145設置在第二晶粒140、第三晶粒150和圖案化的介電材料層122之間，可以更好地粘合第二晶粒140與第三晶粒150至圖案化介電材料層122上。在某些實施例中，如圖1C所示，第二晶粒140、第三晶粒150和第一晶粒110是背對背式連接。在一些實施例中，第二晶粒140與第三晶粒150配置在第一晶粒110之上，且配置於TIVs 130的旁邊（位於TIVs所環繞的區域內）。在其他實施例中，取決於產品設計，TIVs 130配置於第二晶粒140與第三晶粒150之間。在一些實施例中，第二晶粒140和第三晶粒150是不同類型或相同類型的晶粒，可以選自於應用專用集成電路(application-specific integrated circuit；ASIC)晶片、類比晶片、感測晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。在一些實施例中，第二晶粒140例如是ASIC晶片而第三晶粒150例如是電壓調節器晶片。在某些實施例中，既然第一晶粒110內形成有導通孔120，則第二晶粒140和第三晶粒150可堆疊在第一晶粒110上，而非彼此並排配置，而包含堆疊在不同層晶粒之封裝結構具有較小的外形尺寸(form factor)和更好的電性性能。雖然例示性實施例顯示在晶圓的第一晶粒上堆疊兩個晶粒，但實際上，堆疊在晶圓任一晶粒上的晶粒數量可以視該產品的設計調整，並且晶片的類型不限於實施例所述。

參照圖1D，在一些實施例中，形成封裝膠體160將位於第一晶粒110上之第二晶粒140、第三晶粒150和TIVs 130包覆且密封於其內。依照一實施例，封裝膠體160填充於第二晶粒140、第三晶粒150以及TIVs 130之間的空間，並覆蓋圖案化介電材料層122。依照一實施例，封裝膠體160的材料包括例如環氧樹脂、酚醛樹脂或含矽樹脂。

如圖1D所示，在一些實施例中，對封裝膠體160進行平坦化製程以露出TIVs 130的頂部。在某些實施例中，可以平坦化封裝膠體160直到暴露出TIVs 130、第二晶粒140的主動表面S140和第三晶粒150的主動表面S150。在一些實施例中，對於過塑模(over-molded)封裝膠體160和TIVs 130進行拋光，直到第二晶粒140和第三晶粒150之接點141、151露出來。依照一實施例，在平坦化之後，TIVs 130、封裝膠體160、第二晶粒140和第三晶粒150成為大致等高（亦即這四個部件的頂表面共平面）。在一些實施例中，封裝膠體160和TIVs 130之平坦化是利用研磨製程或化學機械拋光（CMP）製程。

參照圖1E，在一些實施例中，在封裝膠體160、第二晶粒140和第三晶粒150之上以及在TIVs 130之上形成第一佈線層 170。在一些實施例中，第一佈線層170電性連接至TIVs 130以及第二晶粒140和第三晶粒150。第一佈線層170之形成包括依序地且交替地形成多層聚合物介電材料層以及多層金屬圖案層。在某些實施例中，金屬圖案層可以夾在聚合物介電材料層之間，但是頂金屬圖案層172的頂表面會露出來，而底金屬圖案層174連接到第二晶粒140和第三晶粒150之接點141、151以及TIVs 130。在一些實施例中，金屬圖案層的材料包括例如鋁、鈦、銅、鎳、鎢和/或其合金。在一些實施例中，聚合物電介質材料層的材料包括例如聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）或任何其他合適的聚合物類介電材料。在一些實施例中，第一佈線層170電性連接到第二晶粒140和第三晶粒150，且透過TIVs 130和導通孔120而電性連接到第一晶粒110。

參照圖1F，在一些實施例中，將導電部件180配置於第一佈線層170上。在一些實施例中，設置導電部件180之前，先將焊膏或焊劑施加於頂金屬圖案層172上，便於導電部件180能夠更好地固定在頂金屬圖案層172上，而連接於導電部件180之頂金屬圖案層172的特定部分可視為導電部件180之UBM層或墊。在一些實施例中，配置於第一佈線層170之頂金屬圖案層172上之導電部件180例如是焊球(solder balls)或球柵陣列球(BGA balls)，而位於導電部件180下面的頂金屬圖案層172之部分乃作為UBM層。在一些實施例中，部分的導電部件180透過第一佈線層170、TIVs 130和導通孔120而電性連接至第一晶粒110。

參照圖1G，在一些實施例中，將第四晶粒200配置於第一佈線層170之上。在一些實施例中，在配置第四晶粒200到第一佈線層170之頂金屬圖案層172上之前，先將連接結構190接到第四晶粒200再利用覆晶接合(flip chip bonding)方式將第四晶粒200連接到第一佈線層170的頂金屬圖案層172上。在一些實施例中在設置連接結構190之前，先施加焊膏或焊劑以便於固定與連結。在一些實施例中，連接結構190例如是凸塊(bumps)，而連接結構190之下的頂金屬圖案層172部分可視為凸塊墊。在一些實施例中，第四晶粒200包括至少一個被動元件，例如電容、電阻、電感、轉換器(transducers)和天線。在其他實施例中，第四晶粒200可以是與第二晶粒140或第三晶粒150為相同類型或不同類型的晶片，可以選自於應用專用集成電路(ASIC)晶片、類比晶片、感測晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。

在一些實施例中，導電部件180和第四晶粒200電性連接到第一佈線層170，而第四晶粒200可透過連接結構190和第一佈線層170電性連接到第二晶粒140和第三晶粒150。在一些實施例中，第四晶粒200可利用連接結構190、第一佈線層170、TIVs 130和導通孔120而電性連接到第一晶粒110。

參照圖1H，在一些實施例中，將載體102與晶圓100的第一晶粒脫膠分離開來。由於載體102的脫膠層，晶圓100可輕易與載體102分離開來。在一些實施例中，晶圓100從載體102脫膠開來後，第一晶粒110的前表面S110暴露出來。

參照圖1I，在一些實施例中，進行切割製程沿著切割線（圖中虛線）切割封裝結構整體（至少切透穿過第一佈線層170、封裝膠體160和晶圓100）而得到個別且分離的半導體封裝10。依照一實施例，切割製程步驟包含機械式切鋸製程或雷射切割晶圓製程。

參照圖1J，在一些實施例中，形成保護層250於第一晶粒110之前表面S110上。在一些實施例中，設置在第一晶粒110前表面S110上的保護層250覆蓋第一晶粒110的感測器圖案114b並保護第一晶粒110的前表面S110。在一些實施例中，保護層250包括例如玻璃蓋、蓋板、硬塗層或任何其它合適的保護膜。在一些實施例中，保護層250更包括額外的功能層，例如偏光膜、彩色膜、防反射層或防眩光層。在某些實施例中，保護層250至少允許特定訊號或某些波長的光通過。在一些實施例中，施加粘合劑（未示）到前表面S110上或到保護層250上，然後，粘接保護層250到半導體封裝10的第一晶粒110上。在其他實施例中，在進行切割製程之前，可將保護層黏著至第一晶粒上，本文所包括之範圍涵蓋對於製造過程之步驟或某些可選擇的程序所進行的調整或修改。在例示性實施例中，前述製造方法是晶圓級封裝製程的一部分，並在晶圓切割過程之後獲得多個半導體封裝10。在後續的製程中，半導體封裝結構10可被翻轉（上下顛倒），便於進一步的處理，利用導電部件180連接到電路板或系統板上，而使半導體封裝結構10安裝至電路板或系統板上。以此種結構配置來看，保護層250正面朝上而第一晶粒110是用來檢測或感測光或訊號。

在其他實施例中，半導體封裝10更可包括額外的晶粒配置在第一晶粒110之上，或配置在第二晶粒140和第三晶粒150的旁邊或上面，而可透過調整佈線層以電性連接其他的晶粒。本發明的結構和/或製造過程並非僅限於例示性實施例。

圖2A為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖2A之半導體封裝10可按照圖1A及圖1B-1J所描述的製造流程來製造。參照圖2A，在一些實施例中，半導體封裝10包括保護層250、第一晶粒110、第二晶粒140、第三晶粒150、封裝膠體160、第一佈線層170、第四晶粒200和導電部件180。在一些實施例中，第一晶粒110、第二晶粒140、第三晶粒150和封裝膠體160夾在保護層250和第一佈線層170之間。在一些實施例中，保護層250覆蓋第一晶粒110的前表面S110。在一些實施例中，第二晶粒140和第三晶粒150被密封在封裝膠體160之中，而貫穿封裝膠體160之TIVs 130設置在第二晶粒140和第三晶粒150旁。除了電性連接功能之外，TIVs 130也可用作散熱途徑或作為用於射頻應用的屏蔽結構。

在例示性的實施例中，如圖2A所示，第一晶粒110是例如感測晶片，其包括一或多個感測器112。在某些實施例中，第一晶粒110包括至少一個指紋感測器，例如光學指紋感測器或電容指紋感測器等。在某些實施例中，如圖2A所示，第一晶粒110包括一個或多個導通孔120，並且導通孔120的兩相對端分別連接到第一晶粒110的接觸墊114a和TIVs 130。在一些實施例中，TIVs 130的兩相對端分別連接到導通孔120和第一佈線層170。依照一實施例，導通孔120與TIVs 130直接接觸。在一些實施例中，介電材料層122設置於第一晶粒110和封裝膠體160之間，介電材料層122和第一佈線層170分位於封裝膠體160兩相對側。如圖2A所示配置看來，在某些實施例中，第二晶粒140和第三晶粒150設置在第一佈線層170的上表面170a上，第二晶粒140和第三晶粒150之接點141、151連接到第一佈線層170，而導電部件180配置在第一佈線層170之下表面170b上並連接至第一佈線層170。在某些實施例中，第四晶粒200透過設置在第一佈線層170下表面上的連接結構190而連接至第一佈線層170。

在一些實施例中，第二晶粒140和第三晶粒150為相同類型或不同類型的晶片，可以選自於應用專用集成電路(ASIC)晶片、類比晶片、感測晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。在一些實施例中，第二晶粒140是ASIC晶片而第三晶粒150是電壓調節器晶片。在一些實施例中，第四晶粒200包括至少一個被動元件，例如電容、電阻、電感、轉換器(transducers)和天線。在某些實施例中，保護層250允許特定波長的光（可見光、紅外線或紫外線或各種顏色的光）通過或者特定的訊號通過。在一些實施例中，保護層250包括例如玻璃蓋、蓋板、硬塗層或任何其它合適的保護膜。在一些實施例中，保護層250更包括額外的功能層，例如偏光膜、彩色膜、防反射層或防眩光層。

圖2B為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖2B之半導體封裝10可按照圖1A’(而非圖1A之步驟)及圖1B-1I所描述的製造流程來製造。如圖2B所示，在一些實施例中，類似於圖2A所示之半導體封裝10，圖2B中的半導體封裝10包括第一晶粒110、第二晶粒140、第三晶粒150、封裝膠體160、第一佈線層170、第四晶粒200和導電部件180。如圖2B所示，第一晶粒110是感測晶片，其包括至少一CMOS影像感測器112、導電接合結構116、訊號處理單元118和導通孔120。在一些實施例中，透鏡陣列113設置位於感測器112的感測器圖案114b上方。依照一實施例，第一晶粒110設置在介電材料層122上，而其前表面S110朝向封裝膠體160外側（亦即圖2B中面朝上），第一晶粒110的導通孔120連接到TIVs 130。在一些實施例中，第一晶粒110內的導通孔120利用導電接合結構116電性連接到感測器112。依照一實施例，感測器112和訊號處理元件118透過導電接合結構116電性連接，並且第一晶粒110利用導電接合結構116、導通孔120和TIVs 130電性連接至第一佈線層170。依照一實施例，導電接合構116包括混合鍵接結構。

在某些實施例中，如圖2B所示，第一晶粒110的導通孔120的兩端分別連接到第一晶粒110的導電接合結構116和TIVs 130。在一些實施例中，TIVs 130的兩端分別連接到導通孔120和第一佈線層170。依照一實施例，導通孔120是與TIVs 130直接接觸。與圖2A類似或基本上相同的部件會使用相同的數字標示，並且此處將不再重複相同部件的某些細節或描述。

圖3A到圖3I為依據本發明的一些實施例的半導體封裝製造方法的各種階段所形成之半導體封裝之剖面示意圖。在其他實施例中，如圖3A所示，於黏在載體102上晶圓100的第一晶粒110上形成第二佈線層126，如圖1A'中所描述之製程步驟。類似於或基本上相同於圖1A'所描述的部件將使用相同的數字標示，並且此處將不再重複相同部件的某些細節或描述。第二佈線層126覆蓋住第一晶粒110之導通孔120和訊號處理元件118，並且與第一晶粒110的訊號處理元件118和導通孔120連接。在一些實施例中，第二佈線層126利用第一晶粒110的導通孔120和導電接合結構116而電性連接至第一晶粒110中的感測器112和訊號處理元件118。第二佈線層126之形成包括依序地且交替地形成多層聚合物介電材料層以及多層金屬圖案層。在某些實施例中，金屬圖案層可以夾在聚合物介電材料層之間，但是頂金屬圖案層128的頂表面會露出來，而底金屬圖案層124連接到第一晶粒110的導通孔120。此處之佈線層與前面的實施例描述的佈線層可具有相似的配置，並且所使用的金屬圖案層和/或聚合物介電材料層採用類似的材料，故在此將不再復述。

在一些實施例中，如圖3B所示，貫穿介層孔（TIVs）130形成於第二佈線層126上，並連接到第二佈線層126露出的頂金屬圖案層128。導通孔120透過第二佈線層126電性連接到TIVs 130，使得TIVs 130和/或導通孔120的佈局設計更加靈活。依照一實施例，導通孔120的一端連接到導電接合結構116之部分，而導通孔120另一端連接到第二佈線層126之底金屬圖案層124。在一些實施例中，TIVs 130可以利用形成罩幕圖案覆蓋第二佈線層126，而其開口暴露部分第二佈線層126，利用電鍍或沉積形成金屬材料填充開口以形成TIVs，然後除去罩幕圖案。在一些實施例中，如圖3B所示，其中虛線表示晶圓100的切割線，導通孔120和TIVs 130之配置靠近切割線(但是不能直接位在切割線上)，且配置相鄰於第一晶粒110的周邊。

參照圖3C，在一些實施例中，提供第二晶粒140和第三晶粒150並配置在第二佈線層126上以及第一晶粒110之上。在某些實施例中，第二晶粒140和第三晶粒150接合到第二佈線層126，且第二晶粒140的主動表面S140和第三晶粒150的主動表面S150面對第二佈線層126且連接到第二佈線層126。在一些實施例中，第二晶粒140和第三晶粒150之接點141、151經由覆晶接合技術連接到第二佈線層126所露出的頂金屬圖案層128。在某些實施例中，如圖3C所示，第二晶粒140和第三晶粒150的前側連接到第一晶粒110的背側，亦即採面對背式連接。在一些實施例中，第二晶粒140與第三晶粒150配置在第一晶粒110之上且位於TIVs 130的旁側。在一些實施例中，取決於產品設計，一些TIVs 130配置於第二晶粒140和第三晶粒150之間或配置於第二晶粒140和第三晶粒150周圍。在一些實施例中，第二晶粒140和第三晶粒150為相同類型或不同類型的晶片，可以選自於應用專用集成電路(ASIC)晶片、類比晶片、感測晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。在一些實施例中，第二晶粒140例如是射頻晶片而第三晶粒150例如是記憶體晶片。堆疊在晶圓上的晶粒數量和/或類型可以視產品的設計調整或修改。在一些實施例中，第二晶粒140和第三晶粒150可以透過第二佈線層126和導通孔120電性連接至第一晶粒110。於第一晶粒110內形成導通孔120，則第二晶粒140和第三晶粒150可堆疊在第一晶粒110上面而非彼此並排配置，而包含堆疊在不同層晶粒之封裝結構具有較小的外形尺寸和更好的電性性能。

參照圖3D，在一些實施例中，形成封裝膠體160將位於第一晶粒110上之第二晶粒140、第三晶粒150和TIVs 130包覆且密封於其內。如圖3D，在一些實施例中，對封裝膠體160進行平坦化製程，直到TIVs 130的頂部露出來。在某些實施例中，可以平坦化封裝膠體160直至TIVs 130和第二晶粒140和第三晶粒150的背面暴露出來。

如圖3E所示，在一些實施例中，在封裝膠體160和TIVs 130上形成第一佈線層170。在一些實施例中，第一佈線層170電性連接到TIVs 130，且可以電性連接到第二晶粒140和第三晶粒150。第一佈線層170之形成及所使用材料等細節可如前述段落所述，故在此不再重複。在某些實施例中，第一佈線層170的頂金屬圖案層172的頂面暴露出來，而底金屬圖案層174連接到TIVs 130。在一些實施例中，第一佈線層170透過TIVs 130和第二佈線層126可以電性連接到第二晶粒140和/或第三晶粒150，並且透過TIVs 130、第二佈線層126和導通孔120而電性連接到第一晶粒110。

如圖3F所示，將導電部件180配置於第一佈線層170之頂金屬圖案層172上。在一些實施例中，設置導電部件180之前，先將焊膏或焊劑施加於頂金屬圖案層172上，便於導電部件180能夠更好地固定在頂金屬圖案層172上，而連接於導電部件180之頂金屬圖案層172的特定部分可視為導電部件180之UBM層或墊。在一些實施例中，配置於第一佈線層170之頂金屬圖案層172上之導電部件180例如是焊球(solder balls)或球柵陣列球(BGA balls)，而位於導電部件180下面的頂金屬圖案層172之部分乃作為UBM層。在一些實施例中，部分的導電部件180透過第一佈線層170、TIVs 130、第二佈線層126和導通孔120而電性連接至第一晶粒110。

參照圖3G，在一些實施例中，將第四晶粒200配置於第一佈線層170的表面170b上。在一些實施例中，在配置第四晶粒200到第一佈線層170之頂金屬圖案層172上之前，先將連接結構190接到第四晶粒200再利用覆晶接合(flip chip bonding)方式將第四晶粒200連接到第一佈線層170的頂金屬圖案層172上。在一些實施例中在設置連接結構190之前，先施加焊膏或焊劑以便於固定與連結。在一些實施例中，連接結構190例如是凸塊(bumps)，而連接結構190之下的頂金屬圖案層172部分可視為凸塊墊。在一些實施例中，第四晶粒200包括至少一個被動元件，例如電容、電阻、電感、轉換器(transducers)和天線。在其他實施例中，第四晶粒200可以是與第二晶粒140或第三晶粒150為相同類型或不同類型的晶片，可以選自於應用專用集成電路(ASIC)晶片、類比晶片、感測晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。

在一些實施例中，第四晶粒200透過連接結構190、第一和第二佈線層170、126與TIVs 130而電性連接到第二晶粒140和/或第三晶粒150。在一些實施例中，第四晶粒200可透過連接結構190、第一和第二佈線層170、126、TIVs 130和導通孔120而電性連接到第一晶粒110。

參照圖3H，在一些實施例中，將載體102與晶圓100脫膠分離開來。在一些實施例中，晶圓100從載體102脫膠開來後，第一晶粒110的前表面S110（覆蓋層111）暴露出來。

參照圖3I，在一些實施例中，進行切割製程沿著切割線（圖中虛線）切割封裝結構整體（至少切透穿過第一佈線層170、封裝膠體160、第二佈線層126和晶圓100）而得到個別且分離的半導體封裝10。

圖4A為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖4A之半導體封裝10可按照圖1A’及圖3A-3I所描述的製造流程來製造。參照圖4A，在一些實施例中，半導體封裝10包括第一晶粒110、第二佈線層126、第二晶粒140、第三晶粒150、封裝膠體160、第一佈線層170、第四晶粒200和導電部件180。在一些實施例中，第一晶粒110設置在第二佈線層126上，而第二晶粒140、第三晶粒150和封裝膠體160夾在第二佈線層126和第一佈線層170之間。在一些實施例中，如圖4A的結構配置所示，第一晶粒110是感測晶片，其包括至少一CMOS影像感測器112、導電接合結構116、訊號處理單元118和導通孔120。依照一實施例，第一晶粒110配置在第二佈線層126上，而第一晶粒110的前表面S110中朝向封裝膠體160外側（亦即在圖4A中面朝上），第一晶粒110之導通孔120連接至第二佈線層126。在一些實施例中，在第一晶粒110內之導通孔120是透過導電接合結構116電性連接到感測器112。依照一實施例，第一晶粒110透過導電接合結構116、導通孔120、第二佈線層126和TIVs 130則可以電性連接到第一佈線層170、導電部件180或第四晶粒200。在一些實施例中，第二晶粒140和第三晶粒150被封裝在封裝膠體160內，而貫穿封裝膠體160的TIVs 130則配置在第二晶粒140和第三晶粒150的旁邊且環繞第二晶粒140和第三晶粒150。

圖4B為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖4B之半導體封裝10可按照圖1A、圖3A-3I以及圖1J所描述的製造流程來製造。如圖4B所示，在一些實施例中，半導體封裝10包括保護層250、第一晶粒110、第二佈線層126、第二晶粒140、第三晶粒150、封裝膠體160、第一佈線層170、第四晶粒200和導電部件180。在一些實施例中，第一晶粒110設置在第二佈線層126上，而第二晶粒140、第三晶粒150和封裝膠體160夾在第二佈線層126和第一佈線層170之間。在一些實施例中，如圖4B的結構配置所示，第一晶粒110是感測晶片，其包括一或多個感測器112。在某些實施例中，第一晶粒110包括至少一個指紋感測器例如光學指紋感測器或電容指紋感測器。在某些實施例中，如圖4B所示，導通孔120的兩相對端分別連接到第一晶粒110的接觸墊114a和第二佈線層126。在一些實施例中，TIVs 130的兩相對端分別連接到第二佈線層126和第一佈線層170。在一些實施例中，第二佈線層126設置在第一晶粒110和封裝膠體160之間，第二佈線層126和第一佈線層170分位於封裝膠體160的兩相對側。從圖4B中所示的配置看來，在某些實施例中，第二晶粒140和第三晶粒150設置在第一佈線層170的上表面170a上，第二晶粒140和第三晶粒150之接點141、151連接到第二佈線層126。導電部件180配置在第一佈線層170的下表面170b上且連接至第一佈線層170。在某些實施例中，第四晶粒200透過設置在第一佈線層170的下表面170b上的連接結構190而連接至第一佈線層170。

在本發明的一些實施例中，提供一種半導體封裝，其包括第一佈線層、第一晶粒、至少一第二晶粒、至少一第三晶粒、封裝膠體、貫穿介層孔、導電部件以及至少一第四晶粒。第一晶粒位於第一佈線層之上且具有至少一導通孔。第一晶粒包括至少一感測器。第二晶粒與第三晶粒配置於第一佈線層上且位於第一佈線層與第一晶粒之間。封裝膠體配置於第一佈線層上且位於第一佈線層與第一晶粒之間，並且封裝膠體包覆第二晶粒與第三晶粒。設置為貫穿過封裝膠體之貫穿介層孔位於第一佈線層與第一晶粒之間且位於所述至少一第二晶粒與所述至少一第三晶粒旁。貫穿介層孔電性連接至第一晶粒之至少一導通孔且電性連接至第一佈線層。導電部件電性連接至第一佈線層。第四晶粒電性連接至第一佈線層且配置於導電部件旁。

在本發明一些實施例中，半導體封裝更包括設置在封裝膠體上和介於封裝膠體、至少一第二晶粒、至少一第三晶粒和第一晶粒之間的介電材料層，其中介電材料層暴露半導體封裝的至少一導通孔和貫穿介層孔。在本發明一些實施例中，其中第一晶粒的至少一導通孔與封裝膠體中的貫穿介層孔直接接觸。在本發明一些實施例中，還包括設置在封裝膠體上介於第一晶粒和至少一第二晶粒和至少一第三晶粒之間的第二佈線層，其中至少一導通孔和貫穿介層孔連接至第二佈線層，並且第一晶粒是通過至少一導通孔電連接至第二佈線層。在本發明一些實施例中，其中至少一個感測器包括至少一個指紋感測器、至少一個CMOS感測器或其組合。在本發明一些實施例中，第四晶粒包括至少一個被動元件，連接結構配置在第四晶粒與第一佈線層之間而電性連接第四晶粒與第一佈線層。

在本發明的一些實施例中，提供一種半導體封裝，其包括第一佈線層、第一晶粒、至少一第二晶粒、至少一第三晶粒、貫穿介層孔以及封裝膠體。第一晶粒包括至少一個感測器和導通孔於其中，第一佈線層配置在第一晶粒之下。第二晶粒與第三晶粒配置在第一佈線層上且位於第一佈線層和第一晶粒之間。貫穿介層孔配置在第一佈線層上、位於第一佈線層和第一晶粒之間並且配置於至少一第二晶粒與至少一第三晶粒旁。導通孔的位置與貫穿介層孔的位置實質上大致對齊。第一晶粒的導通孔與貫穿介層孔電性連接，並且導通孔和貫穿介層孔電性連接至第一佈線層。封裝膠體配置於第一佈線層上且位於第一佈線層和第一晶粒之間，而且封裝膠體包覆密封至少一第二晶粒、至少一第三晶粒以及貫穿介層孔。

以上概述了多個實施例的特徵，使本領域具有通常知識者可更佳了解本發明的態樣。本領域具有通常知識者應理解，其可輕易地使用本發明作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本發明的精神與範疇，且本領域具有通常知識者在不悖離本發明的精神與範疇的情況下可對本文做出各種改變、置換以及變更。

10‧‧‧半導體封裝
100‧‧‧晶圓
102‧‧‧載體
110‧‧‧第一晶粒
111‧‧‧覆蓋層
112‧‧‧影像感測器
113‧‧‧透鏡陣列
114a‧‧‧接觸墊
114b‧‧‧感測器圖案
115‧‧‧框架結構
116‧‧‧導電接合結構
118‧‧‧訊號處理單元
120‧‧‧導通孔
122‧‧‧圖案化的介電材料層
126‧‧‧第二佈線層
130‧‧‧貫穿介層孔（TIVs）
140‧‧‧第二晶粒
141、151‧‧‧接點
150‧‧‧第三晶粒
145‧‧‧晶粒附著膜
160‧‧‧封裝膠體
170‧‧‧第一佈線層
170a‧‧‧上表面
170b‧‧‧下表面
172、128‧‧‧頂金屬圖案層
174、124‧‧‧底金屬圖案層
180‧‧‧導電部件
190‧‧‧連接結構
200‧‧‧第四晶粒
S110‧‧‧前表面
S140、S150‧‧‧主動表面
250‧‧‧保護層

圖1A到圖1J為依據本發明的一些實施例的半導體封裝製造方法的各種階段所形成之半導體封裝之剖面示意圖。圖2A為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖2B為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖3A到圖3I為依據本發明的一些實施例的半導體封裝製造方法的各種階段所形成之半導體封裝之剖面示意圖。圖4A為依據本發明的一些實施例的半導體封裝的剖面示意圖。圖4B為依據本發明的一些實施例的半導體封裝的剖面示意圖。

10‧‧‧半導體封裝

110‧‧‧第一晶粒

112‧‧‧影像感測器

114a‧‧‧接觸墊

114b‧‧‧感測器圖案

120‧‧‧導通孔

122‧‧‧圖案化的介電材料層

130‧‧‧貫穿介層孔(TIVs)

140‧‧‧第二晶粒

150‧‧‧第三晶粒

160‧‧‧封裝膠體

170‧‧‧第一佈線層

170a‧‧‧上表面

170b‧‧‧下表面

180‧‧‧導電部件

190‧‧‧連接結構

200‧‧‧第四晶粒

S110‧‧‧前表面

250‧‧‧保護層

Claims

一種半導體封裝，包括：一第一佈線層；一第一晶粒，配置於所述第一佈線層之上且具有至少一導通孔於其內，其中所述第一晶粒包括至少一感測器；至少一第二晶粒與至少一第三晶粒，配置於所述第一佈線層上且位於所述第一佈線層與所述第一晶粒之間；一封裝膠體，配置於第一佈線層上且位於第一佈線層與第一晶粒之間，而且所述封裝膠體包覆所述至少一第二晶粒與所述至少一第三晶粒；多個貫穿介層孔(TIVs)，設置為穿透所述封裝膠體、位於所述至少一第二晶粒與所述至少一第三晶粒旁並且位於所述第一佈線層與所述第一晶粒之間，其中所述多個貫穿介層孔電性連接至所述第一佈線層以及所述第一晶粒之所述至少一導通孔；多個導電部件，電性連接至所述第一佈線層；以及至少一第四晶粒，電性連接至所述第一佈線層且配置於所述多個導電部件旁。