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TW201801252A - 具有異質磊晶ｉｉｉ－ｎ源極／汲極的電晶體 - Google Patents

具有異質磊晶ｉｉｉ－ｎ源極／汲極的電晶體 Download PDF

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TW201801252A
TW201801252A TW105138704A TW105138704A TW201801252A TW 201801252 A TW201801252 A TW 201801252A TW 105138704 A TW105138704 A TW 105138704A TW 105138704 A TW105138704 A TW 105138704A TW 201801252 A TW201801252 A TW 201801252A
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TW
Taiwan
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crystal
source
iii
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drain
Prior art date
Application number
TW105138704A
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English (en)
Inventor
山薩塔克 達斯古塔
漢威 陳
馬可 拉多撒福傑維克
Original Assignee
英特爾股份有限公司
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Publication date
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Abstract

電晶體包括摻雜的異質磊晶III-N源極/汲極晶體。在實施例中，包括IV族或III-V族通道晶體的電晶體在閘極堆疊之其中一側上運用n+摻雜的III-N源極/汲極結構。該通道晶體之橫側拉伸應變可由在通道晶體與III-N源極/汲極晶體之間的晶格不匹配引起。在實施例中，運用非晶材料來將III-N材料之生長限制到僅單一通道晶體切面，允許形成能夠受到顯著應力的高品質的單晶源極/汲極。在一些實施例中，n+III-N源極/汲極晶體係生長在製造到鰭結構中的矽通道晶體之(110)或(111)表面上，用以形成拉伸應變的NMOS finFET。

Description

具有異質磊晶III-N源極/汲極的電晶體
本發明係關於具有異質磊晶III-N源極/汲極的電晶體。
積體電路(IC；Integrated circuit)持續在尺寸上微縮。經過矽為基礎的CMOS電晶體之最近的世代，已運用各種技術來隨著尺寸的縮小而獲得較高的電晶體驅動電流。在通道中的拉伸應變(tensile strain)能降低在n通道電晶體中電荷載子(charge carrier)之有效質量(effective mass)。在通道中的壓縮應變(compressive strain)能降低在p通道電晶體中電荷載子之有效質量。隨著在有效質量上的降低，電荷載子速度增加且改善驅動電流。藉由引入接近通道的各種壓力源(stressor)電晶體通道已被應變，例如高應力的Si3N4襯層已被沉積在電晶體之上，及/或已利用具有晶格不匹配的源極/汲極區域。
然而，需要感應用於發生帶分裂(band splitting)足夠的通道應變之應力的級數為高的，典型地在1~2MPa 的範圍中。在當這類高應力可以藉由在平面裝置中的各種手段達成的同時，更困難的是在非平面、finFET架構中如此進行。對於n通道矽裝置來說這特別適用，正如困難的是併入具有顯著小於矽的晶格常數的材料。例如，以1~2%C(Si：C)摻雜的矽典型地不會引入足夠的通道應變。
能夠在電晶體通道晶體中給予顯著的應變(特別是拉伸應變)的電晶體架構和製造這類電晶體的方法因此是有益的。
201‧‧‧場效電晶體
205‧‧‧基板
231‧‧‧通道晶體
232‧‧‧子鰭
240‧‧‧閘極電極
250‧‧‧接觸敷金屬
280‧‧‧層間介電質
303‧‧‧鰭
380‧‧‧隔離介電質
445‧‧‧橫側隔層
451‧‧‧凹入表面
470‧‧‧閘極心軸
550‧‧‧側壁表面
551‧‧‧側壁表面
552‧‧‧底部表面
570‧‧‧閘極心軸
651‧‧‧側壁表面
680‧‧‧非晶材料
780‧‧‧非晶材料
950‧‧‧III-N源極/汲極晶體
1035‧‧‧閘極介電質
201A‧‧‧鰭式場效電晶體
201B‧‧‧鰭式場效電晶體
1200‧‧‧系統
1205‧‧‧行動計算平台
1206‧‧‧資料伺服器機器
1210‧‧‧積體系統
1215‧‧‧電池
1225‧‧‧RF(無線)積體電路
1230‧‧‧電源管理積體電路
1235‧‧‧控制器
1250‧‧‧單片IC
1260‧‧‧插入物
1300‧‧‧計算裝置
1302‧‧‧主機板
1304‧‧‧處理器
1306‧‧‧通訊晶片
於此說明的材料係藉由範例的方式而非藉由在所附圖中的限制來闡述。為了闡述的簡潔和明確，在圖中所闡述的元件並不必要按比例繪示。例如，為了明確，一些元件之尺寸可相對於其它元件放大。進一步，在認為適合之下，參考標號在圖之間已被重覆來指示對應的或類比的元件。在圖中：圖1為依據實施例闡述以異質磊晶III-N源極和汲極形成電晶體之方法的流程圖；圖2為依據實施例具有異質磊晶III-N源極和汲極之電晶體的平面視圖；圖3A、4、5A、6A、7A及8A為依據一些實施例如進行以在圖1中闡述的方法選定的操作的平面電晶體結構之剖面視圖；圖3B、5B、6B、7B及8B為依據一些實施例如進行 以在圖1中闡述的方法選定的操作的非平面電晶體結構之剖面視圖；圖9A、9B及9C為依據一些實施例具有異質磊晶III-N源極和汲極晶體的平面電晶體結構之剖面視圖；圖9D及9E為依據一些實施例具有異質磊晶III-N源極和汲極晶體的非平面電晶體結構之剖面視圖；圖10A及10B為依據一些實施例如進行以在圖1中闡述的方法選定的操作的具有異質磊晶III-N源極和汲極晶體之非平面電晶體結構之剖面視圖；圖11A及11B為依據一些實施例具有異質磊晶III-N源極和汲極晶體的非平面電晶體結構之剖面視圖；圖12闡述依實施例闡述運用包括具有III-N源極/汲極晶體之finFET的SoC之行動計算平台和資料伺服器機器；以及圖13為依據一些實施例的電子計算裝置之功能方塊圖。
【發明內容及實施方式】
一或多個實施例係參考所附上的圖來說明。在當以細節描繪及討論特定組態和安排的同時，應了解，此係僅為了闡述的目的來完成。在相關領域中具有通常知識者將認知在不悖離本發明說明之精神及範圍下，其它組態及安排是可能的。對於相關領域中具有通常知識之該些者將為明白的是，於此說明的技術及/或安排可以並未於此 詳細地說明的各種其它系統及應用來運用。
在下列詳細說明中對附加的圖式作成參考，其形成圖式的一部分且闡述示範性實施例。進一步，要了解的是，可利用其它實施例，並且可在不悖離所請求的標的之範圍下作成結構及/或邏輯的改變。亦應注意的是，方向和參考，例如上、下、頂部、底部等，可僅被使用來在圖式中幫助圖之說明。因此，下列詳細的說明並不以限制的含意來採用，並且所請求標的之範圍係僅僅由所附加的申請專利範圍及他們的均等來界定。
在下列說明中，提出了眾多的細節。然而，對本領域具有通常知識者將明白的是，實施例可不以這些特定細節來實踐。在一些實例中，周知的方法及裝置係以方塊圖形式而非詳細地來繪示，以避免模糊各種實施例之特徵。貫穿本說明書對於「實施例」、「一實施例」或「一些實施例」的參考意味連同實施例說明的特別特徵、結構、功能或特性被包括在至少一實施例中。因此，在貫穿本說明書各處中詞彙「在實施例中」或「在一實施例中」或「一些實施例」之出現並不必然指的是相同的實施例。進一步而言，特別特徵、結構、功能、或特性可在一或多個實施例中以任何合適的方式來結合。例如，第一實施例可與第二實施例結合於在與兩個實施例關聯的特別特徵、結構、功能或特性不互斥的任何處。
如在說明書及附加的申請專利範圍中所使用的，單數形式「一種」、「一」及「該」係亦打算包括複 數形式，除非上下文另以明白地指示。亦將了解的是，如於此使用的術語「及/或」係指且包含關聯列舉的項目之一或多者之任一或所有可能的結合。
術語「耦接」和「連接」連同他們的衍生於此可被使用來說明組件之間的功能或結構關係。應了解，這些術語並不打算彼此為同義詞。相反地，在特定實施例中，「連接」可用來指示兩個或多個元件彼此直接實體、光學或電接觸。「耦接」可用來指示兩個或多個元件彼此直接或間接(在他們之間具有其它介入的元件)實體或電接觸，及/或兩個或多個元件彼此配合或互動(例如，如在引起有效關係之中)。
如於此使用的術語「在...之上」、「下...之下」、「在...之間」及「在...上」係指一組件或材料相對於其它組件或材料的相對位置，其中這類的實體關係是值得注意的。例如，在材料的上下文中，一材料或配置在另一者之上或之下的材料可直接接觸或可具有一或多個中介的材料。再者，配置於兩個材料或多個材料之間的一材料可直接與兩個層接觸或可具有一或多個中介的層。相較之下，第一材料或在第二材料「上」的材料係與該第二材料/材料直接接觸。類似的區別係用以在組件組合件之上下文中作成。
如貫穿本發明說明及在申請專利範圍中所使用的，由術語「至少一」或「一或多」加入的一連串項目可以意味該連串的術語之任一結合。例如，詞彙「A、B或 C之至少一者」可以意味A，B，C，A及B，A及C，B及C，或A、B及C。
於此所說明者為包括在非III-N通道晶體上生長的一或多個摻雜III-N半導體晶體的源極及/或汲極(亦即，源極/汲極)結構。III-N晶體可操作為電晶體之源極及/或汲極，其更運用閘極堆疊來調變在通道晶體內的導電性。異質磊晶III-N源極/汲極晶體可被重摻雜，並且具有III-N合金成分，其有著有益的低片電阻(low sheet resistance)和自通道晶體的帶偏移(band offset)。III-V晶體具有比通道晶體小的晶格常數，用以在通道晶體上給予應變。在一些實施例中，通道晶體為IV族半導體(例如，Si、Ge或SiGe)。在一些實施例中，通道晶體為III-V族半導體(例如，GaAs、InP、InAs等)。在有益的實施例中，為了至少晶格不匹配的原因，III-N源極/汲極晶體係用以在通道晶體內感應拉伸應變。在源極/汲極晶體與通道晶體之間的熱不匹配(例如，在線性熱膨脹系數中的不匹配)扮演如兩個效應可相對於在拉伸應力之下放置假晶(pseudomorphic)III-V源極/汲極晶體而為互補的角色。例如，在Si與GaN之間有~116%的CTE不匹配。不論起源，可善用在III-N源極/汲極晶體中的拉伸應力來在通道晶體中感應拉伸應變，其之至少部分於源極與汲極之間延伸的橫側方向上是有益的。
在一些實施例中，III-N(例如，GaN、InN、AlN、InGaN以及AlGaN)源極/汲極半導體有著具有c軸 實質上正交於III-N晶體自其上生長的通道晶體之種晶表面的六方晶結晶(hexagonal crystallinity)。取決於III-N成分，c面晶格常數a變化於約0.32nm與0.35nm之間。許多其它半導體晶體具有顯著較大的a晶格參數之值。舉例來說，a在矽(Si)中大約為0.543nm。SiGe之合金甚至更大成為Ge濃度之函數。III-V族合金，像是GaP、GaAs、InP、InAs以及InSb，全都具有至少與Si的一樣大的晶格常數。如此一來，可運用III-N晶體來在這些材料之任一者中引入顯著的應變。在其中電晶體運用這些示範性IV族或III-V族晶體其中一者作為通道的一些實施例中，如配置在通道之其一側上之源極及/或汲極的摻雜III-N晶體感應需要應變通道晶體之應力的1~2GP並且感應帶分裂以用於降低的載子有效質量。
III-N源極/汲極晶體形成具有通道晶體的異質接面(heterojunction)並且用於示範性IV族和III-V族通道晶體，在異質接面有著除了成分不對稱以外的晶體不對稱。舉例來說，通道晶體可具有立方或閃鋅礦(zinc blende)結晶，同時III-N源極/汲極晶體為六方晶。在一些示範性實施例中，晶體不對稱係藉由選定III-N晶體生長來管理，用以選定通道晶體之表面(例如，切面/刻面(facet))。因此，在當可輕易地運用任何數目的通道晶體切面作為種晶表面以用於亦為立方或閃鋅礦的源極/汲極晶體的同時，III-N晶體品質是上等的，其中III-N晶體生長係限於單通道晶體表面。較佳的III-N晶體品質係有 益地更受應力。對於示範性矽通道晶體，III-N生長係有益地被限制到(111)表面或(110)表面。該些表面之兩者皆能支援假晶III-N晶體之生長並且具有用於III-N晶體之足夠的晶格不匹配(對於(111)表面~17%的晶格不匹配且與對於(110)表面的30%一樣多)，用以在平面或非平面(例如，finFET或奈米線)電晶體架構其一者中的通道晶體上施加應力之1~2GPa。進一步而言，這些切面並未擺出(100)矽之極度晶格不匹配，其約41%，因而生長具有低於1×1011cm-2之較低的缺陷密度是相對地較低挑戰性。
在一些實施例中，閘極堆疊係配置在通道晶體之(100)表面之上，具有配置在通道晶體之相對端處的摻雜的III-N源極/汲極晶體。非晶材料可相對於通道晶體之種晶表面來配置，用以例如避免多晶質(polycrystalline)或III-N源極/汲極晶體之高度缺陷生長。在一些實施例中，促進在非晶材料之上的III-N源極/汲極晶體之橫側生長，同時非晶材料阻止可能另以成核的競爭式生長。
圖1為依據實施例闡述用於以異質磊晶III-N源極和汲極形成電晶體之方法101的流程圖。可實踐方法101以形成在圖2中闡述之場效電晶體(FET)201之平面或非平面的實施例。在平面視圖中所闡述，FET 201包括嵌入於層間介電質(ILD；inter-layer dielectric)280中的源極/汲極敷金屬(metallization)250，並且接觸摻雜的III-N半導體晶體。摻雜的III-N晶體更接觸配置於基板205上的 通道晶體231。通道231具有至少部分取決於寬度W1的電流承載寬度，具有更取決於通道晶體231之垂直高度(例如，z-維度)的非平面裝置之電流承載寬度。包括閘極電極240的閘極堆疊更配置在源極/汲極敷金屬250之間通道晶體231之部分上。
如圖2中所繪示，A-A’線通過通道晶體和源極/汲極晶體之縱向長度(longitudinal length)，同時B-B’線通過源極/汲極晶體之橫向長度(transverse length)。在其中基板為(100)矽之一些示範性實施例中，A-A’線係與基板之<110>方向對準。圖3A~11B提供沿著在圖2中闡述的A-A’線或B-B’線其一者的剖面視圖，並且在方法101(圖1)之說明中參照，用以闡述FET 201之各種平面及非平面實施例。
再參照圖1，方法101以在操作105接收包括通道晶體的基板來開始。方法101之上游可運用各種磊晶生長製程及/或圖案化製程，用以準備在操作105接受的基板。對於示範性IV族通道晶體，在操作105接受的基板可包含僅IV族材料(例如，Si、Ge、SiGe)。結晶取向(Crystallographic orientation)為用於一些實質上單晶矽基板實施例的(100)。然而，其它結晶取向亦為可能的，像是(但不限於)(111)或(110)。對於其它示範性III-V族通道晶體，在操作105接受的基板可包含在異質基板(像是矽基板)上磊晶生長的III-V半導體晶體之一或多層。其它基板材料亦為可能的，具有包括矽碳化物(SiC)、藍寶石 (sapphire)、III-V複合半導體(例如，GaAs、InP)、絕緣層上矽(SOI；semiconductor on insulator)或其它「非塊體(non-bulk)」基板。
圖3A闡述依據一些實施例用於平面電晶體沿著來自圖2的A-A’及B-B’線的剖面視圖。在闡述的示範性實施例中，通道晶體231係為具有以淺凹槽的形式之隔離介電質380的塊體基板205之部分。圖3B闡述依據一些實施例用於非平面電晶體沿著來自圖2的A-A’及B-B’線剖面視圖。在此示範性實施例中，通道晶體231為鰭303之部分，其自塊體基板205延伸，在隔離介電質308周圍上面鰭高度H1。可運用任何已知的技術達到這類鰭結構或包括通道晶體231的其它非平面結構。如在圖3B中進一步闡述的，子鰭232係配置於通道晶體231之下。在一些實施例中，子鰭232具有與基板205不同的材料成分，且在進一步實施例中，通道晶體231可具有與子鰭232不同的材料成分。例如，在通道晶體231為GaAs、InP、InAs、InGaAs、AlGaAs、GaP、AlAs、InGaP之其中一者時，子鰭232為GaAs、InP、InAs、InGaAs、AlGaAs、GaP、AlAs、InGaP之其中另一者。在其它實施例中，子鰭232和鰭231為相同的材料，像是(但不限於)Si。
回到圖1，方法101繼續在操作115處，其中通道區域係界定在通道晶體中。在一些實施例中，操作115需要在通道晶體之通道區域之上形成犧牲閘極堆疊。 可運用已知為合適於「後閘極(gate-last)」電晶體製造技術的任何犧牲閘極堆疊。或者，在「先閘極(gate-first)」技術中，操作115可能需要在通道晶體之通道區域之上形成最終閘極堆疊。對於這類實施例，可在操作115處運用已知合適於調變通道材料之導電性的任何閘極堆疊。在一些有益的實施例中，在操作115形成的(犧牲)閘極堆疊係沉積在通道晶體之至少(100)表面之上。
方法101繼續在操作125處，其中至少部分地蝕刻在操作115處界定的通道區域之相對側或端上的通道晶體之部分。在一些有益的實施例中，操作125需要暴露具有合適於種晶III-V晶體之晶格常數的通道半導體之所欲的晶體平面或切面。對於其中通道晶體包含矽且閘極堆疊配置在(100)表面上的示範性實施例，在操作125處暴露的晶體平面有益地為(111)或(110)。可在操作125處運用任何已知的結晶蝕刻製程作為通道晶體之成分的函數。在其中通道晶體包含矽的一些實施例中，運用TMAH為基礎的或KOH濕蝕刻。在其它實施例中，可在操作125處運用乾蝕刻或乾和濕蝕刻製程之結合、結晶或各向同性(isotropic)來暴露所欲的平面。在操作125處目標晶體平面之暴露可更造成一或多個其它晶體平面之暴露。
圖4、5A及6A闡述依據針對用於隨後III-N生長的(111)或(110)表面其一者的一些示範性平面電晶體實施例在完成蝕刻操作125時沿著A-A’及B-B’線的剖面視圖。在圖4、5A及6A中，橫側隔層445係配置在包括閘 極心軸(mandrel)470的犧牲閘極堆疊之其一側上。橫側隔層445可以為任何已知的介電質，像是(但不限於)SiO、SiN、SiON、SiCN等。閘極心軸470可例如包含多晶矽。在犧牲閘極堆疊之其一側上，在隔離介電質380之頂部表面之下將通道晶體231凹入。
圖4闡述一有益的實施例，其中犧牲閘極堆疊配置於通道晶體231之(100)頂部表面上，並且凹入表面451包含(111)晶體平面。對於這類實施例，通道晶體231在通道掩膜之下被蝕刻成具有比低部窄接近通道掩膜的頂部的梯形台面(trapezoidal mesa)。在一些進一步實施例中，橫側隔層445之至少部分(例如，3~4nm)係藉由蝕刻製程來低切(undercut)，例如藉由非選擇性的對(111)平面進行第一蝕刻，隨後選擇性的對(111)平面蝕刻。
圖5A闡述依據一些選替的平面電晶體實施例在完成操作125時沿著A-A’及B-B’線的剖面視圖，其中針對(110)晶體平面為用於III-N源極/汲極晶體的種晶表面。可進行由通道掩膜遮蔽的各向異性蝕刻(anisotropic etch)。各向異性蝕刻可基於選擇性的對(110)平面的結晶蝕刻劑，或簡單地為方向性製程。隨著犧牲閘極堆疊與通道晶體231之(100)頂部表面接觸，包含(110)晶體平面的凹入側壁表面551之暴露亦暴露了包含(100)晶體平面的凹入底部表面552。
圖6A闡述依據另一選替的平面電晶體實施例在完成操作125時沿著A-A’及B-B’線的剖面視圖，其中 針對(111)晶體平面為用於III-N源極/汲極晶體的種晶表面。對於這類實施例，通道晶體231被蝕刻成具有頂部寬於底部的梯形台面(trapezoidal mesa)。可藉由結合與在圖4及圖5A中闡述的結構關聯的蝕刻製程來達成這類蝕刻輪廓(etch profile)。例如，由通道掩膜遮蔽的第一各向異性蝕刻，隨後可為選擇性對(111)平面的結晶蝕刻劑(例如，TMAH)。在其中犧牲閘極電極與通道晶體231之(100)頂部表面接觸的一些實施例中，暴露包含(111)晶體平面之凹入側壁表面651，並且暴露包含(100)晶體平面的凹入底部表面552。
圖5B及6B闡述依據針對用於隨後III-N生長的(111)或(110)表面其一者的一些示範性非平面電晶體實施例在完成蝕刻操作125時沿著A-A’及B-B’線的剖面視圖。在圖5B及6B中，閘極心軸470和橫側隔層445係配置於通道晶體231之頂部表面之上，並且亦配置於通道晶體231之對立側壁之上。
圖5B闡述依據針對(110)通道側壁表面551之暴露的一些實施例在完成蝕刻操作125時沿著A-A’及B-B’線的剖面視圖。如在上面圖5A之上下文中所述，凹入蝕刻操作125亦暴露在底部表面552處的(100)平面。圖6B闡述依據一些選替的實施例在完成操作125時沿著A-A’及B-B’線的剖面視圖，其中針對(111)晶體平面為用於III-N源極/汲極晶體的種晶表面。類似於在圖6A中闡述的平面結構，通道晶體231被蝕刻成具有頂部寬於底部的 梯形台面(trapezoidal mesa)。由於鰭結構，選擇性對(111)平面(例如，TMAH)的結晶蝕刻劑達到此底切輪廓。對於其中犧牲閘極堆疊與通道晶體231之(100)頂部表面接觸的這類實施例中，暴露包含(111)晶體平面之凹入側壁表面651亦需要暴露包含(100)晶體平面的凹入底部表面552。對於其中鰭包括通道晶體231和子鰭232兩者的實施例中，底部表面552可為子鰭晶體232之晶體平面。
回到圖1，方法101繼續在操作135處，其中施用非晶材料到通道晶體之任何表面，而非III-N源極/汲極晶體係用以從其生長的平面。例如，在針對(111)切面作為用以在隨後III-N源極/汲極晶體生長期間中運用的種晶表面時，任何合適的成分之非晶材料係沉積在不是(111)平面的任何平面之上，用以避免競爭式生長正面。可針對其中在凹入蝕刻操作125期間產生的所有表面係合適於單晶態(single crystalline)III-N生長的實施例跳過操作135。例如，對於在圖4中闡述的實施例不需要進一步的遮蔽。然而，對於在圖5A、5B及6A、6B中闡述的實施例，在凹入底部表面552處的(100)平面係在操作135被遮蔽，因為在Si(100)上之單晶態III-N生長係明顯地更有挑戰性，其係由於更大的多的晶格不匹配(例如對於GaN的~41%不匹配)。進一步而言，若在III-N源極/汲極生長期間出現交叉晶體切面，則域的形成(domain formation)是難以控制的。
在一些實施例中，操作135需要沉積非晶介電 材料，像是(但不限於)礬土(Al2O3)、矽石(SiO)、碳摻雜矽石(SiOC)、碳摻雜矽(SiC)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)或是以矽為基礎的聚合物介電質(例如，HSQ或MSQ)。在操作135處沉積的非晶材料可與(犧牲)閘極堆疊之頂部表面進行平面化。如在用於示範性平面電晶體實施例的圖7A中或在用於示範性非平面電晶體實施例的圖7B中所進一步闡述的，非晶材料780之頂部表面係與閘極心軸470之頂部表面進行平坦化，例如使用任何已知的化學機械研磨(CMP；chemical-mechanical polishing)。非晶材料780回填蝕刻凹入而覆蓋底部表面552和側壁表面550或651。接著可凹入蝕刻平面化的非晶材料來針對於種晶III-N生長的表面切面之至少一部分進行再暴露(re-expose)。可運用在(犧牲)閘極堆疊和橫側隔層445之上選擇性對非晶材料780的任何蝕刻製程薄化非晶材料。如在圖8A及8B中闡述的，非晶材料780被蝕刻凹入來暴露側壁表面550或651而不暴露底部表面552。
回到圖1，方法101在操作145繼續，其中III-N源極/汲極晶體係生長在針對的通道晶體切面上(例如，用於示範性立方或閃鋅礦實施例的(111)或(110)平面之其一者)。III-N源極/汲極晶體之磊晶生長可利用任何已知的技術，像是(但不限於)金屬有機化學氣相沉積(MOCVD；metal-organic chemical vapor deposition)或分子束外延(MBE；molecular beam epitaxy)。在一些實施例 中，在操作145運用1050C之升高的溫度或更高，用以磊晶地生長假晶III-N源極/汲極晶體。可在生長操作145期間運用原位摻雜(in-situ doping)以達成如可能用於最低接觸電阻的高雜質摻雜劑濃度。在一些有益的NMOS實施例中，n型雜質摻雜劑物種之源極，像是矽，係在III-N生長操作145期間引入。III-N晶體可以為高度摻雜的n型，並且在有益的實施例中，在操作145處的III-N源極/汲極晶體生長包括至少1×1020雜質原子/cm3。
可在操作145處生長一或多個III-N合金成分。在一些有益的實施例中，在操作145處的異質磊晶生長係以成核步驟來起始，其中不連續膜，像是AlN，係形成在通道晶體之種晶表面上。除了作為成核層，AlN可以降低或避免在高溫處的Si及Ga的回熔蝕刻(meltback etching)。若運用成核層，則其有益地非常薄(例如，1~2nm)，用以避免引入具有會顯著地阻礙載子傳導的通道晶體的帶隙偏移。對於低溫生長(例如<800℃)，可避開AlN層。在一些有益的實施例中，在<800℃生長n型摻雜的InGaN而不用AlN層。包含In促進與隨後形成的接觸敷金屬的低電阻歐姆接觸(ohmic contact)。可選定In之數量來提供與通道晶體之有利的帶隙對準。例如，在通道晶體為矽時，III族組成可大約(40~45% In)，用以將矽通道晶體之傳導帶與InGaN源極/汲極晶體之傳導帶對準。
在一些實施例中，III-N源極/汲極晶體係以六方晶形式來生長，具有從通道晶體之種晶表面實質正交而 延伸的c軸。例如，c軸係實質地與用於其中種晶表面為(111)切面的實施例之通道晶體的<111>方向對準，或c軸實質地與用於其中種晶表面為(110)切面的實施例之通道晶體的<110>方向對準。在上下文中，「實質地」對準意味c軸可小於自種晶表面切面的法線至多5°。圖9A~9C闡述依據一些平面電晶體實施例配置於上面介紹的示範性(111)及(110)種晶表面上之摻雜的III-N源極/汲極晶體950之剖面視圖。圖9D~9E闡述依據一些非平面電晶體實施例配置於這些相同的種晶表面上之摻雜的III-N源極/汲極晶體950之剖面視圖。在一些實施例中，III-N源極/汲極晶體950之{000-1}平面係接近通道晶體231(Ga極性)，雖然N極性之生長亦合適於源極/汲極晶體950。
取決於種晶表面之定向，可設計垂直III-N生長或橫側磊晶過度生長條件以將在鄰近非晶材料之上的III-N晶體之生長面有利推進到可能用於給定電晶體間距(transistor pitch)(例如，接觸多晶間距或CPP)的程度。將III-N源極/汲極晶體之維度最大化可有益地增加在源極/汲極晶體中的應力，從而增加在通道晶體中的橫側應變。從在圖9A~9E中闡述的c軸之定向，其可以看到的是，用以促成較高c軸生長速率或較高c平面生長速率其一者的III-N生長條件係為特定電晶體架構之函數。因此，在一些實施例中，III-N生長操作可需要促成較高c軸或c平面生長速率其一者的磊晶生長條件(例如，第一III-N生長壓力、第一III-N生長溫度以及第一V/III生長先驅物 (precursor)比率)。III-N生長操作可更需要多個生長條件。例如，遵循在促成c軸生長的第一生長條件處的初始生長周期，可改變生長條件以促成摻雜的III-N源極/汲極晶體之橫側磊晶過度生長(LEO；lateral epitaxial overgrowth)，用以最佳的填充在操作125處形成的凹入。在一些實施例中，磊晶III-N源極/汲極晶體保持單晶，當其在非晶材料680(圖9B、9C及9E)之上推進時。接著非晶材料680變成配置於III-N源極/汲極晶體950與IV或III-V族半導體之(100)表面之間。
III-N源極/汲極晶體950之晶體品質可如III-N材料成分(例如，Al、In、Ga、%)、種晶表面之性質以及III-N生長條件之函數而變化。對通道晶體231施加應變係取決於能以假晶形式在III-N源極/汲極晶體950內被維持的應力之量。對於給定的III-N成分，較佳品質之晶體將在較大的應力之下。發明人已達成用於(111)及(110)矽表面兩者的卓越的GaN晶體品質。In之添加降低晶格不匹配，在有益的InGaN(例如，In0.4Ga0.6N)實施例中進一步改善晶體品質。因此，在一些實施例中，源極/汲極晶體950具有在108-1011/cm2之範圍中的位錯/差排密度(dislocation density)。據此，可在圖9A~9F中闡述的(犧牲)閘極堆疊之下引入橫側拉伸應變ε的III-N源極/汲極晶體950內達成高級數的拉伸應力。值得注意的是，將有用於這些結構之進入頁面(例如，x-維度)的平面中的拉伸成分。由於通道晶體231的體積從所有方向受約束，具有 被壓縮的平面651、552，其迫使其它平面伸長(係在拉伸應變之下)。接著，此拉伸應變增強通道晶體的載子傳導。
回到圖1，方法101隨著在操作155形成電晶體終端而完成。在一些示範性實施例中，形成閘極終端需要以具有合適用於通道晶體的性質之永久閘極堆疊取代犧牲閘極堆疊。圖10A~10B為闡述用於示範性非平面電晶體實施例的閘極取代的剖面視圖。可使用已知技術製造類似的結構以用於平面電晶體實施例。在闡述的範例中，ILD 280係沉積在III-N源極/汲極晶體950之上且與犧牲閘極堆疊之頂部表面進行平坦化。接著，以閘極介電質1035和閘極電極240取代犧牲閘極堆疊。閘極電極240可為任何金屬或已知具有合適的導電性及對於通道晶體231具有功函數差的半導體閘極電極1035可為任何高k(例如，HfO2、Al2O3等)及/或已知合適於IV族或III-V族通道晶體之傳統(例如，SiO2)介電材料。可利用任何已知介電沉積製程，像是CVD和ALD，來形成閘極介電質1035。可利用任何已知金屬沉積製程，像是CVD、ALD及/或PVD，來形成閘極電極240。
圖11A~11B為依據一些實施例闡述示範性IV或III-V finFET 201A~201B的剖面視圖。FinFET 201A~201B係更闡述具有源極/汲極接觸金屬化250。在闡述的範例中，接觸敷金屬250向下延伸通過層間介電質280和在(n+)摻雜的III-N源極/汲極晶體950上的地帶。接觸敷 金屬250之頂部表面係實質上與閘極電極240同平面。可使用已知技術製造類似的結構以用於平面電晶體實施例。可運用任何已知後端敷金屬製程來將電晶體201A、201B與其它電晶體及/或被動裝置互連以形成IC。
圖12依據一些實施例闡述在其中行動計算平台1205及/或資料伺服器機器1206運用包括至少一IV或III-V族finFET、平面或包括異質磊晶III-N源極/汲極的奈米線電晶體的IC的系統1200。在一些這類實施例中，CMOS IC包括nMOS和pMOS電晶體兩者。在一些實施例中，nMOS電晶體更包括配置於基板之上且與第一晶格常數關聯的第一IV族或III-V族半導體通道晶體。nMOS電晶體更包括配置於第一通道晶體之上的第一閘極堆疊。nMOS電晶體更包括在閘極堆疊的相對側上配置與第一通道晶體之端部接觸的摻雜的III-N源極和汲極晶體，源極和汲極晶體與小於第一晶格常數的晶格常數關聯。在一些實施例中，pMOS電晶體更包括配置於基板之上且與第二晶格常數關聯的第二IV族或III-V族半導體通道晶體。第二通道晶體可由與第一通道晶體相同或不同的成分(例如，第一晶格常數等於第二晶格常數)。pMOS電晶體更包括配置於第二通道晶體之上的第二閘極堆疊。pMOS電晶體更包括在閘極堆疊之相對側上配置與第二通道晶體之端部接觸的摻雜的IV族或III-V族源極和汲極晶體。這些源極和汲極晶體係與不小於第二晶格常數的晶格常數關聯，允許pMOS通道無應變的(unstrained)或當nMOS電晶體拉 伸地應變時為壓縮地應變之其一者。
伺服器機器1206可為任何商用伺服器，例如包括配置在機架(rack)內且一起連成網路以用於電子資料處理的任何數目的高效能計算平台，其在示範性實施例中包括封裝的單片IC 1250。行動計算平台1250可為組態用於電子資料顯示、電子資料處理、無線電子資料傳送等之各者的任何可攜裝置。例如，行動計算平台1205可為平板、智慧型電話、膝上型電腦等之任一者，並且可包括顯示螢幕(例如，電容式、電感式、電阻式或光學觸控螢幕)、晶片級或封裝級積體系統1210以及電池1215。
無論配置在展開視圖1220中闡述的積體系統1210內或為在伺服器機器1206內的獨立封裝晶片(stand-alone packaged chip)，封裝的單片IC 1250包括記憶體晶片(例如，RAM)或處理器晶片(例如，微處理器、多核心微處理器、圖形處理器等)，其包括至少一IV或III-V族finFET平面或包括異質磊晶III-N源極/汲極的奈米線電晶體，例如於其它處所說明的。單片IC 1250可進一步耦接到板、基板或插入物(interposer)1260，連同電源管理積體電路(PMIC；power management integrated circuit)1230、包括寬帶RF(無線)傳送器及/或接收器(TX/RX)的RF(無線)積體電路(RFIC)1225(例如，包括數位寬帶和類比前端模組，更包含在傳送路徑上的功率發大器和在接收路徑上的低雜訊放大器)，以及其控制器1235。
功能上來說，PMIC 1230可進行電池功率調 節、DC對DC轉換等，而所以具有耦接到電池1215的輸入且具有提供電流供應給其它功能模組的輸出。如進一步所闡述的，在示範性實施例中，RFIC 1225具有耦接到天線(未繪示)的輸出，用以實行許多無線標準或協定之任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE；long term evolution)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生，以及指定為3G、4G、5G或之上的任何其它無線協定。在選替的實行中，這些板級(board-level)模組之各者可被整合到耦接至單片IC 1250之封裝基板的分開的IC上或是整合在耦接至單片IC 1250之封裝基板的單IC內。
圖13為計算裝置1300之功能方塊圖，其依據本揭露之至少一些實行來安排。例如，可在平台1250或伺服器機器1206內側發現計算裝置1300。依據一些實施例，裝置1300更包括主機板1302，其主控許多組件，像是(但不限於)處理器1304(例如，應用處理器)，其可進一步併入包含異質磊晶III-N源極/汲極的finFET。處理器1304可實體地及/或電性地耦接至主機板1302。在一些範例中，處理器1304包括封裝在處理器1304內的積體電路晶粒。一般而言，術語「處理器」或「微處理器」可指任何裝置或裝置之部分，其從暫存器及/或記憶體處理電子資料，用以將電子資料變換成可進一步儲存在暫存器及/ 一記憶體中的其它電子資料。
在各種實施例中，一或多個通訊晶片1306亦可實體地及/或電性地耦接至主機板1302。在進一步實行中，通訊晶片1306可為部分的處理器1304。取決於其應用，計算裝置1300可包括可或不實體地及電性地耦接至主機板1302的其它組件。這些其它組件包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS；global positioning system)裝置、羅盤、加速度計、陀螺儀、揚聲器、攝像機以及大量儲存裝置(像是硬碟驅動器、固態驅動器(SSD；solid-state drive)、光碟(CD；compact disk)、數位多功能光碟(DVD；digital versatile disk)等)或類似者。
通訊晶片1306可致能無線通訊以用於將資料傳輸到計算裝置1300且從計算裝置1300傳輸資料。可使用術語「無線」及其衍生來描述電路、裝置、系統、方法、技術、通訊通道等，其可透過通過非固態媒體之調變的電磁放射來通訊資料。該術語並非暗示關聯的裝置不會包含任何線，雖然在一些實施例中他們可能不會。通訊晶片906可實行任何數目的無線標準或協定，包括(但不限於)於其它處所述的該些者。如所討論的，計算裝置1300可 包括複數個通訊晶片1306。舉例來說，第一通訊晶片可專用於較短範圍的無線通訊，像是Wi-Fi及藍牙，而第二通訊晶片可專用於較長範圍的無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者。
在當於此提出的某些特徵已參考各種實行說明的同時，本發明說明並不打算以限制的含意來理解。因此，於此說明的各種實行之修改以及其它實行(其對於本揭露所屬的技術領域具有通常知識者為明白的)被視為在於本揭露之精神及範圍內。
將認知的是，除上面詳細說明之該些者的實施例可在不悖離所附申請專利範圍之範圍下以修改及變更來實踐。例如，上面的實施例可包括如進一步在下面提供的特徵之特定結合：在一或多個第一實施例中，電晶體包含配置在基板之上的IV族或III-V族半導體通道晶體且與第一晶格常數關聯，包含配置在通道晶體之上的閘極堆疊，包含在閘極堆疊之第一側上配置與通道晶體之第一端部接觸的摻雜的III-N源極晶體，包含與小於第一晶格常數的晶格常數關聯的源極晶體，包含在閘極堆疊之第二側上配置與通道晶體之第二端部接觸的摻雜的III-N汲極晶體，包含與小於第一晶格常數的晶格常數關聯的汲極晶體，以及包含與源極和汲極晶體接觸的源極和汲極接觸敷金屬。
在第一實施例之推動中，通道半導體晶體包含 IV族晶格原子，閘極堆疊係配置在通道晶體之(100)表面之上，並且源極和汲極晶體係以c軸從通道晶體之切面的表面實質正交的延伸而為六晶面的，切面的表面並非(100)表面。
就在上面的第一實施例的推動中，源極和汲極晶體各者具有從通道晶體之(111)切面的表面實質正交而延伸的c軸。
就在上面的第一實施例的推動中，源極和汲極晶體各者具有從通道晶體之(110)切面的表面實質正交而延伸的c軸。
在第一實施例的推動中，非晶材料係配置於基板之上且相鄰於通道晶體，配置在IV族或III-V族半導體表面之晶體平面上的非晶材料不同於與III-N源極和汲極晶體接觸的通道晶體之晶體平面。
就在上面的第一實施例的推動中，非晶材料係與通道晶體之切面的表面之部分接觸，並且更配置在源極和汲極與IV族或III-V族半導體之下層(100)表面之間。
就在上面的第一實施例的推動中，電晶體包含從基板延伸的鰭，該鰭包括配置在子鰭之上的通道晶體，非晶材料配置於子鰭之(100)表面之上，以及源極和汲極晶體配置在非晶材料之上。
在第一實施例的推動中，通道晶體包含Si，並且源極和汲極晶體係為摻雜的n型且包含InGaN兩者。
就在上面的第一實施例的推動中，III-N源極和 汲極晶體係以Si來摻雜到至少1×1020原子/cm3，並且InGaN包含不多於40%的In。
在第一實施例之推動中，摻雜的III-N晶體具有不多於1011cm-2的位錯密度，並且閘極堆疊包含配置在高k閘極介電質上的金屬閘極電極。
在一或多個第二實施例中，CMOS IC包括nMOS電晶體，其更包括配置於子基板之上且與第一晶格常數關聯的第一IV族或III-V族半導體通道晶體、配置在第一通道晶體之上的第一閘極堆疊、在閘極堆疊之相對側上配置與第一通道晶體之端部接觸的摻雜的III-N源極和汲極晶體、與小於第一晶格常數的晶格常數關聯的源極和汲極晶體。CMOS IC更包括pMOS電晶體，其更包括配置於子基板之上且與第二晶格常數關聯的第二IV族或III-V族半導體通道晶體、配置在第二通道晶體之上的第二閘極堆疊、在閘極堆疊之相對側上配置與第二通道晶體之端部接觸的摻雜的IV族或III-V族源極和汲極晶體、與不小於第二晶格常數的晶格常數關聯的源極和汲極晶體。
在第二實施例之推動中，第一及第二通道晶體兩者皆包含IV族晶格原子。第一及第二閘極堆疊係配置在通道晶體之(100)表面之上。III-V源極和汲極晶體係以c軸從第一通道晶體之切面的表面實質正交地延伸而為六晶面的，該切面的表面並非(100)表面。
在一或多個第三實施例中，形成半導體裝置的方法包含：在與第一晶格常數關聯的IV族或III-V族半導 體通道晶體之(100)表面之上形成閘極堆疊，在閘極堆疊之第一側上於通道晶體之第一表面上異質磊晶地生長摻雜的III-N源極晶體，III-N源極晶體與小於第一晶格常數的晶格常數關聯且具有從第一表面實質正交地延伸的c軸，並且第一表面並非(100)表面，及在閘極堆疊之第二側上於通道晶體之第二表面上異質磊晶地生長III-N汲極晶體，III-N汲極晶體與小於第一晶格常數的晶格常數關聯並且具有從第二表面實質正交地延伸的c軸，並且第二表面並非(100)表面。
在第三實施例的推動中，方法更包含進行通道晶體之結晶蝕刻以在第一及第二表面上暴露(111)或(110)切面，並且從暴露的(111)或(110)切面異質磊晶地生長源極和汲極晶體。
就在上面的第三實施例的推動中，進行通道晶體之結晶蝕刻的步驟更包含暴露相鄰於通道晶體的(100)表面，並且該方法更包含在異質磊晶地生長源極和汲極晶體之前在相鄰於通道晶體的(100)表面之上沉積非晶材料。
就在上面的第三實施例之推動中，閘極堆疊係形成在通道之至少(100)矽表面上，並且異質磊晶地生長源極和汲極晶體的步驟更包含在非晶材料之上橫側地生長III-N材料。
在第三實施例之推動中，通道半導體晶體包含IV族晶格原子，並且異質磊晶地生長源極和汲極晶體的 步驟更包含生長摻雜矽的InxGa1-xN。
就在上面的第三實施例之推動中，矽參雜係為至少1×1020原子/cm3，並且x不多於0.4。
在第三實施例的推動中，方法更包含將通道形成到從基板之表面延伸的鰭中，鰭之頂部表面為(100)矽表面，並且進行通道晶體之結晶蝕刻以在第一及第二表面上暴露(111)或(110)切面，並且從暴露的(111)或(110)切面異質磊晶地生長源極和汲極晶體。
在第三實施例之推動中，形成閘極堆疊的步驟更包含在形成源極和汲極晶體之前形成犧牲閘極堆疊，並且在形成源極和汲極晶體之後以永久閘極堆疊取代犧牲閘極堆疊。
在第三實施例之推動中，異質磊晶地生長摻雜的III-N源極和汲極晶體的步驟更包含在第一及第二表面上生長AlIn成核層。
在第三實施例之推動中，方法更包含形成對III-N源極/汲極晶體的源極/汲極接觸敷金屬。
然而，上述實施例並不限於這方面，並且在各種實行中，上述實施例可包括承接僅這類特徵的子集、承接這類特徵之不同的次序、承接這類特徵之不同的結合，及/或承接除明白列出的該些特徵之額外的特徵。因此，本發明之範圍應參考所附申請專利範圍連同對這類申請專利範圍賦予之等效的全部範圍來決定。
201A‧‧‧鰭式場效電晶體
231‧‧‧通道晶體
240‧‧‧閘極電極
250‧‧‧接觸敷金屬
280‧‧‧層間介電質
445‧‧‧橫側隔層
680‧‧‧非晶材料
950‧‧‧III-N源極/汲極晶體
1035‧‧‧閘極介電質

Claims (22)

  1. 一種電晶體，包含：配置於基板之上且與第一晶格常數關聯的IV族或III-V族半導體通道晶體；配置於該通道晶體之上的閘極堆疊；在該閘極堆疊之第一側上配置與該通道晶體之第一端部接觸的摻雜的III-N源極晶體，該源極晶體與小於該第一晶格常數的晶格常數關聯；以及在該閘極堆疊之第二側上配置與該通道晶體之第二端部接觸的摻雜的III-N汲極晶體，該汲極晶體與小於該第一晶格常數的晶格常數關聯。
  2. 如申請專利範圍第1項的電晶體，其中：該通道半導體晶體包含IV族晶格原子；該閘極堆疊係配置在該通道晶體之(100)表面之上；以及該源極及汲極晶體係以c軸從該通道晶體之切面的表面實質正交地延伸而為六晶面的，該切面的表面並非(100)表面。
  3. 如申請專利範圍第2項的電晶體，其中：該源極及汲極晶體各者具有從通道晶體之(111)切面的表面實質正交而延伸的c軸。
  4. 如申請專利範圍第3項的電晶體，其中：該源極及汲極晶體各者具有從通道晶體之(110)切面的表面實質正交而延伸的c軸。
  5. 如申請專利範圍第1項的電晶體，其中非晶材料係配置於該基板之上且相鄰於該通道晶體，配置在IV族或III-V族半導體表面之晶體平面上的非晶材料不同於與該III-N源極及汲極晶體接觸的該通道晶體之晶體平面。
  6. 如申請專利範圍第5項的電晶體，其中該非晶材料係與通道晶體之切面的表面之部分接觸，並且更配置在該源極晶體及汲極與IV族或III-V族半導體之下層(100)表面之間。
  7. 如申請專利範圍第1項的電晶體，其中：該電晶體包含從該基板延伸的鰭，該鰭包括配置在子鰭之上的該通道晶體；該非晶材料係配置在該子鰭之(100)表面之上；以及該源極及汲極晶體係配置在該非晶材料之上。
  8. 如申請專利範圍第1項的電晶體，其中：該通道晶體包含Si；以及該源極及汲極晶體兩者皆為摻雜的n型並且包含InGaN。
  9. 如申請專利範圍第8項的電晶體，其中：該源極及汲極晶體係摻雜具有至少1x1020原子/cm3的Si；以及該InGaN包含不多於40%In。
  10. 如申請專利範圍第1項的電晶體，其中：該源極及汲極晶體具有不多於1011cm-2的位錯密度；以及 該閘極堆疊包含配置在高k閘極介電質上的金屬閘極電極。
  11. 一種CMOS積體電路(IC)，包含：nMOS電晶體，更包含：配置於基板之上且與第一晶格常數關聯的第一IV族或III-V族半導體通道晶體；配置於該第一通道晶體之上的第一閘極堆疊；在該閘極堆疊的相對側上配置與該第一通道晶體之端部接觸的摻雜的III-N源極及汲極晶體，該源極及汲極晶體與小於該第一晶格常數的晶格常數關聯；以及pMOS電晶體，更包含：配置於基板之上且與第二晶格常數關聯的第二IV族或III-V族半導體通道晶體；配置於該第二通道晶體之上的第二閘極堆疊；在該閘極堆疊的相對側上配置與該第二通道晶體之端部接觸的摻雜的IV族或III-V族源極及汲極晶體，該源極及汲極晶體與不小於該第二晶格常數的晶格常數關聯。
  12. 如申請專利範圍第11項的IC，其中：該第一及第二通道晶體兩者皆包含IV族晶格原子；該第一及第二閘極堆疊係配置在該通道晶體之(100)表面之上；以及該III-N源極及汲極晶體係以c軸從該第一通道晶體之切面的表面實質正交地延伸而為六晶面的，該切面的表面並非(100)表面。
  13. 一種形成半導體裝置的方法，該方法包含：在與第一晶格常數關聯的IV族或III-V族半導體通道晶體之(100)表面之上形成閘極堆疊；在該閘極堆疊之第一側上於該通道晶體之第一表面上異質磊晶地生長摻雜的III-N源極晶體，該III-N源極晶體與小於該第一晶格常數的晶格常數關聯且具有從該第一表面實質正交地延伸的c軸，並且該第一表面不同於(100)表面；以及在該閘極堆疊之第二側上於該通道晶體之第二表面上異質磊晶地生長摻雜的III-N汲極晶體，該III-N汲極晶體與小於該第一晶格常數的晶格常數關聯且具有從該第二表面實質正交地延伸的c軸，並且該第二表面不同於(100)表面。
  14. 如申請專利範圍第13項的方法，更包含：進行該通道晶體之結晶蝕刻以在該第一及第二表面上暴露(111)或(110)切面；以及從該暴露的(111)或(110)切面異質磊晶地生長該摻雜的III-N源極及汲極晶體。
  15. 如申請專利範圍第14項的方法，其中進行該通道晶體之該結晶蝕刻更包含暴露相鄰於該通道晶體的(100)表面，並且該方法更包含：在異質磊晶地生長該摻雜的III-N源極及汲極晶體之前，在相鄰於該通道晶體的該(100)表面之上沉積非晶材料。
  16. 如申請專利範圍第15項的方法，其中：該閘極堆疊係形成在該通道之至少(100)矽表面之上；以及異質磊晶地生長該摻雜的III-N源極及汲極晶體更包含在該非晶材料之上橫側地生長III-N材料。
  17. 如申請專利範圍第13項的方法，其中該通道半導體晶體包含IV族晶格原子；以及異質磊晶地生長該摻雜的III-N源極及汲極晶體更包含生長摻雜矽的InxGa1-xN。
  18. 如申請專利範圍第17項的方法，其中：該矽摻雜為至少1x1020原子/cm3；以及x不多於0.4。
  19. 如申請專利範圍第13項的方法，更包含：形成該通道晶體到自基板之表面延伸的鰭中，該鰭之頂部表面為(100)矽表面；以及進行通道晶體之結晶蝕刻以在該第一及第二表面上暴露(111)或(110)切面，並且從該暴露的(111)或(110)切面異質磊晶地生長摻雜的III-N源極及汲極晶體。
  20. 如申請專利範圍第13項的方法，其中形成該閘極堆疊的方法，更包含：在形成該III-N源極及汲極晶體之前，形成犧牲閘極堆疊；以及在形成該III-N源極及汲極晶體之後，以永久閘極堆疊取代該犧牲閘極堆疊。
  21. 如申請專利範圍第13項的方法，其中異質磊晶地生長該摻雜的III-N源極及汲極晶體更包含在該第一及第二表面上生長AlIn成核層。
  22. 如申請專利範圍第13項的方法，其中該方法更包含形成對該III-N源極/汲極晶體的源極/汲極接觸敷金屬。
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