[go: up one dir, main page]

TW201801242A - 具有混合金屬化之互連 - Google Patents

具有混合金屬化之互連 Download PDF

Info

Publication number
TW201801242A
TW201801242A TW106104431A TW106104431A TW201801242A TW 201801242 A TW201801242 A TW 201801242A TW 106104431 A TW106104431 A TW 106104431A TW 106104431 A TW106104431 A TW 106104431A TW 201801242 A TW201801242 A TW 201801242A
Authority
TW
Taiwan
Prior art keywords
metal
contact
trenches
dielectric layer
contact hole
Prior art date
Application number
TW106104431A
Other languages
English (en)
Other versions
TWI631661B (zh
Inventor
張洵淵
瑞龍 謝
Original Assignee
格羅方德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體公司 filed Critical 格羅方德半導體公司
Publication of TW201801242A publication Critical patent/TW201801242A/zh
Application granted granted Critical
Publication of TWI631661B publication Critical patent/TWI631661B/zh

Links

Classifications

    • H10W20/43—
    • H10W20/033—
    • H10W20/056—
    • H10W20/057—
    • H10W20/42—
    • H10W20/425—
    • H10W20/438—
    • H10W20/4403—
    • H10W20/4437—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions
    • H10P14/46—
    • H10W20/036—
    • H10W20/044—
    • H10W20/084—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本發明涉及具有混合金屬化的互連，其揭示形成具有混合金屬化互連的積體電路(IC)結構的方法。執行雙鑲嵌製程，以在介電層的上部中形成溝槽以及自該多個溝槽延伸至柵極電極及至源極/漏極區上的接觸塞的接觸孔。通過無電沉積在該多個接觸孔中沉積第一金屬，然後，沉積第二金屬。或者，執行單鑲嵌製程，以形成穿過介電層至柵極電極的第一接觸孔並通過無電沉積在其中沉積第一金屬。接著，執行雙鑲嵌製程，以在該介電層的上部中形成溝槽，包括橫穿該第一接觸孔的溝槽，並形成自該多個溝槽延伸至源極/漏極區上的接觸塞的第二接觸孔。然後，沉積第二金屬。

Description

具有混合金屬化之互連
本發明涉及積體電路(integrated circuit；IC)，尤其涉及形成具有混合金屬化互連(hybrid metallization interconnects)的IC結構的方法以及所得IC結構。
積體電路(IC)結構中的各場效應電晶體(field effect transistor；FET)會具有多個接觸(contacts)，該多個接觸包括：緊鄰該FET的源極/漏極區的頂部表面的多個接觸塞(在本發明中也被稱為TS塞)；自第一金屬層級(在本發明中也被稱為M0)中的線垂直延伸穿過層間介電材料至該多個接觸塞的源極/漏極接觸(在本發明中也被稱為CA接觸)，以及自該第一金屬層級中的線垂直延伸穿過該層間介電材料至該FET的柵極電極的柵極接觸(在本發明中也被稱為CB接觸)。歷史上，該多個接觸塞為鎢或鈷接觸塞，該源極/漏極接觸及柵極接觸為銅接觸，且該金屬層級包含銅線。不過，最近，IC結構已經發展為將鈷、而不是銅，用於該源極/漏極及柵極接觸。將鈷用於該多個接觸的一個優點是避免在該柵極接觸與柵極電極之間的界面處 的銅擴散，並因此避免可由銅擴散引起的性能變化(例如閾值電壓的改變)。將鈷用於該源極/漏極及柵極接觸的缺點包括因鈷的電阻率高於銅(例如5.6×10-8與1.7×10-8相比)而增加接觸電阻，以及因當前所用製造技術往往發生的疊置未對準(overlay misalignment)而增加接觸-線界面電阻和/或空洞。
針對上述，揭示形成包含一個或多個混合金屬化互連的積體電路(IC)結構的方法。在一種方法中，可執行雙鑲嵌製程，以在介電層的上部中形成金屬線的多個溝槽、以及自該多個溝槽延伸穿過該介電層的下部的多個接觸孔(例如第一接觸的接觸孔延伸至場效應電晶體(FET)的柵極電極，第二接觸的接觸孔延伸至該FET的源極/漏極區上的接觸塞)。通過無電沉積(electroless deposition)製程在該多個接觸孔中可沉積第一金屬，並接著沉積第二金屬以填充該多個溝槽。在另一種方法中，可執行單鑲嵌製程以形成穿過介電層至FET的柵極電極的第一接觸的第一接觸孔，且利用無電沉積製程在該第一接觸孔中可沉積第一金屬。在沉積該第一金屬以後，可執行雙鑲嵌製程以在該介電層的上部中形成金屬線的溝槽，包括橫穿該第一接觸孔的溝槽，並形成穿過該介電層的下部至該FET的源極/漏極區(source/drain regions)上的接觸塞的第二接觸的第二接觸孔。接著，可沉積第二金屬以填充該第二接觸孔及該多個溝槽。本發明中還揭示所得的IC結構。
尤其，在一種形成包含一個或多個混合金屬化互連的積體電路(IC)結構的方法中，在半導體晶圓上可形成場效應電晶體(FET)。具體地說，該FET可經形成而具有源極/漏極區、位於該源極/漏極區之間的通道區、以及位於該通道區上的柵極電極。在該源極/漏極區上方的該柵極電極的任一側可形成多個接觸塞。接著，在該FET上方，尤其在該柵極電極及接觸塞上方可形成介電層。隨後，可執行雙鑲嵌製程，以在該介電層的上部中形成金屬線的多個溝槽、以及自該多個溝槽垂直延伸穿過該介電層的下部的接觸的多個接觸孔。該多個接觸孔可包括例如垂直延伸至該柵極電極的第一接觸的第一接觸孔、以及垂直延伸至該多個接觸塞的第二接觸的第二接觸孔。在形成該多個溝槽及接觸孔以後，利用無電沉積製程在該多個接觸孔中可沉積第一金屬，並接著可沉積不同於該第一金屬的第二金屬，以填充該多個溝槽。
在另一種形成包含一個或多個混合金屬化互連的積體電路(IC)結構的方法中，場效應電晶體(FET)可類似地形成於半導體晶圓上，以使其具有源極/漏極區、位於該源極/漏極區之間的通道區以及位於該通道區上的柵極電極。在該源極/漏極區上方的該柵極電極的任一側可形成接觸塞。接著，在該FET上方，尤其在該柵極電極及接觸塞上方可形成介電層。隨後，可執行單鑲嵌製程，以形成垂直延伸穿過該介電層至該柵極電極的第一接觸的至少一個第一接觸孔，且利用無電沉積製程在該第一接觸孔中 可沉積第一金屬。接著，可執行雙鑲嵌製程以在該介電層的上部中形成金屬線的溝槽，包括橫穿該第一接觸孔的溝槽，以及自該多個溝槽垂直延伸穿過該介電層的下部至該接觸塞的第二接觸的第二接觸孔。可沉積不同於該第一金屬的第二金屬，以填充該第二接觸孔及該多個溝槽。
還揭示包含一個或多個混合金屬化互連的積體電路(IC)結構且其依據上述方法形成。具體地說，該IC結構可具有位於半導體晶圓上的場效應電晶體(FET)。此FET可具有源極/漏極區、位於該源極/漏極區之間的通道區以及位於該通道區上的柵極電極。該IC結構還可具有位於該FET的該源極/漏極區上的多個接觸塞、以及位於該FET上方(尤其位於該柵極電極及該多個接觸塞上方)的介電層。該IC結構還可具有位於該介電層的上部中的多條金屬線、以及自該多條金屬線垂直延伸穿過該介電層的下部的多個接觸。該多個接觸可包括垂直延伸至該柵極電極的第一接觸以及垂直延伸至該多個接觸塞的第二接觸。該第一接觸可具有緊鄰該柵極電極的活化材料以及緊鄰該活化材料的第一金屬。在一種該IC結構中，該第二接觸可類似地具有緊鄰該多個接觸塞的活化材料以及緊鄰該活化材料的該第一金屬。在另一種該IC結構中，該第二接觸可不具有該第一金屬，而是可由不同於該第一金屬的第二金屬製成。在任一情況下，該多條線可由該第二金屬製成。
10‧‧‧接觸塞
20‧‧‧鈷源極/漏極接觸
30‧‧‧鈷柵極接觸
50‧‧‧柵極電極
61、63‧‧‧層間介電材料層
62‧‧‧蝕刻停止層
91‧‧‧鈷
99‧‧‧圈選區域
102、104、106、112、114、116、118、120、122、124、126、128、130、132、134、136‧‧‧製程
200A、200B‧‧‧IC結構
201‧‧‧絕緣體上半導體晶圓
202‧‧‧半導體襯底
203‧‧‧絕緣體層
205‧‧‧溝槽隔離區
204‧‧‧半導體層
206‧‧‧源極/漏極區
207‧‧‧通道區
220、230‧‧‧接觸
240‧‧‧柵極側間隙壁
250‧‧‧柵極電極
260‧‧‧介電層
270‧‧‧線
280‧‧‧溝槽
281、282‧‧‧接觸孔
291‧‧‧第一金屬
292‧‧‧第二金屬
293‧‧‧活化材料
295‧‧‧擴散阻擋層
通過參照附圖從下面的詳細說明將更好地 理解本發明，附圖並不一定按比例繪製，且附圖中：第1圖顯示所揭示的形成包含一個或多個混合金屬化互連的積體電路(IC)結構的方法的流程圖；第2A圖顯示示例的部分完成IC結構的剖視圖，其依據第1圖的方法形成並具有兩個相鄰的FET，該相鄰FET具有共用源極/漏極區及多指柵極結構；第2B圖顯示第2A圖中所示的該部分完成IC結構的另一個剖視圖；第2C圖顯示第2A圖中所示的該部分完成IC結構的又一個剖視圖；第3圖顯示依據第1圖的方法形成的部分完成IC結構的剖視圖；第4圖顯示依據第1圖的方法形成的部分完成IC結構的剖視圖；第5圖顯示依據第1圖的方法實施例A形成的部分完成IC結構的剖視圖；第6圖顯示依據第1圖的方法實施例A形成的部分完成IC結構的剖視圖；第7A至7C圖顯示在第1圖的方法實施例A的製程116所沉積的第一金屬的可替代填充水平的剖視圖；第8A圖顯示依據第1圖的方法實施例A形成的已完成IC結構的剖視圖；第8B圖顯示第8A圖中所示的該IC結構的 另一個剖視圖；第9A至9C圖顯示第8A圖的該IC結構的可替代混合互連配置的剖視圖；第10圖顯示依據第1圖的方法實施例B形成的部分完成IC結構的剖視圖；第11圖顯示依據第1圖的方法實施例B形成的部分完成IC結構的剖視圖；第12圖顯示依據第1圖的方法實施例B形成的部分完成IC結構的剖視圖；第13A及13B圖顯示在第1圖的方法實施例B的製程128所沉積的第一金屬的可替代填充水平的剖視圖；第14A圖顯示依據第1圖的方法實施例B形成的已完成IC結構的剖視圖；第14B圖顯示第8A圖中所示的該IC結構的另一個剖視圖；第15A及15B圖顯示第14A圖的該IC結構的可替代混合互連配置的剖視圖；以及第16圖顯示現有技術的IC結構的剖視圖。
如上所述，積體電路(IC)結構中的各場效應電晶體(FET)會具有多個接觸，該多個接觸包括：緊鄰該FET的源極/漏極區的頂部表面的接觸塞(在本發明中也被稱為TS塞)；自第一金屬層級(在本發明中也被稱為M0)中 的線垂直延伸穿過層間介電材料至該多個接觸塞的源極/漏極接觸(在本發明中也被稱為CA接觸)，以及自該第一金屬層級中的線垂直延伸穿過該層間介電材料至該FET的柵極電極的柵極接觸(在本發明中也被稱為CB接觸)。歷史上，該多個接觸塞為鎢或鈷接觸塞，該源極/漏極接觸及柵極接觸為銅接觸，且該金屬層級包含銅線。不過，最近，IC結構已經發展為將鈷而不是銅用於該源極/漏極及柵極接觸。將鈷用於該多個接觸的一個優點是避免在該柵極接觸與柵極電極之間的界面處的銅擴散，並因此避免可由銅擴散引起的性能變化(例如閾值電壓改變)。
將鈷用於該源極/漏極及柵極接觸的缺點包括因鈷的電阻率高於銅(例如5.6×10-8與1.7×10-8相比)而增加接觸電阻，以及因當前所用製造技術往往發生的疊置未對準而增加接觸-線界面電阻和/或空洞。更具體地說，如第16圖中所示，具有鈷源極/漏極接觸20、鈷柵極接觸30以及第一金屬層級(也就是M0層級)中的銅線70的半導體結構通常通過使用離散的單鑲嵌製程製造。也就是說，單鑲嵌製程用以形成向下穿過層間介電材料層61至源極/漏極區上的一個或多個接觸塞10及一個或多個柵極電極50的接觸孔，並用鈷91填充該多個接觸孔，從而分別形成一個或多個源極/漏極接觸20及一個或多個柵極接觸30。隨後，在接觸20、30上方的層間介電材料層61上形成蝕刻停止層62，並在蝕刻停止層62上沉積額外層間介電材料層63。接著，使用另一個單鑲嵌製程形成穿過額外層間介 電材料層63及蝕刻停止層62的溝槽，並用銅92填充該多個溝槽，從而在接觸20、30上方的第一金屬層級(M0)中形成線。不幸的是，如上所述，使用該多個離散的單鑲嵌製程形成該多個接觸及線可導致疊置問題，尤其可導致給定的線僅部分疊置於給定的接觸上方(如圈選區域99中所示)，其有效增加接觸電阻。在極端情況下，疊置未對準可導致該給定的線完全錯過該給定的接觸，從而在該接觸與線之間形成空洞或斷開(未顯示)。
針對上述，揭示形成包含一個或多個混合金屬化互連的積體電路(IC)結構的方法。在一種方法中，可執行雙鑲嵌製程，以在介電層的上部中形成多個溝槽、以及自該多個溝槽延伸穿過該介電層的下部的多個接觸孔(例如延伸至場效應電晶體(FET)的柵極電極以及延伸至該FET的源極/漏極區上的接觸塞的接觸孔)。通過無電沉積製程在該多個接觸孔中可沉積第一金屬，並接著可沉積第二金屬以填充該多個溝槽。在另一種方法中，可執行單鑲嵌製程以形成穿過介電層至FET的柵極電極的第一接觸孔，且利用無電沉積製程在該第一接觸孔中可沉積第一金屬。在沉積該第一金屬以後，可執行雙鑲嵌製程以在該介電層的上部中形成溝槽，包括橫穿該第一接觸孔的溝槽，並形成穿過該介電層的下部至該FET的源極/漏極區上的接觸塞的第二接觸孔。接著，可沉積第二金屬以填充該多個第二接觸孔及該多個溝槽。本發明中還揭示所得的IC結構。
尤其，請參照第1圖的流程圖，本發明中揭示形成包含一個或多個混合金屬化互連的積體電路(IC)結構的方法。在各該方法中，在半導體晶圓上可形成場效應電晶體(FET)(102，見第2A至2C圖)。在半導體晶圓上形成FET的各種技術為已知技術，因此本說明書省略這些技術的細節，以使讀者關注所揭示方法的顯著態樣。不過，一般來說，形成FET的技術包括設置半導體層。此半導體層可例如為絕緣體上半導體(semiconductor-on-insulator；SOI)晶圓201的半導體層204，該晶圓包括半導體襯底202(例如矽襯底或任意其它合適的半導體襯底)、位於該半導體襯底202上的絕緣體層203(例如二氧化矽(SiO2)層或任意其它合適的絕緣體層)、以及位於該絕緣體層203上的半導體層204(例如矽層、矽鍺層、氮化鎵層或任意其它合適的半導體層)。或者，該半導體層可為塊體半導體晶圓的上部(例如矽晶圓或任意其它合適的晶圓，例如混合取向(hybrid orientation；HOT)晶圓)，其中，該上部通過例如深阱(未顯示)與該晶圓的下部隔離。在該半導體層中可定義半導體基體(例如通過形成溝槽隔離區205)。隨後，在該半導體基體中的通道區207上方可形成柵極結構(其包括柵極介電層以及位於該柵極介電層上的柵極電極250)；在該柵極上可形成柵極側間隙壁240；以及在通道區207的相對側上的該半導體基體內可形成源極/漏極區206及可選的其它組件(例如源極/漏極延伸區、環狀區(halo)等)。第2A圖顯示具有兩個相鄰FET的示例部分完成IC結構，該兩 個相鄰FET具有共用的源極/漏極區及多指(multi-finger)柵極結構(具有柵極介電層以及位於該柵極介電層上的柵極電極250)。此多指柵極結構包括分別橫穿該兩個FET的通道區207的兩個基本平行的第一部分(也就是兩指)(見第2B圖)、以及位於溝槽隔離區205上方且基本垂直於並接觸該第一部分的端部的第二部分(見第2C圖)。所揭示方法中所包括的額外製程步驟在下面進行詳細說明並就第2C圖中所示的結構進行示例。不過，應當理解，附圖並非意圖限制且可就任意FET執行該額外製程步驟，該FET形成於半導體晶圓上，具有源極/漏極區、位於該源極/漏極區之間的通道區、以及位於該通道區上的柵極結構，且其需要至該源極/漏極區及該柵極結構的接觸。
在源極/漏極區206上方可形成接觸塞210，使它們通過柵極側間隙壁240與柵極電極250電性隔離(104，見第3圖)。這些接觸塞210可為例如自對準金屬塞，例如鈷或鎢塞。此類接觸塞可例如通過使用選擇性化學氣相沉積技術或任意其它合適的沉積技術形成(例如非選擇性沉積之後，接著執行回蝕刻製程或化學機械拋光(chemical-mechanical polishing；CMP)製程)。在任何情況下，接觸塞210可經形成而具有與柵極電極250的高度大約相等的高度，如圖所示。
在形成接觸塞210之後，可接著在該FET上方，尤其在柵極電極250、柵極側間隙壁240及接觸塞210上方形成介電層260(106，見第4圖)。介電層260可包 括一個或多個層間介電(interlayer dielectric；ILD)材料層。此ILD材料可為例如氧化矽或任意其它合適的ILD材料(例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)、氟化四乙氧基矽烷(fluorinated tetraethyl orthosilicate；FTEOS)等)。
在一個方法實施例中(在第1圖的流程圖中被稱為實施例A)，在製程106在該FET上方形成介電層260以後，可執行雙鑲嵌製程，以在介電層260的上部中形成金屬線的溝槽280、以及自溝槽280垂直延伸穿過介電層260的下部的接觸的接觸孔(112，見第5圖)。本領域的技術人員將意識到，在雙鑲嵌製程中，執行第一次光刻及蝕刻之後接著執行第二次光刻及蝕刻，以分別在該介電層中定義該多個溝槽及該多個接觸孔。具體而言，可執行該雙鑲嵌製程，以使所得接觸孔包括例如自溝槽垂直延伸穿過介電層260的下部至柵極電極250的至少一個第一接觸(也就是至少一個CB接觸)的至少一個第一接觸孔281、以及自溝槽垂直延伸穿過介電層260的下部至源極/漏極區206上的接觸塞210的第二接觸(也就是CA接觸)的第二接觸孔282。第5圖顯示自不同溝槽280垂直延伸的第一接觸孔281及第二接觸孔282，以使該第一接觸及第二接觸一經如下面詳細所述形成即會與不同的線電性連接。不過，作為替代，第一接觸孔281與第二接觸孔282可自同一溝槽延伸，以使該第一接觸及第二接觸一經如下面詳細所述形成即會與同一條線電性連接(例如在漏極電壓控制 柵極電極的情況下)。
在製程112形成溝槽280及接觸孔281至282以後，在接觸孔281至282的底部表面上(也就是在柵極電極250及接觸塞210上)可沉積活化材料293的薄膜(例如鈀或其它合適的活化材料)，以選擇性活化接觸孔281至282的底部表面(也就是改善該底部表面的催化活性)(114，見第6圖)。活化材料293的薄膜可通過例如濕式、無電鍍(electroless plating)製程沉積於接觸孔281至282的底部表面上，該製程可在金屬表面上選擇性塗布活化材料，例如鈀。接著，還是通過使用無電沉積製程直接在活化材料293的薄膜上的接觸孔281至282中可沉積第一金屬(例如鈷)(116，見第6圖)。
本領域的技術人員將意識到，在無電沉積(也被稱為無電鍍或自催化鍍)中，將該部分完成結構置於無電鍍浴槽中。該無電浴槽通常包括金屬離子(例如鈷離子)水溶液、絡合劑及還原劑。該浴槽也可包括穩定劑、各種添加劑及緩衝劑、以及速率促進劑，以加速或減慢該沉積製程。金屬沉積因氧化還原反應而發生，且無需電流或功率供應、陽極、電池或整流器。
在製程116的第一金屬291的沉積可繼續直至第一金屬291完全填充該活化材料上方的接觸孔281至282的部分，且可於第一金屬291的頂部表面的水平與溝槽280的底部表面的水平大約共面時停止(例如，如第6圖中所示並且也如第7A圖中所示)。或者，在製程116的第 一金屬291的沉積可繼續直至第一金屬291部分填充該接觸孔281至282在該活化材料上方的該部分為止，且可於第一金屬291的頂部表面的水平處於溝槽280的底部表面的水平下方某預定距離時停止(例如，如第7B圖中顯示)。或者，在製程116的第一金屬291的沉積可繼續直至第一金屬291完全填充該接觸孔281至282在該活化材料上方的該部分並部分填充溝槽280(也就是過填充該多個接觸孔)為止，且可於第一金屬291的頂部表面的水平處於溝槽280的底部表面的水平上方某預定距離時停止(例如，如第7C圖中顯示)。
在沉積第一金屬291之後，接著可選擇地共形沉積擴散阻擋層295，並可在擴散阻擋層295上沉積不同於第一金屬291的第二金屬292(118-120，見第8A圖)。具體地說，通過使用傳統的沉積技術(例如物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、或其它合適的技術)，可共形沉積呈現高原子擴散阻力(也就是呈現低原子擴散率)的任意合適的導電材料。此類擴散阻擋層295可較薄，且可例如為鉻層、釕層、鉭層、氮化鉭層、氧化銦層、鎢層、氮化鎢層、鈦層、氮化鈦層，或如上所述的任意其它合適的導電阻擋材料。第8B圖顯示第8A圖中所示的所得IC結構的剖視圖，並顯示至該柵極結構的第一接觸230相對至該源極/漏極區上方的接觸塞210的第二接觸220的示例位置。本領域的技術人員將意識到，附圖並非意圖限制，且第一 接觸230的位置可變化(例如第一接觸230可不與任意第二接觸220對齊)。另外，本領域的技術人員將意識到，在不同的FET配置中，例如，在分立的、基本為矩形的柵極結構橫穿該FET的通道區的FET配置中，至該柵極結構的該第一接觸可位於該柵極結構的一端，相對於至該源極/漏極區上的該多個接觸塞的該多個第二接觸偏離。
另外，如第9A至9C圖所示，阻擋層295將緊鄰第一金屬291的頂部表面，並將作為該多個接觸孔的暴露表面(如有的話)的襯裡以及溝槽280的暴露表面的襯裡。也就是說，如果第一金屬291的頂部表面與溝槽的底部表面齊平，則阻擋層295將緊鄰第一金屬291的頂部表面，並將作為該溝槽的暴露側壁及底部表面的襯裡(見第9A圖)。如果第一金屬291的頂部表面處於溝槽的底部表面的水平下方，則阻擋層295將緊鄰第一金屬291的頂部表面，將作為該接觸孔的上部的暴露側壁的襯裡，並且還將作為該溝槽的暴露側壁及底部表面的襯裡(見第9B圖)。如果第一金屬291的頂部表面處於溝槽的底部表面的水平上方，則阻擋層295將緊鄰第一金屬291的頂部表面，並將作為該溝槽的上部的暴露側壁的襯裡(見第9C圖)。在製程120沉積的第二金屬292可為銅。例如，(例如通過物理氣相沉積(PVD)或其它合適技術)在阻擋層295上可沉積銅晶種層(未顯示)。接著，通過使用電鍍製程可進一步沉積額外的銅。或者，第二金屬292可為用於金屬層級線形成的任意合適的金屬材料。在任何情況下，沉積第二金屬 292的製程可繼續直至溝槽280被填充為止。
在製程120沉積該第二金屬之後，接著可自介電層260的頂部表面移除所有導電材料(例如通過使用化學機械拋光(CMP)製程)(122)，從而完成在該多個溝槽中的線270的形成、在該至少一個第一接觸孔中的延伸至柵極電極250的至少一個第一接觸230的形成(也就是至少一個CB接觸)、以及在該第二接觸孔中的延伸至該源極/漏極區上的接觸塞210的第二接觸220的形成(也就是CA接觸)。如此，第8A至8B圖中所示的所得IC結構200A具有混合金屬化互連。為此揭示目的，混合金屬化互連為包含不同金屬(包括至少第一金屬291及第二金屬292)的互連(也就是接觸、線，或組合的接觸/線結構)。在IC結構200A中，接觸220至230可為混合金屬化互連(例如，如第9B圖中所示)；線270可為混合金屬化互連(例如，如第9C圖中所示)；或者，組合的接觸220或230/線270結構可為混合金屬化互連(例如，如第9A圖中所示)。應當理解，該混合金屬化的位置將依賴於在製程116的第一金屬291的沉積何時停止。
在另一個方法實施例(在第1圖的流程圖中被稱為實施例B)中，在製程106於該FET上方形成介電層260以後，可執行單鑲嵌製程，以形成自頂部表面垂直延伸穿過介電層260至柵極電極250的至少一個第一接觸(也就是至少一個CB接觸)的至少一個第一接觸孔281(124，見第10圖)。本領域的技術人員將意識到，在單鑲嵌製程 中，執行單次光刻及蝕刻。
在製程124形成第一接觸孔281以後，在第一接觸孔281的底部表面上(也就是在柵極電極250上)可沉積活化材料293的薄膜(例如鈀或其它合適的活化材料)，以選擇性活化第一接觸孔281的底部表面(也就是改善底部表面的催化活性)(126，見第11圖)。活化材料293的薄膜可通過例如濕式、無電鍍製程沉積於第一接觸孔281的底部表面上，該製程可在金屬表面上選擇性塗布活化材料，例如鈀。接著，還是通過使用無電沉積製程直接在該活化材料293的薄膜上的第一接觸孔281中可沉積第一金屬291(例如鈷)(128，見第11圖)。參見上面有關方法實施例A的製程步驟116中的鈷的無電沉積的詳細討論。
在製程128的第一金屬291的沉積繼續直至第一金屬291完全填充第一接觸孔281在活化材料293上方的部分為止。或者，在製程128的第一金屬291的沉積繼續直至第一金屬291部分填充第一接觸孔281在活化材料293上方的部分為止，並可停止於介電層260的頂部表面的水平下方的某預定距離(如第11圖中所示)。
接著，可執行雙鑲嵌製程，以在介電層260的上部中形成金屬線的溝槽280，包括橫穿第一接觸孔281的溝槽(也就是包圍或蝕刻穿過第一接觸孔281的上部)，以及自溝槽280垂直延伸穿過介電層260的下部至源極/漏極區206上的接觸塞210的第二接觸(也就是CA接觸)的第二接觸孔282(130，見第12圖)。本領域的技術人員將 意識到，在雙鑲嵌製程中，在執行第一次光刻及蝕刻之後，接著執行第二次光刻及蝕刻，以分別在該介電層中定義溝槽及接觸孔。第12圖顯示第一接觸孔281被一個溝槽橫穿且第二接觸孔282自一個不同的溝槽垂直延伸，以使該第一接觸及第二接觸一經如下面詳細所述形成即會與不同的線電性連接。不過，作為替代，第二接觸孔282可自橫穿第一接觸孔281的同一溝槽垂直延伸，以使該第一接觸及第二接觸一經如下面詳細所述形成即會與同一條線電性連接(例如在漏極電壓控制柵極電極的情況下)。還應當注意，依據第一接觸孔281中第一金屬291的填充水平及溝槽280的深度，在完成製程130以後，第一接觸孔281中的第一金屬291的頂部表面可與橫穿其的該溝槽的底部表面基本共面(例如，如第12及13A圖中所示)或者處於該底部表面下方一定距離(例如，如第13B圖中所示)。
接著，可選擇地共形沉積擴散阻擋層295，並可在擴散阻擋層295上沉積不同於第一金屬291的第二金屬292(132至134，見第14A圖)。具體地說，通過使用傳統的沉積技術(例如物理氣相沉積(PVD)、化學氣相沉積(CVD)，或其它合適技術)，可共形沉積呈現高原子擴散阻力(也就是呈現低原子擴散率)的任意合適的導電材料。此類擴散阻擋層295可較薄，且可例如為鉻層、釕層、鉭層、氮化鉭層、氧化銦層、鎢層、氮化鎢層、鈦層、氮化鈦層，或如上所述的任意其它合適的導電阻擋材料。第14B圖顯示第14A圖中所示的所得IC結構的剖視圖，並顯示至柵 極結構250的第一接觸230相對至該源極/漏極區上方的接觸塞210的第二接觸220的示例位置。本領域的技術人員將意識到，附圖並非意圖限制，且第一接觸230的位置可變化(例如第一接觸230可不與任意第二接觸220對齊)。另外，本領域的技術人員將意識到，在不同的FET配置中，例如，在分立的、基本為矩形的柵極結構橫穿該FET的通道區的FET配置中，至該柵極結構的該第一接觸可位於該柵極結構的一端，相對於至該源極/漏極區上的該多個接觸塞的該多個第二接觸偏離。
另外，如第14A圖中所示，阻擋層295將作為第二接觸孔282及該多個溝槽的襯裡。另外，阻擋層295將緊鄰第一接觸孔281中的第一金屬291的頂部表面，並將作為第一接觸孔281的暴露表面(如有的話)及上方該溝槽的暴露表面的襯裡。也就是說，如果第一金屬291的頂部表面與第一接觸孔281上方的溝槽的底部表面齊平，則阻擋層295將緊鄰第一金屬291的頂部表面，並將作為第一接觸孔281上方的該溝槽的暴露側壁及底部表面的襯裡(見第15A圖)。如果第一接觸孔281中的第一金屬291的頂部表面處於上方該溝槽的底部表面的水平下方，則阻擋層295將緊鄰第一金屬291的頂部表面，將作為該第一接觸孔的上部的暴露側壁的襯裡，並且還將作為上方該溝槽的暴露側壁及底部表面的襯裡(見第15B圖)。在製程134沉積的第二金屬292可為銅。例如，(例如通過物理氣相沉積(PVD)或其它合適的技術)在阻擋層295上可沉積銅晶種 層(未顯示)。接著，通過使用電鍍製程可進一步沉積額外的銅。或者，第二金屬292可為用於金屬層級線形成的任意合適的金屬材料。在任何情況下，沉積第二金屬292的製程可繼續直至溝槽280被填充。
在製程136沉積第二金屬292之後，接著可自介電層260的頂部表面移除所有導電材料(例如通過使用化學機械拋光(CMP)製程)，從而完成在該多個溝槽中的金屬線270的形成，在該至少一個第一接觸孔中的延伸至柵極電極250的至少一個第一接觸230(也就是至少一個CB接觸)的形成、以及在該多個第二接觸孔中的延伸至該源極/漏極區上的接觸塞210的第二接觸220(也就是CA接觸)的形成。如此，第14A至14B圖中所示的所得IC結構200B具有混合金屬化互連。如上所述，混合金屬化互連為包含不同金屬(包括至少第一金屬291及第二金屬292)的互連(也就是接觸、線，或組合的接觸/線結構)。在IC結構200B中，第一接觸230可為混合金屬化互連(例如，如第15B圖中所示)、或者組合的第一接觸220/線270結構可為混合金屬化互連(例如，如第15A圖中所示)。應當理解，該混合金屬化的位置將依賴於在製程128的第一金屬291的沉積何時停止以及在製程130所蝕刻的該多個溝槽的深度。
本發明還揭示包含一個或多個混合金屬化互連並依據上述方法形成的積體電路(IC)結構。例如，第8A至8B圖顯示可依據本發明中所揭示的方法形成的示例IC結構200A，而第9A至9C圖進一步顯示IC結構200A 內的接觸220、230及金屬線270的各種可替代填充配置。類似地，第14A至14B圖顯示可依據本發明中所揭示的方法形成的另一個示例IC結構200B，且第15A至15B圖進一步顯示IC結構200B內的接觸220、230及金屬線270的各種可替代填充配置。
各該IC結構200A及200B可包含位於半導體晶圓上的場效應電晶體(FET)。如上面有關方法的詳細說明並如第2A至2C圖中所示，該FET可具有源極/漏極區206、位於源極/漏極區206之間的通道區207、位於通道區207上的柵極(包括柵極介電層及柵極電極250)，以及位於該柵極的相對側壁上的柵極側間隙壁240。第2A至2C圖中所示的該FET配置包括兩個相鄰FET，其具有共用的源極/漏極區及多指柵極結構(具有柵極介電層以及位於該柵極介電層上的柵極電極250)。該多指柵極結構包括分別橫穿該兩個FET的通道區207的兩個基本平行的第一部分(也就是兩指)(見第2B圖)、以及位於溝槽隔離區205上方並基本垂直於並接觸該第一部分的端部的第二部分(見第2C圖)。應當理解，此FET配置僅用於示例目的，並非意圖限制。因此，任意合適的FET配置可被包含於所揭示的IC結構中並與新穎的混合金屬化互連接觸，下面作詳細討論。例如，該FET配置可為簡單的FET配置，其中，分立的、基本為矩形的柵極結構橫穿該FET的通道區。在任何情況下，第8A至8B圖的IC結構200A及第14A至14B圖的IC結構200B還可具有位於該FET的源極/漏極區206上 的接觸塞210。這些接觸塞210可通過柵極側間隙壁240與柵極電極250電性隔離並可例如為自對準金屬塞，例如鈷或鎢塞。第8A至8B圖的IC結構200A及第14A至14B圖的IC結構200B還可具有位於該FET上方(尤其位於該柵極電極250、柵極側間隙壁240及接觸塞210上方)的介電層260。介電層260可包括一個或多個層間介電(ILD)材料層。此ILD材料可為例如氧化矽或任意其它合適的ILD材料，例如硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、氟化四乙氧基矽烷(FTEOS)等。
第8A至8B圖的IC結構200A還可包括位於介電層260的上部中的金屬線270、以及自金屬線270垂直延伸穿過介電層260的下部的接觸220、230。該多個接觸可包括垂直延伸至柵極電極250的至少一個第一接觸230(也就是至少一個CB接觸)、以及垂直延伸至該源極/漏極區206上方的接觸塞210的第二接觸220(也就是CA接觸)。第一接觸230(也就是CB接觸)可包括緊鄰柵極電極250的活化材料293(例如鈀)、以及緊鄰活化材料293的第一金屬291(例如鈷)。類似地，第二接觸220(也就是CA接觸)可包括緊鄰接觸塞210的活化材料293、以及緊鄰活化材料293的第一金屬291。金屬線270可包括不同於第一金屬291的第二金屬292。
在結構200A的各該接觸220、230中，第一金屬291可具有與上方金屬線270的底部表面大約共面的頂部表面(例如，如第8A圖中所示並且也如第9A圖中所 示)。在此情況下，接觸220、230不具有第二金屬292，且金屬線270不具有第一金屬291。或者，第一金屬291可具有處於上方金屬線270的底部表面下方某預定距離的頂部表面(例如，如第9B圖中所示)。在此情況下，接觸220、230具有位於第一金屬291上方的第二金屬292，且金屬線270不具有第一金屬291。或者，第一金屬291可過填充接觸220、230的接觸孔(例如，如第9C圖中所示)。在此情況下，接觸220、230不具有第二金屬292，且金屬線270具有第一金屬291以及位於第一金屬291上方的第二金屬292。
可選擇地，擴散阻擋層295可緊鄰第一金屬291的頂部表面設置，並可作為接觸220及230的接觸孔的暴露表面(如有的話)及金屬線270的溝槽的暴露表面的襯裡。擴散阻擋層295可為呈現高原子擴散阻力(也就是呈現低原子擴散率)的任意合適的導電材料。例如，擴散阻擋層295可為鉻層、釕層、鉭層、氮化鉭層、氧化銦層、鎢層、氮化鎢層、鈦層、氮化鈦層，或如上所述的任意其它合適的導電阻擋材料。
第14A至14B圖的IC結構200B還可包括位於介電層260的上部中的金屬線270、以及自金屬線270垂直延伸穿過介電層260的下部的接觸220、230。該多個接觸可包括垂直延伸至柵極電極250的至少一個第一接觸230(也就是至少一個CB接觸)、以及垂直延伸至源極/漏極區206上方的接觸塞210的第二接觸220(也就是CA接 觸)。第一接觸230(也就是CB接觸)可包括緊鄰柵極電極250的活化材料293(例如鈀)、以及緊鄰活化材料293的第一金屬291(例如鈷)。第二接觸220(也就是CA接觸)及金屬線270可包括不同於第一金屬291的第二金屬292且還可不具有第一金屬291。
在結構200B中，第一接觸230內的第一金屬291可具有與上方金屬線270的底部表面大約共面的頂部表面(例如，如第14A圖中所示並且也如第15A圖中所示)。在此情況下，第一接觸230不具有第二金屬292。或者，第一金屬291可具有位於上方金屬線270的底部表面下方某預定距離的頂部表面(例如，如第15B圖中所示)。在此情況下，第一接觸230具有位於第一金屬291上方的第二金屬292。
可選擇地，擴散阻擋層295可緊鄰第一金屬291的頂部表面設置，並可作為第一接觸230的第一接觸孔的暴露表面(如有的話)、第二接觸220的第二接觸孔的暴露表面以及金屬線270的溝槽的暴露表面的襯裡。擴散阻擋層295可為呈現高原子擴散阻力(也就是呈現低原子擴散率)的任意合適的導電材料。例如，擴散阻擋層295可為鉻層、釕層、鉭層、氮化鉭層、氧化銦層、鎢層、氮化鎢層、鈦層、氮化鈦層，或如上所述的任意其它合適的導電阻擋材料。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是說，作為具有多個未 封裝晶片的單個晶圓)、作為裸晶粒、或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)、或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置整合，作為(a)中間產品例如母板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
應當理解，本發明中所使用的術語是出於說明所揭示方法及結構的目的，並非意圖限制。例如，除非上下文中另外明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，本發明中所使用的術語“包括”表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。另外，本發明中所使用的術語例如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“正上方”、“正下方”、“平行”、“垂直”等意圖說明當它們以附圖中取向並顯示時的相對位置(除非另外指出)，且術語如“接觸”、“在...上”、“直接接觸”、“毗鄰”、“緊鄰”等意圖表示至少一個元件物理 接觸另一個元件(沒有其它元件隔開所述元件)。所附的權利要求中的所有方式或步驟加功能元素的相應結構、材料、動作及等同意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更將對於本領域的普通技術人員顯而易見，而不背離所述實施例的範圍及精神。本發明中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本發明所揭示的實施例。
上面揭示形成包含混合金屬化互連的積體電路(IC)結構的方法。在一種方法中，可執行雙鑲嵌製程，以在介電層的上部中形成溝槽、以及自該多個溝槽延伸穿過該介電層的下部的接觸孔(例如延伸至場效應電晶體(FET)的柵極電極、以及延伸至該FET的源極/漏極區上的接觸塞的接觸孔)。通過無電沉積製程在該多個接觸孔中可沉積第一金屬，並接著可沉積第二金屬以填充該多個溝槽。在另一種方法中，可執行單鑲嵌製程以形成穿過介電層至FET的柵極電極的第一接觸孔，且利用無電沉積製程在該第一接觸孔中可沉積第一金屬。在沉積該第一金屬以後，可執行雙鑲嵌製程以在該介電層的上部中形成溝槽，包括橫穿該第一接觸孔的溝槽，並形成穿過該介電層的下部至該FET的源極/漏極區上的接觸塞的第二接觸孔。接 著，可沉積第二金屬以填充該多個第二接觸孔及該多個溝槽。本發明中還揭示所得的IC結構。
102、104、106、112、114、116、118、120、122、124、126、128、130、132、134、136‧‧‧製程

Claims (20)

  1. 一種方法，包括：執行雙鑲嵌製程，以在介電層的上部中形成多個溝槽以及自該多個溝槽垂直延伸穿過該介電層的下部的多個接觸孔，該多個接觸孔包括：第一接觸孔，垂直延伸至場效應電晶體的柵極電極；以及第二接觸孔，垂直延伸至該場效應電晶體的源極/漏極區上的接觸塞；利用無電沉積製程在該多個接觸孔中沉積第一金屬；以及在該第一金屬的該沉積以後，沉積第二金屬以填充該多個溝槽，該第二金屬不同於該第一金屬。
  2. 如申請專利範圍第1項所述的方法，其中，該第一金屬為鈷，且該第二金屬為銅。
  3. 如申請專利範圍第1項所述的方法，其中，該無電沉積製程還包括用活化材料活化該多個接觸孔的底部表面。
  4. 如申請專利範圍第3項所述的方法，其中，該活化材料包括鈀。
  5. 如申請專利範圍第3項所述的方法，其中，該第一金屬的該沉積還包括用該第一金屬完全填充該多個接觸孔在該活化材料上方的部分。
  6. 如申請專利範圍第3項所述的方法，其中，該第一金 屬的該沉積還包括用該第一金屬僅部分填充該多個接觸孔在該活化材料上方的部分，且該第二金屬的該沉積還包括在該第一金屬上方的該多個接觸孔中沉積該第二金屬。
  7. 如申請專利範圍第3項所述的方法，其中，該第一金屬的該沉積還包括用該第一金屬過填充該多個接觸孔，且該第二金屬的該沉積包括在該第一金屬上方在該多個溝槽內沉積該第二金屬。
  8. 如申請專利範圍第1項所述的方法，還包括在該第二金屬的該沉積之前，先沉積阻擋層。
  9. 一種方法，包括：執行單鑲嵌製程，以形成垂直延伸穿過介電層至場效應電晶體的柵極電極的至少一第一接觸孔；利用無電沉積製程在該第一接觸孔中沉積第一金屬；執行雙鑲嵌製程，以在該介電層的上部中形成多個溝槽，使溝槽橫穿該第一接觸孔，該雙鑲嵌製程還經執行以形成自該多個溝槽的其中之一垂直延伸穿過該介電層的下部至該場效應電晶體的源極/漏極區上的接觸塞的至少一第二接觸孔；以及沉積第二金屬以填充該第二接觸孔及該多個溝槽，該第二金屬不同於該第一金屬。
  10. 如申請專利範圍第9項所述的方法，其中，該第一金屬為鈷，且該第二金屬為銅。
  11. 如申請專利範圍第9項所述的方法，其中，該無電沉積製程還包括用活化材料活化該第一接觸孔的底部表面。
  12. 如申請專利範圍第11項所述的方法，其中，該活化材料包括鈀。
  13. 如申請專利範圍第9項所述的方法，其中，該第一金屬經沉積並且該多個溝槽經形成，以使該第一金屬在該第一接觸孔中的頂部表面與該溝槽的底部表面大約齊平。
  14. 如申請專利範圍第9項所述的方法，其中，該第一金屬經沉積並且該多個溝槽經形成，以使該第一金屬在該第一接觸孔中的頂部表面低於該溝槽的底部表面的水平，並且還在該第二金屬上方的該第一接觸孔中沉積該第二金屬。
  15. 一種積體電路結構，包括：場效應電晶體，包括源極/漏極區、位於該源極/漏極區之間的通道區、以及位於該通道區上的柵極電極；接觸塞，位於該源極/漏極區上；介電層，位於該柵極電極及接觸塞上方；多條金屬線，位於該介電層的上部中；多個接觸，自該多條金屬線垂直延伸穿過該介電層的下部，該多個接觸至少包括：第一接觸，垂直延伸至該柵極電極；以及 第二接觸，垂直延伸至一接觸塞，該第一接觸包括緊鄰該柵極電極的活化材料以及緊鄰該活化材料的第一金屬，以及該多條金屬線包括不同於該第一金屬的第二金屬。
  16. 如申請專利範圍第15項所述的積體電路結構，其中，該第一金屬為鈷，該第二金屬為銅，而該活化材料為鈀。
  17. 如申請專利範圍第15項所述的積體電路結構，其中，該第二接觸包括緊鄰該接觸塞的該活化材料以及緊鄰該活化材料的該第一金屬。
  18. 如申請專利範圍第17項所述的積體電路結構，其中，該第一接觸及該第二接觸不具有該第二金屬。
  19. 如申請專利範圍第17項所述的積體電路結構，其中，該第一接觸及該第二接觸各包括位於該第一金屬上方的該第二金屬。
  20. 如申請專利範圍第17項所述的積體電路結構，其中，該多條金屬線還包括該第一金屬以及位於該第一金屬上的該第二金屬。
TW106104431A 2016-06-27 2017-02-10 利用至少雙鑲嵌製程及可選地單鑲嵌製程以形成具有混合金屬化之互連的方法及所得結構 TWI631661B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/193,300 US9824970B1 (en) 2016-06-27 2016-06-27 Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US15/193,300 2016-06-27

Publications (2)

Publication Number Publication Date
TW201801242A true TW201801242A (zh) 2018-01-01
TWI631661B TWI631661B (zh) 2018-08-01

Family

ID=60303220

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106104431A TWI631661B (zh) 2016-06-27 2017-02-10 利用至少雙鑲嵌製程及可選地單鑲嵌製程以形成具有混合金屬化之互連的方法及所得結構

Country Status (3)

Country Link
US (2) US9824970B1 (zh)
CN (1) CN107546172A (zh)
TW (1) TWI631661B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US9793206B1 (en) * 2016-09-29 2017-10-17 International Business Machines Corporation Heterogeneous metallization using solid diffusion removal of metal interconnects
US10553481B2 (en) * 2017-08-31 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US10290639B2 (en) * 2017-09-12 2019-05-14 Globalfoundries Inc. VNW SRAM with trinity cross-couple PD/PU contact and method for producing the same
US10340183B1 (en) * 2018-01-02 2019-07-02 Globalfoundries Inc. Cobalt plated via integration scheme
US10923393B2 (en) * 2018-09-24 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts and interconnect structures in field-effect transistors
US11769692B2 (en) * 2018-10-31 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. High breakdown voltage inter-metal dielectric layer
EP3867951A1 (en) * 2018-11-07 2021-08-25 Huawei Technologies Co., Ltd. Integrated circuit and standard cell thereof
US11101171B2 (en) 2019-08-16 2021-08-24 Micron Technology, Inc. Apparatus comprising structures including contact vias and conductive lines, related methods, and memory devices
WO2022198674A1 (zh) * 2021-03-26 2022-09-29 华为技术有限公司 芯片、电子设备、膜层穿孔的形成方法
KR20230106828A (ko) * 2022-01-07 2023-07-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US6087706A (en) 1998-04-07 2000-07-11 Advanced Micro Devices, Inc. Compact transistor structure with adjacent trench isolation and source/drain regions implanted vertically into trench walls
US6245670B1 (en) * 1999-02-19 2001-06-12 Advanced Micro Devices, Inc. Method for filling a dual damascene opening having high aspect ratio to minimize electromigration failure
US6534866B1 (en) * 2000-04-13 2003-03-18 Micron Technology, Inc. Dual damascene interconnect
US7074709B2 (en) * 2002-06-28 2006-07-11 Texas Instruments Incorporated Localized doping and/or alloying of metallization for increased interconnect performance
US6821879B2 (en) 2002-10-30 2004-11-23 Xerox Corporation Copper interconnect by immersion/electroless plating in dual damascene process
KR100641502B1 (ko) * 2002-12-30 2006-10-31 동부일렉트로닉스 주식회사 반도체 소자 제조시 듀얼 다마신 공정을 이용한 콘텍형성방법
US6794288B1 (en) 2003-05-05 2004-09-21 Blue29 Corporation Method for electroless deposition of phosphorus-containing metal films onto copper with palladium-free activation
KR100555513B1 (ko) * 2003-08-04 2006-03-03 삼성전자주식회사 보이드 발생이 방지되는 금속배선구조 및 금속배선방법
US6861317B1 (en) * 2003-09-17 2005-03-01 Chartered Semiconductor Manufacturing Ltd. Method of making direct contact on gate by using dielectric stop layer
KR100621630B1 (ko) * 2004-08-25 2006-09-19 삼성전자주식회사 이종 금속을 이용하는 다마신 공정
DE102006001253B4 (de) * 2005-12-30 2013-02-07 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels einer nasschemischen Abscheidung mit einer stromlosen und einer leistungsgesteuerten Phase
US7743783B2 (en) * 2006-04-04 2010-06-29 Air Liquide Electronics U.S. Lp Method and apparatus for recycling process fluids
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
US8952547B2 (en) * 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
US20090045515A1 (en) * 2007-08-16 2009-02-19 Texas Instruments Incorporated Monitoring the magnetic properties of a metal layer during the manufacture of semiconductor devices
US9691622B2 (en) * 2008-09-07 2017-06-27 Lam Research Corporation Pre-fill wafer cleaning formulation
DE102009055433B4 (de) * 2009-12-31 2012-02-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Kontaktelemente von Halbleiterbauelementen, die auf der Grundlage einer teilweise aufgebrachten Aktivierungsschicht hergestellt sind, und entsprechende Herstellungsverfahren
US8551874B2 (en) * 2010-05-08 2013-10-08 International Business Machines Corporation MOSFET gate and source/drain contact metallization
US8765600B2 (en) * 2010-10-28 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same
CN102760689B (zh) * 2011-04-29 2015-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
US8492274B2 (en) * 2011-11-07 2013-07-23 International Business Machines Corporation Metal alloy cap integration
CN106847811B (zh) 2011-12-20 2021-04-27 英特尔公司 减小的接触电阻的自对准接触金属化
US20130193489A1 (en) 2012-01-30 2013-08-01 Globalfoundries Inc. Integrated circuits including copper local interconnects and methods for the manufacture thereof
JP2013165224A (ja) * 2012-02-13 2013-08-22 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
KR102057067B1 (ko) * 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
US8999767B2 (en) * 2013-01-31 2015-04-07 International Business Machines Corporation Electronic fuse having an insulation layer
US8907410B2 (en) * 2013-04-25 2014-12-09 International Business Machines Corporation TSV structure with a built-in U-shaped FET transistor for improved characterization
US9514986B2 (en) * 2013-08-28 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Device with capped through-substrate via structure
US9236437B2 (en) 2014-02-20 2016-01-12 Globalfoundries Inc. Method for creating self-aligned transistor contacts
KR102264160B1 (ko) * 2014-12-03 2021-06-11 삼성전자주식회사 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법
KR20160112203A (ko) * 2015-03-18 2016-09-28 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures

Also Published As

Publication number Publication date
CN107546172A (zh) 2018-01-05
US9824970B1 (en) 2017-11-21
TWI631661B (zh) 2018-08-01
US20170373000A1 (en) 2017-12-28

Similar Documents

Publication Publication Date Title
TWI631661B (zh) 利用至少雙鑲嵌製程及可選地單鑲嵌製程以形成具有混合金屬化之互連的方法及所得結構
TWI503981B (zh) 半導體裝置
US9847256B2 (en) Methods for forming a device having a capped through-substrate via structure
CN103579175B (zh) 具有阻挡层的铜接触插塞
US10818544B2 (en) Method to enhance electrode adhesion stability
KR20210012084A (ko) 반도체 장치
CN111540751A (zh) 三维存储器件的源极结构及其制作方法
US9859217B1 (en) Middle of the line (MOL) metal contacts
CN104916578A (zh) 用于beol工艺的气隙方案
CN107689342A (zh) 在形成半导体装置后形成衬底穿孔(tsv)及金属化层的方法
US20200135560A1 (en) Structure and method for forming fully-aligned trench with an up-via integration scheme
KR102545432B1 (ko) 인터커넥트 구조 및 방법
KR102767032B1 (ko) 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
KR102661685B1 (ko) 반도체 디바이스 및 그 형성 방법
TW201013842A (en) Semiconductor device with local interconnects
US20240387630A1 (en) Integrated circuit structure and method for forming the same
CN116564933A (zh) 半导体器件
CN121174520A (zh) 三维存储器装置及其形成方法
CN104347482B (zh) 一种半导体器件及其制造方法
CN115881685A (zh) 半导体器件及其制作方法
TW202141691A (zh) 互連結構及其製造方法
TWI912482B (zh) 積體電路結構及其形成方法
EP4401121A1 (en) Semiconductor device
TW202518672A (zh) 具有嵌入式背面電容器的半導體裝置及其形成方法
CN116525444A (zh) 半导体装置及其形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees