[go: up one dir, main page]

TW201801184A - 蝕刻介電層中之特徵部的方法 - Google Patents

蝕刻介電層中之特徵部的方法 Download PDF

Info

Publication number
TW201801184A
TW201801184A TW106108091A TW106108091A TW201801184A TW 201801184 A TW201801184 A TW 201801184A TW 106108091 A TW106108091 A TW 106108091A TW 106108091 A TW106108091 A TW 106108091A TW 201801184 A TW201801184 A TW 201801184A
Authority
TW
Taiwan
Prior art keywords
etching
chamber
feature
gas
layer containing
Prior art date
Application number
TW106108091A
Other languages
English (en)
Other versions
TWI705498B (zh
Inventor
史考特 布立格茲
艾瑞克 哈得森
列昂尼德 貝勞
約翰 霍藍德
馬克 威爾克遜
Original Assignee
蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 蘭姆研究公司 filed Critical 蘭姆研究公司
Publication of TW201801184A publication Critical patent/TW201801184A/zh
Application granted granted Critical
Publication of TWI705498B publication Critical patent/TWI705498B/zh

Links

Classifications

    • H10P50/242—
    • H10P50/283—
    • H10P14/69215—
    • H10P50/267—
    • H10P50/73—
    • H10P72/0421—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一種在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，該含有矽氧化物之蝕刻層係設置於圖案化遮罩下方。使包括含鎢氣體的蝕刻氣體流至腔室中。使包括含鎢氣體的蝕刻氣體形成為電漿。將矽氧化物蝕刻層曝露於由包括含鎢氣體的蝕刻氣體所形成的電漿。當曝露於由包括含鎢氣體之該蝕刻氣體所形成的該電漿時，在該矽氧化物蝕刻層中蝕刻特徵部。

Description

蝕刻介電層中之特徵部的方法
本揭露內容相關於在半導體晶圓上形成半導體元件的方法。本揭露內容更尤其相關於在記憶體的形成過程中蝕刻介電層。
在形成半導體元件的過程中，蝕刻層可受蝕刻，以形成記憶體孔或線。
為達成前述內容且根據本揭露內容之目的，提供一種在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，該含有矽氧化物之蝕刻層係設置於圖案化遮罩下方。使包括含鎢氣體的蝕刻氣體流至腔室中。使包括含鎢氣體的蝕刻氣體形成為電漿。將矽氧化物蝕刻層曝露於由包括含鎢氣體的蝕刻氣體所形成的電漿。當曝露於由包括含鎢氣體之該蝕刻氣體所形成的電漿時，在該矽氧化物蝕刻層中蝕刻特徵部。
在另一表現形式中，提供一種在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，該含有矽氧化物之蝕刻層係設置於圖案化遮罩下方。使蝕刻氣體流至腔室中，該蝕刻氣體包括WF6 及含碳鈍化成分。使包括WF6 及含碳鈍化成分的該蝕刻氣體形成為電漿。將矽氧化物蝕刻層曝露於由包括WF6 及含碳鈍化成分之該蝕刻氣體所形成的電漿。當曝露於由包括WF6 及含碳鈍化成分之該蝕刻氣體所形成的電漿時，在矽氧化物蝕刻層中蝕刻特徵部，同時形成含有鎢及碳之鈍化物的側壁鈍化層。
本發明之該等及其他特徵以下將於本發明的詳細說明內容中並結合以下圖示更詳細加以描述。
如附圖中所說明，本發明現在將參考本發明之若干較佳實施例詳細加以描述。在以下描述內容中，提出許多具體細節，以提供對本發明的透徹理解。然而，熟悉本技術領域者將明白，本發明可在沒有該等具體細節之一些或全部者的情況下實施。在其他情形中，已熟知的製程步驟及/或結構未詳細描述，以免不必要地模糊本發明。
圖1為本發明之實施例的高階流程圖。在此實施例中，基板係定位於蝕刻腔室中(步驟104)。較佳地，基板具有設置於圖案化遮罩下方的含有矽氧化物的蝕刻層。使包括WF6 的蝕刻氣體流入蝕刻腔室(步驟108)。使該蝕刻氣體形成為蝕刻電漿(步驟112)。含有矽氧化物之蝕刻層係藉由該蝕刻電漿而受到蝕刻(步驟116)。將基板從該蝕刻腔室移除(步驟120)。範例
在本發明之較佳實施例中，將具有設置於圖案化遮罩下方之含有矽氧化物之蝕刻層的基板定位於蝕刻腔室中(步驟104)。圖2A為具有基板204之堆疊200的示意性橫剖面圖，該基板204具有設置於圖案化遮罩212下方的矽氧化物蝕刻層208。在此範例中，一或更多覆層可設置於基板204與含有矽氧化物之蝕刻層208之間、或含矽蝕刻層208與圖案化遮罩212之間。在此範例中，圖案化遮罩212係非晶碳(就DRAM而言為多晶矽、就VNAND而言為碳)，且含有矽氧化物之蝕刻層208係基於塊體矽氧化物的介電質，其可用以形成DRAM。在此範例中，圖案化遮罩的圖案提供用於高縱橫比接觸部的遮罩特徵部216。在一些實施例中，遮罩特徵部係在基板被定位於腔室中之前形成。在其他實施例中，遮罩特徵部216係在基板處於蝕刻腔室中時形成。
圖3為可用於一實施例中的蝕刻反應器的示意圖。在本發明的一或更多實施例中，蝕刻反應器300包含提供氣體入口及靜電卡盤(ESC)308的氣體分佈板306，其係在蝕刻腔室349內、且由腔室壁350所包圍。在蝕刻腔室349內，基板204係定位於ESC 308的頂部上。ESC 308可提供來自ESC電源348的偏壓。氣體源310係透過分佈板306而連接至蝕刻腔室349。在此實施例中，蝕刻氣體源310包括含氧氣體源315、WF6 氣體源316、及含碳氣體源318。每一氣體源可包括複數氣體源。例如，含碳氣體源318可包括氟碳化合物氣體源、及氟碳氫化合物氣體源。蝕刻氣體源310可更包括其他氣體源。ESC溫度控制器351係連接至ESC 308，並且提供ESC 308的溫度控制。在此範例中，第一連接部313係用以提供功率至內加熱器311，以加熱ESC 308的內部區域，且第二連接部314係用以提供功率至外加熱器312，以加熱ESC 308的外部區域。RF電源330提供RF功率至下電極334及在此實施例中作為氣體分佈板306的上電極。在較佳的實施例中，2MHz、60MHz、及可選的27MHz電源構成RF電源330及ESC電源348。在此實施例中，就每一頻率設置一產生器。在其他實施例中，複數產生器可在單獨的RF電源中，或者單獨的RF產生器可連接至不同的電極。例如，上電極可具有連接至不同RF電源的內電極及外電極。在其他實施例中，可使用RF電源及電極的其他配置。控制器335係可控制地連接至RF電源330、ESC電源348、排氣泵320、及蝕刻氣體源310。如此之蝕刻腔室的範例係由Lam Research Corporation of Fremont, CA.所製造的Exelan FlexTM 蝕刻系統。製程腔室可為CCP(電容耦合電漿)反應器或ICP(感應耦合電漿)反應器。
圖4為顯示電腦系統400的高階方塊圖，該電腦系統400係適用於實施在本發明之實施例中所使用的控制器335。電腦系統可具有許多實體形式，從積體電路、印刷電路板、及小型手持式裝置，大至大型超級電腦。電腦系統400包含一或更多處理器402，並且可更包含電子顯示裝置404(用以顯示圖像、文字、及其他資料)、主記憶體406(例如，隨機存取記憶體(RAM, random access memory))、儲存裝置408(例如，硬磁碟驅動機)、可移除式儲存裝置410(例如，光碟驅動機)、使用者介面裝置412(例如，鍵盤、觸控螢幕、小鍵盤、滑鼠、或其他指向裝置等)、及通訊介面414(例如，無線網路介面)。通訊介面414容許軟體及資料經由聯結在電腦系統400與外部裝置之間傳輸。系統亦可包含通訊設施416(例如，通訊匯流排、交叉條、或網路)，前述裝置/模組係連接至該通訊設施416。
經由通訊介面414傳輸的資訊可呈訊號的形式(例如電訊號、電磁訊號、光學訊號、或能夠經由承載訊號之通訊聯結而被通訊介面414接收的其他訊號)，且可使用電線或纜線、光纖、電話線、行動電話聯結、射頻聯結、及/或其他通訊管道而加以實施。利用如此之通訊介面，預期一或更多處理器402在執行上述方法步驟的過程中可接收來自網路的資訊、或可輸出資訊至網路。再者，本發明的方法實施例可僅在處理器上運行，或可經由網路(例如，與分擔部分處理之遠端處理器相結合的網際網路)運行。
用語「非暫態電腦可讀媒體」通常係用來指例如主記憶體、輔助記憶體、儲存裝置及可移除式儲存裝置(例如，硬碟、快閃記憶體、磁碟驅動機記憶體、CD-ROM)、 及其他形式之永久記憶體的媒體，且不應被解讀成涵蓋暫態標的(如載波或訊號)。電腦碼的範例包括例如由編譯器所產生的機器碼、以及含高階碼(其係利用譯碼器而藉由電腦執行)的檔案。電腦可讀媒體亦可為藉由電腦資料訊號而傳輸的電腦碼，該電腦資料訊號體現於載波中，且代表可由處理器執行的一序列指令。
在基板204已定位於蝕刻腔室349中之後，使包括WF6 的蝕刻氣體流入蝕刻腔室中(步驟108)。在此範例中，其中之含有矽氧化物之蝕刻層208為基於塊體矽氧化物的介電質，且圖案化遮罩212為多晶矽或非晶碳，蝕刻氣體包含0.1至5sccm的WF6 、30至100sccm的C4 F6 及/或C4 F8 、0至25sccm的NF3 、及30至150sccm的O2 。在此範例中， 設置10至60 mTorr的壓力。使蝕刻氣體形成為電漿(步驟112)。這可藉由提供200至4000瓦特之具有60MHz之頻率的激發RF而完成。就高縱橫比蝕刻而言，樂見高偏壓。在此實施例中，高偏壓係藉由提供2000至12000瓦特之具有2 MH之頻率的RF而提供。維持10至80℃的基板溫度。含有矽氧化物之蝕刻層208對於由包括WF6 之蝕刻氣體所形成之電漿的曝露導致由包括WF6 之蝕刻氣體所形成的該電漿在含有矽氧化物之蝕刻層中蝕刻接觸部(步驟116)。維持電漿180至1800秒。
在矽氧化物蝕刻層被蝕刻之後，停止製程，在此範例中，停止製程係藉由停止包括WF6 之蝕刻氣體的流動的方式。在蝕刻腔室中，可執行其他處理步驟。然後將基板從蝕刻腔室移除(步驟120)。
圖2B為已蝕刻接觸部220之後，堆疊200的橫剖面圖。該等接觸部係高縱橫比接觸部。較佳地，高縱橫比接觸部具有介於20:1至100:1之間的高度對CD寬度比率。更佳地，接觸部具有介於40:1至100:1之間的縱橫比。
不受限於理論，吾人相信WF6 具有較低的黏附係數，且比碳基鈍化物更具耐蝕刻性。具有比碳基鈍化物低的粘附係數容許WF6 在更接近高縱橫比特徵部底部之處提供鈍化作用。此外，比碳基鈍化物更具耐蝕刻性提供改善的側壁鈍化作用。
在一些實施例中，蝕刻氣體更包括含碳鈍化成分。在一些實施例中，含碳鈍化成分包括氟碳氫化合物、氟碳化合物、或碳氫化合物的至少一者。較佳地，蝕刻氣體更包括含氧成分，例如O2 或COS。較佳地，蝕刻氣體具有含碳成分，其中蝕刻氣體中之碳的莫耳量對該蝕刻氣體之WF6 的莫耳量的比率係介於10000:1至 5:1之間。更佳地，該比率係介於1000:1至15:1之間。最佳地，該比率係介於500:1至20:1之間。
在一些實施例中，蝕刻期間的偏壓至少為200伏特。更佳地，蝕刻期間的偏壓至少為800伏特。最佳地，蝕刻期間的偏壓至少為1600伏特。
圖5為已利用先前技術蝕刻方法所蝕刻之堆疊500的示意性橫剖面圖，該先前技術蝕刻方法在蝕刻氣體中不使用WF6 ，其中鈍化物的圖示係繪示成大於比例，從而較清楚地顯示該鈍化物。堆疊500包括基板504、該基板504設置於其下的蝕刻層508、該蝕刻層508設置於其下的圖案化遮罩512。在如此之蝕刻中，碳鈍化物516具有較高的粘附係數，使得較多的鈍化物516係沉積於特徵部520的頂部附近。此外，因為碳鈍化物516較不具耐蝕刻性，故較接近特徵部520之底部的較薄的鈍化物被蝕掉。為形成高縱橫比接觸部，施加高偏壓，以使通往特徵部之底部的離子加速。如此之高偏壓促進碳鈍化物516的移除。因此，特徵部520在殘留碳鈍化物516下方的特徵部520的側壁中具有弓形部(bowing)524。如此之弓形部增加元件失效。
圖6為已利用蝕刻方法所蝕刻之堆疊600的示意性橫剖面圖，該蝕刻方法在蝕刻氣體中使用WF6 及碳鈍化成分，其中鈍化物的圖示係繪示成大於比例，從而較清楚地顯示該鈍化物。堆疊600包括基板604、該基板604設置於其下的蝕刻層608、該蝕刻層608設置於其下的圖案化遮罩612。如此之蝕刻具有鈍化物616，其為碳鈍化物及WF6 鈍化物的組合。碳鈍化物具有較高的粘附係數，使得較多的鈍化物係沉積於特徵部620的頂部附近。此外，碳鈍化物616較不具耐蝕刻性。WF6 鈍化物具有較低的粘附係數，且比碳鈍化物更具耐蝕刻性。因此，較多的WF6 係沉積於較接近特徵部620的底部之處，且WF6 鈍化物係較緩慢地被蝕掉，從而容許較薄的鈍化物提供同樣的保護。為形成高縱橫比接觸部，施加高偏壓，以使通往特徵部之底部的離子加速。因此，由WF6 所提供之鈍化物616、或碳鈍化物及WF6 鈍化物的組合沿著特徵部620之側壁的整個長度提供較多的鈍化物。因此減少了弓形部，這導致減少的元件失效。已發現，如此之組合能夠使弓形部CD最小化、而使底部CD最大化。
相較於WF6 在沉積階段期間用作沉積氣體之一成分、而在蝕刻階段期間不用作蝕刻氣體之一部分的多步驟製程而言，藉由提供WF6 氣體為蝕刻氣體之一部分的單步驟蝕刻而提供更快的蝕刻。具有沉積步驟及蝕刻步驟的一些多步驟蝕刻製程可能需要針對沉積及蝕刻的單獨的腔室，其中複數腔室之間的傳送時間進一步增加了處理時間。意料之外地發現，蝕刻期間所使用的WF6 結合該蝕刻期間的碳鈍化物將提供使蝕刻步驟期間之弓形部最小化的鈍化作用。
在另一實施例中，含有矽氧化物之蝕刻層包括複數的矽氧化物及矽氮化物交替層(在本技術領域中稱為ONON層)，其可用於例如V-NAND記憶體的記憶體裝置。如此之複數層形成介電蝕刻層。在此範例中，遮罩為非晶碳。在此範例中，蝕刻氣體將包含CH2 F2 、WF6 、及C4 F6 或C4 F8 其中至少一者。
在另一實施例中，含有矽氧化物之蝕刻層包括複數的矽氧化物及多晶矽交替層(在本技術領域中稱為OPOP層)，其可用於3D記憶體裝置。在此範例中，遮罩為非晶碳。在此範例中，蝕刻氣體將包含HBr、C4 F8 、CH3 F、WF6 、CH4 、H2 、COS、及NF3 。
此外，因為至少一些實施例利用碳及鎢之混合物鈍化層來取代碳鈍化層，故鈍化層更具導電性。較具導電性的鈍化層降低了電壓電位的累積，這減少了由基板604及/或堆疊600內之電弧所產生的問題。
在一些實施例中，除利用包括WF6 之蝕刻氣體所進行的蝕刻步驟外，還可執行其他的蝕刻步驟。例如，針對完全地蝕刻含有矽氧化物之蝕刻層208所需之整體序列配方步驟的一部分而引入包括WF6 的蝕刻氣體。在其他範例中，可採用含WF6 配方步驟與無WF6 配方步驟交替進行的循環配方，且在整體製程序列中採用至少2個如此之循環。
在其他實施例中，可使用其他的含鎢氣體來代替WF6 。更佳地，可使用其他的含鎢及鹵素氣體。例如，可使用WF5 Cl、WBr6 、W(CO)6 、或WCl6 來代替WF6 。
本發明雖已就若干較佳實施例加以描述，但仍有落入本發明之範疇內的改變、調整、置換、及諸多替代的均等物。亦應注意，有許多替代的方式實施本發明的方法及設備。因此，以下隨附申請專利範圍意圖被解釋為包含落入本發明之真正精神及範疇內之所有如此的改變、調整、置換、及諸多替代的均等物。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
200‧‧‧堆疊
204‧‧‧基板
208‧‧‧蝕刻層
212‧‧‧遮罩
216‧‧‧遮罩特徵部
220‧‧‧接觸部
300‧‧‧蝕刻反應器
306‧‧‧分佈板
308‧‧‧ESC
310‧‧‧氣體源
311‧‧‧加熱器
312‧‧‧外加熱器
313‧‧‧連接部
314‧‧‧連接部
315‧‧‧含氧氣體源
316‧‧‧WF6氣體源
318‧‧‧含碳氣體源
320‧‧‧排氣泵
330‧‧‧RF電源
334‧‧‧下電極
335‧‧‧控制器
348‧‧‧ESC電源
349‧‧‧蝕刻腔室
350‧‧‧腔室壁
351‧‧‧ESC溫度控制器
400‧‧‧電腦系統
402‧‧‧處理器
404‧‧‧電子顯示裝置
406‧‧‧主記憶體
408‧‧‧儲存裝置
410‧‧‧可移除式儲存裝置
412‧‧‧使用者介面裝置
414‧‧‧通訊介面
416‧‧‧通訊設施
500‧‧‧堆疊
504‧‧‧基板
508‧‧‧蝕刻層
512‧‧‧圖案化遮罩
516‧‧‧鈍化物
520‧‧‧特徵部
524‧‧‧弓形部
600‧‧‧堆疊
604‧‧‧基板
608‧‧‧蝕刻層
612‧‧‧圖案化遮罩
616‧‧‧鈍化物
620‧‧‧特徵部
本發明係藉由範例的方式且不藉由限制的方式而在隨附圖示的複數圖中加以說明， 且其中類似的參考數字是指類似的元件，且其中：
圖1為本發明之實施例的高階流程圖。
圖2A~B係根據本發明之實施例受處理之堆疊的示意性橫剖面圖。
圖3為可用於本發明之實施例中的蝕刻腔室的示意圖。
圖4為可用於實施本發明之電腦系統的示意圖。
圖5為根據先前技術受處理之堆疊的示意性橫剖面圖。
圖6為根據一實施例受處理之堆疊的示意性橫剖面圖。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟

Claims (17)

  1. 一種在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，該含有矽氧化物之蝕刻層係設置於圖案化遮罩下方，該方法包含： 使一蝕刻氣體流至該腔室中，該蝕刻氣體包括一含鎢氣體； 使包括該含鎢氣體的該蝕刻氣體形成為一電漿； 將該含有矽氧化物之蝕刻層曝露於該電漿；以及 當曝露於由包括該含鎢氣體之該蝕刻氣體所形成的該電漿時，在該含有矽氧化物之蝕刻層中蝕刻特徵部。
  2. 如申請專利範圍第1項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該含鎢氣體係WF6 。
  3. 如申請專利範圍第2項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該蝕刻氣體更包含一含碳鈍化成分。
  4. 如申請專利範圍第3項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該蝕刻氣體除WF6 外更包含一含鹵素成分，其中該含鹵素成分可為該含碳鈍化成分或另一含鹵素化合物。
  5. 如申請專利範圍第4項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該蝕刻氣體更包括一含氧成分。
  6. 如申請專利範圍第5項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，更包含提供至少200伏特的一偏壓。
  7. 如申請專利範圍第5項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中由該蝕刻氣體之該含碳鈍化成分所提供之碳的莫耳量對WF6 的莫耳量的比率係在10000:1與10:1的範圍內。
  8. 如申請專利範圍第7項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該含碳鈍化成分包含碳氫化合物、氟碳氫化合物、或氟碳化合物的至少一者。
  9. 如申請專利範圍第8項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，更包含： 停止含WF6 的蝕刻氣體至該腔室中的流動； 使一無WF6 的蝕刻氣體流入該腔室中； 使該無WF6 的蝕刻氣體形成為由該無WF6 的蝕刻氣體所形成的電漿； 將該含有矽氧化物之蝕刻層曝露於由該無WF6 的蝕刻氣體所形成的該電漿；以及 當曝露於由該無WF6 的蝕刻氣體所形成的該電漿時，進一步在該含有矽氧化物之蝕刻層中蝕刻特徵部。
  10. 如申請專利範圍第9項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中蝕刻特徵部的步驟包含以下者之交替步驟的複數循環：利用由該含WF6 的蝕刻氣體所形成的電漿進行的蝕刻、及利用由該無WF6 的蝕刻氣體所形成的電漿進行的蝕刻。
  11. 如申請專利範圍第3項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該含有矽氧化物之蝕刻層包含一塊體矽氧化物層、一ONON層、或一OPOP層的至少一者。
  12. 如申請專利範圍第11項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該圖案化遮罩具有非晶碳或多晶矽的至少一者。
  13. 如申請專利範圍第3項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中由該蝕刻氣體之該含碳鈍化成分所提供之碳的莫耳量對WF6 的莫耳量的比率係在10000:1與10:1的範圍內。
  14. 如申請專利範圍第3項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該含碳鈍化成分包含碳氫化合物、氟碳氫化合物、或氟碳化合物的至少一者。
  15. 如申請專利範圍第1項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，更包含提供至少200伏特的一偏壓。
  16. 一種在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，該含有矽氧化物之蝕刻層係設置於圖案化遮罩下方，該方法包含： 使一蝕刻氣體流至該腔室中，該蝕刻氣體包括WF6 及含碳鈍化成分； 使包括WF6 及含碳鈍化成分的該蝕刻氣體形成為一電漿； 將該含有矽氧化物之蝕刻層曝露於由包括WF6 及含碳鈍化成分之該蝕刻氣體所形成的該電漿；以及 當曝露於由包括WF6 及含碳鈍化成分之該蝕刻氣體所形成的該電漿時，在該含有矽氧化物之蝕刻層中蝕刻特徵部，同時形成含鎢及碳之鈍化物的一側壁鈍化層。
  17. 如申請專利範圍第16項之在腔室中蝕刻含有矽氧化物之蝕刻層中之特徵部的方法，其中該蝕刻氣體除WF6 外更包括一含鹵素成分，其中該含鹵素成分可為該含碳鈍化成分或另一含鹵素化合物。
TW106108091A 2016-03-14 2017-03-13 蝕刻介電層中之特徵部的方法 TWI705498B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/069,022 2016-03-14
US15/069,022 US9673058B1 (en) 2016-03-14 2016-03-14 Method for etching features in dielectric layers

Publications (2)

Publication Number Publication Date
TW201801184A true TW201801184A (zh) 2018-01-01
TWI705498B TWI705498B (zh) 2020-09-21

Family

ID=58776573

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106108091A TWI705498B (zh) 2016-03-14 2017-03-13 蝕刻介電層中之特徵部的方法

Country Status (3)

Country Link
US (1) US9673058B1 (zh)
KR (1) KR102178834B1 (zh)
TW (1) TWI705498B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI866954B (zh) * 2020-03-02 2024-12-21 美商蘭姆研究公司 對於高深寬比之3d nand 蝕刻的側壁缺口縮減

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847374B2 (en) * 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
CN107910294A (zh) * 2017-11-24 2018-04-13 睿力集成电路有限公司 半导体器件的互连线结构及半导体器件的互连线制造方法
US10515821B1 (en) 2018-06-26 2019-12-24 Lam Research Corporation Method of achieving high selectivity for high aspect ratio dielectric etch
US10741407B2 (en) * 2018-10-19 2020-08-11 Lam Research Corporation Reduction of sidewall notching for high aspect ratio 3D NAND etch
KR102834037B1 (ko) * 2018-11-05 2025-07-14 램 리써치 코포레이션 에칭 챔버의 방향성 증착
WO2020096808A1 (en) 2018-11-05 2020-05-14 Lam Research Corporation Method for etching an etch layer
CN115244663A (zh) * 2020-02-28 2022-10-25 朗姆研究公司 高深宽比3d nand蚀刻的侧壁凹陷的减少
US11437230B2 (en) 2020-04-06 2022-09-06 Applied Materials, Inc. Amorphous carbon multilayer coating with directional protection
US12106971B2 (en) 2020-12-28 2024-10-01 American Air Liquide, Inc. High conductive passivation layers and method of forming the same during high aspect ratio plasma etching
JP7576484B2 (ja) * 2021-02-16 2024-10-31 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
WO2022265673A1 (en) * 2021-06-17 2022-12-22 Lam Research Corporation Systems and methods for etching a high aspect ratio structure
JP2025509700A (ja) * 2022-03-22 2025-04-11 ラム リサーチ コーポレーション 炭素含有層の高エネルギー原子層エッチ
JP7257088B1 (ja) * 2022-03-24 2023-04-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
KR20230174580A (ko) 2022-06-21 2023-12-28 세메스 주식회사 식각 가스 조성물, 기판 처리 장치, 및 이를 이용한 패턴 형성 방법
JP7781725B2 (ja) * 2022-10-03 2025-12-08 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
US12341017B2 (en) 2022-10-26 2025-06-24 American Air Liquide, Inc. Etching methods with alternating non-plasma and plasma etching processes
KR20240112214A (ko) * 2023-01-11 2024-07-18 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 장치
KR102890995B1 (ko) * 2023-05-16 2025-11-24 나이스 스타 코퍼레이션 웨이퍼 식각방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3694433B2 (ja) * 1999-07-30 2005-09-14 沖電気工業株式会社 半導体装置の製造方法
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
KR101108304B1 (ko) * 2004-02-26 2012-01-25 노벨러스 시스템즈, 인코포레이티드 질화 텅스텐의 증착
KR101528947B1 (ko) * 2007-09-27 2015-06-15 램 리써치 코포레이션 유전체 에칭에서의 프로파일 제어
CN101952944B (zh) * 2007-11-21 2013-01-02 朗姆研究公司 控制对含钨层的蚀刻微负载的方法及其设备
KR101315880B1 (ko) * 2008-07-23 2013-10-08 삼성전자주식회사 금속 배선 구조물 및 그 제조 방법
JP5932599B2 (ja) 2011-10-31 2016-06-08 株式会社日立ハイテクノロジーズ プラズマエッチング方法
CN105453230B (zh) * 2013-08-16 2019-06-14 应用材料公司 用六氟化钨(wf6)回蚀进行钨沉积

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI866954B (zh) * 2020-03-02 2024-12-21 美商蘭姆研究公司 對於高深寬比之3d nand 蝕刻的側壁缺口縮減

Also Published As

Publication number Publication date
TWI705498B (zh) 2020-09-21
KR102178834B1 (ko) 2020-11-16
US9673058B1 (en) 2017-06-06
KR20170106927A (ko) 2017-09-22

Similar Documents

Publication Publication Date Title
TWI705498B (zh) 蝕刻介電層中之特徵部的方法
US9659783B2 (en) High aspect ratio etch with combination mask
TWI774742B (zh) 矽氮化物之原子層蝕刻
KR101094681B1 (ko) 레지스트 박리 동안 다공성 로우-ｋ 재료의 손상을방지하는 방법
CN102646585B (zh) 对伪硬掩膜的扭曲控制
TWI596669B (zh) 鎢蝕刻之方法
US20070264830A1 (en) Pitch reduction
US10002773B2 (en) Method for selectively etching silicon oxide with respect to an organic mask
KR102152088B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
CN104576355B (zh) 等离子体处理方法
CN102760646B (zh) 对于具有三层掩膜的蚀刻线弯曲和倾斜的预防
KR20190107159A (ko) 유전체 컨택트 에칭
TW201820388A (zh) 用於半導體處理之矽基沉積
TW201826382A (zh) 具有降低的深寬比依存性之選擇性蝕刻方法
TW201442108A (zh) 在原處之金屬殘餘物清潔
KR102797629B1 (ko) 선택적 패시베이션을 위해 타깃 증착 (targeted deposition) 을 사용하여 피처들을 에칭하기 위한 방법
KR101144022B1 (ko) 에칭된 웨이퍼로부터 포토레지스트 스트립 방법
KR102139380B1 (ko) 제어된 위글링에 의한 에칭을 위한 방법
US7682516B2 (en) Vertical profile fixing
CN105321816A (zh) 蚀刻含钨层的方法
TW201707087A (zh) 梯階結構之形成方法
TW200539289A (en) Waferless automatic cleaning after barrier removal
TWI768026B (zh) 用於半導體處理之矽基沉積
TWI576909B (zh) 絕緣層上矽蝕刻
KR20120122908A (ko) 3 중층 마스크를 이용하는 에칭에 대한 라인 벤딩 및 틸팅 예방