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TW201807568A - 記憶體元件、具有它的儲存系統及其操作方法 - Google Patents

記憶體元件、具有它的儲存系統及其操作方法 Download PDF

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TW201807568A TW105143709A TW105143709A TW201807568A TW 201807568 A TW201807568 A TW 201807568A TW 105143709 A TW105143709 A TW 105143709A TW 105143709 A TW105143709 A TW 105143709A TW 201807568 A TW201807568 A TW 201807568A
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Abstract

一種儲存系統包括傳送搜索命令的記憶體控制器和搜索複數個頁的記憶體元件，記憶體元件操作性地耦接到記憶體控制器，記憶體元件適用於檢測包括在記憶體元件的儲存區塊中的複數個頁之中的最後抹除的頁，以及適用於將最後抹除的頁的位址提供到記憶體控制器，且記憶體控制器被配置成根據最後抹除的頁的位址來控制記憶體元件。

Description

記憶體元件、具有它的儲存系統及其操作方法
本申請要求2016年8月19日提交的韓國專利申請號10-2016-0105759為本申請案的優先權，其全部公開通過引用其整體合併於此。
本發明的各個實施例總體而言關於一種半導體記憶體元件，且更具體而言關於一種能確定其中所包括的頁的狀態的半導體記憶體元件、包括該半導體記憶體元件的儲存系統及其操作方法。
儲存系統可以包括用於儲存資料的儲存元件和設置在儲存元件與外部元件之間的記憶體控制器，該記憶體控制器用於控制儲存元件與外部元件之間的命令、位址和資料的傳輸。
儲存系統的儲存元件可以包括複數個半導體記憶體元件（下文簡稱為記憶體元件）。記憶體元件通常分類成揮發性記憶體元件和非揮發性記憶體元件。耦接到儲存系統的外部元件一般被稱為主機。外部元件可以通過使用介面協定（諸如例如周邊元件連接快速（PCI-E）、高級技術附件（ATA）、串列ATA（SATA）、並行ATA（PATA）或串列附加SCSI（SAS）、通用序列匯流排（USB）、MMC（多媒體卡）、ESDI（增強型小型磁片介面）以及集成驅動電子設備（IDE））來與儲存元件通信。
對更快、更大容量的可擕式電子設備持續的需求要求可擕式電子設備所採用的記憶體元件和儲存系統持續的改進。
各個實施例關於一種記憶體元件、具有記憶體元件的儲存系統及其操作方法，該記憶體元件在儲存系統通電時執行確定在記憶體元件中的儲存區塊中所包括的頁的狀態的操作。
根據一個實施例，一種儲存系統可以包括：記憶體元件，操作性地耦接到記憶體控制器；記憶體元件，適用於檢測包括在記憶體元件的儲存區塊中的複數個頁之中的最後抹除的頁，以及適用於提供最後抹除的頁的位址給記憶體控制器；以及記憶體控制器，被配置成根據最後抹除的頁的位址來控制記憶體元件。
根據一個實施例，一種操作儲存系統的方法可以包括：根據位址來將包括在儲存區塊中的複數個頁之中的兩個頁設置為第一頁和第二頁；將位於第一頁與第二頁之間的頁設置為第三頁；判斷第三頁是編程的頁還是抹除的頁；以及通過執行第一頁和第二頁的設置步驟，來重複第一頁和第二頁的設置步驟、第三頁的設置步驟以及判斷步驟，使得在第三頁被確定為編程的頁時第一頁朝著第二頁移動，或者使得在第三頁被確定為抹除的頁時第二頁朝著第一頁移動。
根據一個實施例，一種操作儲存系統的方法可以包括：從記憶體控制器輸出搜索命令和位址；回應於搜索命令和位址來選擇儲存區塊；計算包括在位址中的第一位址和第二位址，以將第一位址與第二位址之間的位址設置為第三位址；判斷包括在選中的儲存區塊中的頁之中的與第三位址相對應的頁被編程還是被抹除；以及通過改變第一位址與第二位址之間的範圍內的第三位址，來重複計算步驟和判斷步驟，直到被確定為抹除的頁的與第三位址相對應的頁被檢測為最後抹除的頁。
在下文，將參照附圖詳細描述各個示例性實施例。然而要注意，本公開可以以各種其它形式來實施，而不應被解釋為僅限於本文示出的實施例。確切地說，提供這些實施例作為示例，使得本公開將是徹底且完整的，且將會向本發明所屬技術領域的技術人員充分地傳達本發明的各個方面和特徵。
要注意，附圖並非按比例繪製，且為了圖示方便，可以放大元件的尺寸。此外，要注意，在以下的描述中，出於簡單和簡潔的目的，可以省略公知的功能和構造的詳細描述，以避免將本公開與公知結構和工藝混淆。貫穿本說明書和附圖，相同的附圖標記表示相同的元件。
還要注意，在本說明書中，“連接/耦接”是不僅指一個元件直接耦接另一個元件，還指經由中間部件間接耦接另一個部件。
還將理解，儘管在本文中術語“第一”、“第二”、“第三”等可以用來描述各個元件，但是這些元件不受到這些術語的限制。這些術語用來區分一個元件與另一個元件。因此，在不脫離本發明的精神和範圍的情況下，下文描述的第一元件還能稱作第二元件或第三元件。
在本文中連同一列項目一起使用的片語“……和……中的至少一個”表示：該列中的單個項目或該列中的各項目的任何組合。例如，“A、B和C中的至少一個”表示，僅A，或僅B，或僅C，或A、B和C的任何組合。
為了便於描述，在本文中，諸如“之下”、“下面”、“下”、“之上”、“上”等空間相關的術語可以用來描述附圖中所示出的一個元件或特徵與另一個元件或特徵的關係。將理解，除了附圖中所繪製的方位之外，空間相關的術語還意圖囊括元件在製造、使用或操作中的不同方位。例如，如果附圖中的元件翻轉，那麼被描述成位於其它元件或特徵“之下”或“下面”的元件可以位於其它元件或特徵“之上”。另外，元件可以調向（旋轉90度或處於其它方位），相應地解釋本文使用的空間相關描述語。
本文使用的術語僅是出於描述特定實施例的目的，而並非意圖限制本發明。如本文中所用，單數形式也意圖包括複數形式，除非上下文另外清楚地指出。還將理解，術語 “包含”、“包含有”、“包括”和“包括有”在本說明書中使用時表明存在所述的元件，而不排除存在或增加一個或更多個其它元件。如本文中所用，術語“和/或”包括所列的相關項中的一個或更多個項的任何組合和全部組合。
除非另外定義，否則本文中所用的包括技術術語和科學術語的所有術語具有與本發明所屬領域的普通技術人員基於本公開所通常理解的意義相同的意義。還將理解，術語（諸如通用詞典中所定義的那些術語）應當解釋為具有與本公開上下文和相關領域中的意義相一致的意義，且除非在本文中明確這樣定義，否則這些術語不應以理想化或過於形式化的意義來解釋。
在下面的描述中，為了提供本發明的透徹理解，闡述了眾多的具體細節。本發明可以在不具有這些具體細節中的一些或全部的情況下實踐。在其它情況中，未詳細描述公知的工藝結構和/或工藝，以便不必要地混淆本發明。
還要注意，在一些情況下，對相關技術領域的技術人員將明顯的是，結合一個實施例描述的元件（也稱為特徵）可以單獨使用或與另一實施例的其它元件組合使用，除非另外明確指出。
下面，將參照附圖詳細描述本發明的各個實施例。
圖1是圖示根據本發明的一個實施例的儲存系統 1100的示圖。
參見圖1，儲存系統 1100可以包括適用於儲存資料的儲存元件1110和適用於控制儲存元件1110的記憶體控制器1120。儲存系統 1100可以耦接到主機1200。儲存系統 1100可以回應於從主機1200接收的編程請求（也稱為寫入請求）來儲存從主機1200提供的資料。儲存系統 1100可以回應於來自主機1200的讀取請求來將儲存的資料輸出到主機1200。
主機1200可以通過使用任何合適的介面協定（諸如例如，周邊元件連接-快速（PCI-E）、高級技術附件（ATA）、串列ATA（SATA）、並行ATA（PATA）以及串列附加SCSI（SAS））與儲存系統1100通信。然而，主機1200與儲存系統 1100之間的介面協定不限於此。其它合適的介面協定可以包括例如通用序列匯流排（USB）、多媒體卡（MMC）、增強型小型磁片介面（ESDI）以及IDE（集成驅動電子設備）。
記憶體控制器1120可以控制儲存系統 1100的操作。例如，記憶體控制器可以控制主機1200與儲存元件1110之間的資料交換。記憶體控制器1120可以回應於主機1200的請求來控制儲存元件1110執行編程操作、讀取操作和抹除操作中的至少一種。記憶體控制器1120可以在儲存系統 1100通電時確定儲存元件1110的狀態。關於儲存元件1110的狀態的資訊可以被提供給且儲存在記憶體控制器1120中。然而，由於儲存元件1110的資訊在儲存系統 1100突然斷電時可能未被可靠地提供給記憶體控制器1120，因此儲存在記憶體控制器1120中的資訊可能不可靠。為了克服儲存系統 1100的不可靠性，在儲存系統 1100通電時，記憶體控制器1120可以控制儲存元件1110執行確定儲存元件1110的狀態的操作。
儲存元件1110可以包括複數個記憶體元件，包括但不限於雙數據速率同步動態隨機存取記憶體（DDR SDRAM）、低功率雙數據速率4（LPDDR4）SDRAM、圖像雙數據速率（GDDR）SDRAM、低功率DDR（LPDDR）、Rambus動態存取記憶體（RDRAM）或快閃記憶體。根據本發明的一個實施例，當儲存系統 1100通電時，記憶體控制器1120提供命令給儲存元件1110以檢查儲存元件1110的狀態，然後儲存元件1110可以執行狀態確定操作並將狀態確定操作的結果（資訊，下文也稱為“記憶體元件狀態資訊”或簡稱為“狀態資訊”）提供給記憶體控制器1120。
圖2是圖示記憶體控制器1120的示例性配置的示圖。
如上參照圖1所述，記憶體控制器1120可以包括用於控制主機1200與儲存元件1110之間的資料交換的複數個元件。要注意，圖2僅僅示出與本發明的實施例相關的那些單元。如本發明所屬技術領域的技術人員應當理解的，在記憶體控制器1120中還可以包括各種其它的公知元件。
參見圖2，記憶體控制器1120可以包括位址儲存單元1121和命令輸出單元1122。
與儲存元件1110相關的各種位址有關的資訊可以被儲存在位址儲存單元1121中。例如，與儲存元件1110的特定狀態相關的位址有關的資訊可以被儲存在位址儲存單元1121中。例如，位址可以包括最後編程的頁的位址或最後抹除的頁的位址以及包括最後編程的頁和/或最後抹除的頁的儲存區塊和儲存面的位址。最後編程的頁是在儲存系統 1100斷電之前最後被編程的頁。最後抹除的頁是在儲存系統 1100斷電之前最後被抹除的頁。此外，當儲存系統 1100通電時，記憶體控制器1120可以從儲存元件1110接收最後抹除的頁位址ADD_PAGE。記憶體控制器1120可以基於儲存在位址儲存單元1121中的資訊來將命令和位址輸出到儲存元件1110。
當儲存系統 1100通電時，命令輸出單元1122可以輸出命令CMD到儲存元件1110。
圖3是圖示記憶體控制器1120與儲存元件1110之間的示例性連接關係的示圖。
參見圖3，儲存元件1110可以包括複數個記憶體元件 D0至Dk（其中k是正整數）。記憶體元件 D0至Dk可以經由通道CH耦接到記憶體控制器1120。例如，命令、位址和資料可以經由通道CH在記憶體控制器1120與儲存元件1110之間傳送。更具體而言，複數個記憶體元件 D0至Dk之中的一個或更多個選中的記憶體元件可以經由通道CH與記憶體控制器1120通信。
記憶體元件D0至Dk可以包括揮發性記憶體元件或非揮發性記憶體元件。在一個實施例中，記憶體元件D0至Dk可以包括即使電源缺失也能保留資料的非揮發性記憶體元件。例如，記憶體元件 D0至Dk可以包括NAND快閃記憶體元件。在一個實施例中，儲存系統 1100可以應用於可擕式電子設備中。
下面通過以上述記憶體元件 D0至Dk中的一個為例，來詳細描述記憶體元件。
圖4是圖示圖3中示出所採用的複數個記憶體元件 D0至Dk之中的記憶體元件D0的示例性配置的示圖。
參見圖4，儲存元件1110可以包括記憶體元件D0，記憶體元件D0包括適用於儲存資料的儲存單元陣列100、週邊電路200以及適用於控制週邊電路200的控制邏輯300。週邊電路200可以執行編程操作以將資料儲存在儲存單元陣列100中，執行讀取操作以輸出儲存的資料，以及執行抹除操作以抹除儲存的資料。
儲存單元陣列100可以包括複數個儲存區塊MB1至MBk（其中k是正整數）。字元線WL、汲極選擇線DSL、源極選擇線SSL、源極線SL 以及位元線BL1至BLI（其中I是正整數）可以分別耦接到儲存區塊MB1至MBk。針對儲存區塊MB1至MBk中的每個，可以對應複數個專用的字元線WL、汲極選擇線DSL和源極選擇線SSL。源極線SL可以共同耦接到複數個儲存區塊MB1至MBk，且位元線BL1至BLI也可以共同耦接到儲存區塊MB1至MBk。
週邊電路200可以包括電壓發生電路210、行解碼器220、頁緩衝器單元230、列解碼器240、輸入/輸出電路250 和電流感測電路260。
電壓發生電路210可以響應於從控制邏輯300接收的操作信號OP_CMD來產生施加用於執行編程操作、讀取操作或抹除操作的各種操作電壓Vop。例如，電壓發生電路210可以產生一個或更多個操作電壓Vop（包括編程電壓、讀取電壓、抹除電壓、通過電壓和導通電壓中的至少一個）並將該一個或更多個操作電壓Vop傳送到行解碼器220。
行解碼器220可以將該一個或更多個操作電壓Vop傳送到與響應於從控制邏輯300接收的行位址RADD而選中的儲存區塊耦接的字元線WL、汲極選擇線DSL、源極選擇線SSL和源極線SL。
頁緩衝器單元230可以包括分別耦接到位元線BL1至BLI的複數個頁緩衝器PB1至PBI。頁緩衝器PB1至PBI中的每個可以耦接到複數個位元線BL1至BLI之中的對應位元線。頁緩衝器PB1至PBI可以回應於從控制邏輯300接收的頁緩衝器控制信號PBSIGNALS而操作。例如，頁緩衝器PB1至PBI可以暫時儲存經由位元線BL1至BLI接收的資料，或者在讀取操作或驗證操作期間感測位元線BL1至BLI中的電壓或電流。
列解碼器240可以回應於從控制邏輯300接收的列位址CADD，在輸入/輸出電路250與頁緩衝器單元230之間傳送資料。例如，列解碼器240可以經由複數個頁線PL與頁緩衝器PB交換資料，或者經由複數個列線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可以管理記憶體元件D0的命令CMD、位址ADD和資料DATA的輸入和輸出。例如，輸入/輸出電路250可以將來自記憶體控制器1120的命令CMD和位址ADD傳送到控制邏輯300，或者與列解碼器240交換資料DATA。
電流感測電路260可以在讀取操作、驗證操作或狀態檢測操作期間，響應於容許位元數信號VRY_BIT＜#＞而產生參考電流，可以將參考電流與從頁緩衝器單元230提供的感測電壓VPB進行比較，以及可以根據比較結果輸出通過信號PASS或故障信號FAIL。
控制邏輯300可以通過回應於命令CMD和位址ADD輸出操作信號OP_CMD、行位址RADD、頁緩衝器控制信號PBSIGNALS和容許位元數信號VRY_BIT＜#＞來控制週邊電路200。此外，控制邏輯300可以根據從電流感測電路接收的通過信號PASS或故障信號FAIL來判斷選中的頁是被編程還是被抹除。例如，當接收到通過信號PASS時，控制邏輯300可以確定選中的頁是編程的頁，或者當接收到故障信號FAIL時，確定選中的頁是抹除的頁。控制邏輯還可以判斷抹除的頁是否為最後抹除的頁。控制邏輯300可以經由輸入/輸出電路250將最後抹除的頁的位址提供給記憶體控制器1120。
圖5是圖示圖4中所示的頁緩衝器中的一個的示例性配置的示圖。
圖4的第一頁緩衝器PB1至第I頁緩衝器PBI可以具有彼此相同的配置。因此，圖5示出頁緩衝器中的一個，例如，第一頁緩衝器PB1。
參見圖5，第一頁緩衝器PB1可以耦接到第一位元線BL1且可以包括第一開關S1至第十開關S10。施加的用於分別控制第一開關S1至第十開關S10的信號PBSENSE、TRANSO、SA_CSOC、SA_PRE、SA_SENSE、SE_DIS和SA_STB_N可以被包括在圖4的頁緩衝器控制信號PBSIGNALS中。
第一開關S1可以包括NMOS電晶體，該NMOS電晶體回應於感測信號PBSENSE將第一位元線BL1和第一電流感測節點CSO彼此耦接。第二開關S2可以包括NMOS電晶體，該NMOS電晶體回應於傳送信號TRANSO而將第一電流感測節點CSO與感測節點SO彼此耦接。在感測操作期間，感測節點SO可以耦接到資料儲存單元和圖4所示的電流感測電路260。在感測操作期間施加到感測節點SO的電壓可以作為感測電壓VPB而被傳送到圖4所示的電流感測電路260。例如，在感測操作期間，第一頁緩衝器PB1至第I頁緩衝器PBI的感測節點SO可以共同耦接到電流感測電路260。從第一頁緩衝器PB1至第I頁緩衝器PBI傳送到電流感測電路260的電壓可以是感測電壓VPB。
第三開關S3可以包括NMOS電晶體，該NMOS電晶體回應於預充電傳輸信號SA_CSOC而將第一電流感測節點CSO耦接到第四開關S4與第五開關S5之間的節點。第四開關S4可以包括PMOS電晶體，該PMOS電晶體根據資料節點QS的電位水平將電源端子VCC與第五開關S5彼此耦接。資料節點QS的電位水平可以根據儲存在鎖存器中的資料而改變。資料節點QS的電位水平可以被初始化到低水平。第五開關S5可以包括PMOS電晶體，該PMOS電晶體用於回應於預充電信號SA_PRE將經由第四開關S4從電源端子VCC接收到的電源電壓傳送到第二電流感測節點SEN。第六開關S6可以包括NMOS電晶體，該NMOS電晶體回應於感測傳輸信號SA_SENSE將第二電流感測節點SEN耦接到第一電流感測節點CSO。
第七開關S7可以包括NMOS電晶體，該NMOS電晶體回應於放電信號SA_DIS將第一電流感測節點CSO耦接到第八開關S8。第八開關S8可以包括NMOS電晶體，該NMOS電晶體回應於資料節點QS的電位水平將第七開關S7耦接到接地端子。資料節點QS耦接到鎖存器且耦接到第四開關S4和第八開關S8的閘極。
第九開關S9可以包括PMOS電晶體，該PMOS電晶體回應於選通信號SA_STB_N將電源端子VCC耦接到第十開關S10。第十開關S10可以包括PMOS電晶體，該PMOS電晶體回應於第二電流感測節點SEN的電位水平而在第九開關S9與鎖存器之間形成電流路徑。
下面描述上述第一頁緩衝器PB1的操作。
可以執行預充電操作以將第一位元線BL1預充電到正電壓。在預充電操作期間，資料“0”可以被儲存在鎖存器中。資料節點QS可以通過資料“0”而初始化到低水平。當資料節點QS具有低電位水平時，第四開關S4可以導通。當第三開關S3和第一開關S1回應於預充電傳輸信號SA_CSOC 和感測信號PBSENSE而導通時，可以通過第四開關S4、第三開關S3和第一開關S1來形成電流路徑。結果，第一位元線BL1和電源端子VCC可以彼此耦接，使得第一位元線BL1可以被預充電到正電壓。除了上述方法之外，可以使用各種其它方法來預充電第一位元線BL1。
當第一位元線BL1被預充電時，第三開關S3和第五開關S5可以回應於預充電傳輸信號SA_CSOC和感測信號PBSENSE而關斷，使得可以停止向第一電流感測節點CSO供應預充電電壓。隨後，當驗證電壓被施加到選中的字元線時，第一位元線BL1的電位可以保持在預充電水平或者降低。然後可以執行感測操作以感測第一位元線BL1的電位。
在感測操作期間，由於第一開關S1和第六開關S6導通，因此可以根據第一電流感測節點CSO的電位來導通或關斷第十開關S10。隨後，當第九開關S9通過選通信號SA_STB_N而導通時，儲存在鎖存器中的資料QS可以根據第十開關S10是導通還是關斷而保留為先前資料或者改變。假設在第五開關S5關斷時的時間點與第九開關S9導通時的時間點之間的時間為選通時間，則執行驗證操作所耗費的電流量可以改變。
圖6是圖示電流感測電路260的示例性配置的示圖。
參見圖6，當故障位元的數量小於容許位元的數量時，電流感測電路260可以輸出通過信號PASS，而當故障位元的數量超過容許位元的數量時，電流感測電路260可以輸出故障信號FAIL。故障位元的數量可以基於從第一頁緩衝器PB1至第I頁緩衝器PBI提供的感測電壓VPB而確定。容許位元的數量可以基於從控制邏輯300提供的容許位元數信號VRY_BIT＜#＞來確定。例如，由於故障單元是指具有比目標電壓低的閾值電壓的儲存單元，因此故障位元的數量可以隨著故障單元的數量增加而增加。因此，故障位元的數量可以隨著編程迴圈的數量增加而減小。容許位元的數量可以根據儲存在控制邏輯300中的資訊而保持恒定。
電流感測電路260可以包括電壓發生電路61、區塊賦能開關S611、賦能開關S612、故障位元計數器62、容許位元計數器63以及比較器64。
電壓發生電路61可以根據故障位元電流IPB和參考電流IREF來產生通過電壓VP和故障電壓VN。例如，當故障位元電流IPB增大時，電壓發生電路61可以產生比通過電壓VP大的故障電壓VN，而當故障位元電流IPB減小時，可以產生比故障電壓VN大的通過電壓VP。電壓發生電路61可以包括第一開關S601和第二開關S602。第一開關S601可以包括耦接在第一節點N1與電源電壓VCC之間的PMOS電晶體。第一開關S601可以回應於第一節點N1的電壓而導通或關斷。
第二開關S602可以包括PMOS電晶體，該PMOS電晶體耦接在第二節點N2與電源電壓VCC之間且回應於第一節點N1的電壓而導通或關斷。流經第一節點N1的電流可以是故障位元電流IPB且其電壓可以是通過電壓VP。流經第二節點N2的電流可以是參考電流IREF且其電壓可以是故障電壓VN。因此，當故障位元電流IPB增加時，通過電壓VP可以降低，而當故障位元電流IPB減少時，通過電壓VP可以升高。此外，當參考電流IREF增加時，故障電壓VN可以降低，而當參考電流IREF減少時，故障電壓VN可以增加。
區塊賦能開關S611可以耦接在第一節點N1與第三節點N3之間。區塊賦能開關S611可以包括NMOS電晶體，該NMOS電晶體回應於區塊電壓CHK＜i＞而導通或關斷，該區塊電壓CHK＜i＞對應於以區塊為單位分組的頁緩衝器的內部節點的電壓。
賦能開關S612可以包括NMOS電晶體，該NMOS電晶體耦接在第二節點N2與第四節點N4之間且回應於用於通過/故障確定操作的賦能信號EN而導通或關斷。
故障位元計數器62可以被配置成根據經由頁緩衝器的感測節點SO傳送來的感測電壓VPB來控制第三節點N3的電流。故障位元計數器62可以包括複數個故障位元參考開關S621R至S62IR以及複數個故障位元開關S621至S62I。故障位元參考開關S621R至S62IR可以共同耦接到第三節點N3。故障位元開關S621至S62I可以分別與故障位元參考開關S621R至S62IR串聯耦接。例如，第一故障位元參考開關S621R和第一故障位元開關S621可以串聯耦接在第三節點N3與接地端子之間。以相同的方式，第I故障位元參考開關S62IR和第I故障位元開關S62I可以串聯耦接在第三節點N3與接地端子之間。
複數個故障位元參考開關S621R至S62IR中的每個可以包括回應於參考電壓VREF而導通或關斷的NMOS電晶體。故障位元開關S621至S62I的閘極可以分別耦接到頁緩衝器的感測節點SO。感測節點SO的電壓被定義為感測電壓VPB，因而故障位元可以由高感測電壓來表示。複數個故障位元開關S621至S62I中的每個可以包括NMOS電晶體，該NMOS電晶體在其閘極被施加高電壓時導通。因此，隨著故障位元的數量增加，導通的故障位元開關S621至S62I的數量可以增加。當導通的故障位元開關S621至S62I的數量增加時，流經第三節點N3的電流也會增加。
容許位元計數器63可以被配置成根據容許位元數信號VRY_BIT＜#＞而保持流經第四節點N4的參考電流IREF恒定。換言之，儘管第四節點N4的參考電流IREF根據容許位元數信號VRY_BIT＜#＞而改變，但是由於容許位元數信號VRY_BIT＜#＞保持恒定，因此流經第四節點N4的參考電流IREF也可以保持恒定。考慮到錯誤校正碼（ECC）性能，容許位元數信號VRY_BIT＜#＞可以根據不同類型的記憶體元件而改變。
容許位元計數器63可以包括複數個容許位元參考開關S631R至S63JR以及複數個容許位元開關S631至S63J。容許位元參考開關S631R至S63JR可以共同耦接到第四節點N4。容許位元開關S631至S63J可以分別串聯耦接到容許位元參考開關S631R至S63JR。例如，第一容許位元參考開關S631R和第一容許位元開關S631可以串聯耦接在第四節點N4與接地端子之間。以相同的方式，第J故障位元參考開關S62JR和第J故障位元開關S62J可以串聯耦接在第四節點N4與接地端子之間。
複數個容許位元參考開關S631R至S63JR中的每個可以包括回應於參考電壓VREF而導通或關斷的NMOS電晶體。複數個容許位元開關S631至S63I中的每個可以包括NMOS電晶體，該NMOS電晶體回應於從控制邏輯300提供的容許位元數信號VRY_BIT＜J:1＞之中的對應的容許位元數信號而導通或關斷。因此，隨著容許位元的數量增加或者隨著容許位元數信號VRY_BIT＜J:1＞之中的邏輯高水平的容許位元的數量增加，導通的容許位元開關S631至S63I的數量可以增加。當導通的容許位元開關S631至S63I的數量增加時，流經第四節點N4的參考電流IREF也可以增加。
如上所述，流經第四節點N4的參考電流IREF可以根據容許位元數信號VRY_BIT＜J:1＞而保持恒定，而流經第三節點N3的故障位元電流IPB可以根據每個編程迴圈的故障位元而改變。因此，當區塊賦能開關S611和賦能開關S612二者都導通時，通過流經第三節點N3的故障位元電流IPB可以產生通過電壓VP，並且通過流經第四節點N4的參考電流IREF可以產生故障電壓VN。
比較器64可以回應於賦能反相信號EN_N而將通過電壓VP 與故障電壓VN進行比較，以及根據比較結果而輸出通過信號PASS 或故障信號FAIL。例如，通過電壓VP可以被施加到比較器64的正端子（+），而故障電壓VN可以被施加到負端子（-）。因此，在通過電壓VP大於故障電壓VN時，比較器64可以輸出通過信號PASS，而在故障電壓VN大於通過電壓VP時，輸出故障信號FAIL。控制邏輯300可以接收通過信號PASS 或故障信號FAIL，並且根據提供的通過信號PASS 或故障信號FAIL來控制週邊電路200執行後續操作。
圖7是圖示圖4中所示的儲存單元陣列的示例性配置的示圖。
參見圖7，儲存單元陣列100可以包括複數個儲存面PL0至PLi（其中i為正整數）。儲存面PL0至PLi可以具有實質相同的配置。儲存面PL0至PLi中的每個可以包括複數個儲存區塊MB0至MBj。儲存區塊MB0至MBj的編程狀態可以根據儲存面PL0至PLi中的每個而改變。儲存區塊MB0至MBj可以具有二維結構或三維結構。較佳地，儲存區塊MB0至MBj通常可以具有用於改善記憶體元件的集成度（integration）的三維結構。下面詳細描述三維結構的儲存區塊。
圖8是圖示圖4的記憶體元件中採用的具有三維結構的儲存區塊的透視圖。
參見圖8，三維結構的儲存區塊可以相對於基板沿垂直方向（Z方向）具有“I”形，並且包括佈置在位元線BL與源極線SL之間的串ST。公知此結構是位元成本可擴展（Bit Cost Scalable，BiCS）結構。例如，當源極線SL形成在相對於基板的水準方向上時，具有BiCS結構的單元串ST可以形成在相對於源極線SL的垂直方向上。更具體而言，單元串ST可以包括源極選擇線SSL、字元線WL和汲極選擇線DSL，該源極選擇線SSL、字元線WL和汲極選擇線DSL沿第一方向（Y方向）佈置以及層疊在彼此的頂部上且彼此分開。然而，源極選擇線SSL、字元線WL和汲極選擇線DSL的數量不限於圖8中所示的數量，且可以根據每個記憶體元件而改變。儲存單元可以形成在垂直通道層CH與字元線WL之間。單元串ST可以包括垂直通道層CH和位元線BL。垂直通道層CH可以垂直地穿過源極選擇線SSL、字元線WL和汲極選擇線DSL。位元線BL可以與突出在汲極選擇線DSL之上的垂直通道層CH的頂部接觸，且沿垂直於第一方向（Y方向）的第二方向（X方向）佈置。儲存單元可以形成在字元線WL與垂直通道層CH之間。接觸插塞CT還可以形成在位元線BL與垂直通道層CH之間。
圖9是圖示圖4的三維儲存區塊的另一種示例性配置的透視圖。
參見圖9，三維結構的儲存區塊可以在相對於基板的垂直方向（Z方向）上以U形來形成，且可以包括耦接在位元線BL與源極線SL之間的源極串ST_S 與汲極串ST_D。源極串ST_S和汲極串ST_D可以經由管通道P_CH彼此耦接以形成“U”形。管通道P_CH可以耦接到管線PL。更具體而言，源極串ST_S可以沿著垂直方向佈置在源極線SL與管線PL之間，且汲極串ST_D可以沿著垂直方向佈置在位元線BL與管線PL之間。此結構可以稱為管形位元成本可擴展（Pipe-shaped Bit Cost Scalable，P-BiCS）。
更具體而言，汲極串ST_D可以包括字元線WL和汲極選擇線DSL以及汲極垂直通道層D_CH，該字元線WL和汲極選擇線DSL沿第一方向（Y方向）佈置並且層疊在彼此的頂部上且彼此分開，該汲極垂直通道層D_CH垂直穿過字元線WL和汲極選擇線DSL。源極串ST_S可以包括字元線WL 和源極選擇線SSL以及源極垂直通道層S_CH，該字元線WL 和源極選擇線SSL沿第一方向（Y方向）佈置成彼此分開，該源極垂直通道層S_CH垂直穿過字元線WL和源極選擇線SSL。汲極垂直通道層D_CH和源極垂直通道層S_CH可以通過管線PL中的管通道P_CH彼此耦接。位元線BL可以與突出在汲極選擇線DSL之上的汲極垂直通道層D_CH的頂部接觸，且沿垂直於第一方向（Y方向）的第二方向（X方向）佈置。儲存單元可以形成在源極垂直通道層S_CH與字元線WL之間以及汲極垂直通道層D_CH與字元線WL之間。
圖10是圖示根據一個實施例的儲存區塊的詳細電路圖。
參見圖10，儲存區塊MB0可以包括耦接在位元線BL1至BLi（其中i為正整數）與源極線SL之間的單元串ST。位元線BL1至BLi可以耦接到單元串ST，且源極線SL可以共同耦接到單元串ST。由於單元串ST具有彼此相同的配置，因此將以耦接到第一位元線BL1的單元串ST為例來進行更詳細地描述。
單元串ST可以包括串聯耦接在源極線SL與第一位元線BL1之間的源極選擇電晶體SST、複數個儲存單元F1至F16 以及汲極選擇電晶體DST。每個單元串ST可以包括至少一個源極選擇電晶體SST、至少一個汲極選擇電晶體DST以及比圖10中所示的儲存單元多的儲存單元F1至F16。
源極選擇電晶體SST的源極可以耦接到源極線SL，且汲極選擇電晶體DST的汲極可以耦接到第一位元線BL1。儲存單元F1至F16可以串聯耦接在源極選擇電晶體SST與汲極選擇電晶體DST之間。不同單元串ST中所包括的源極選擇電晶體SST的閘極可以耦接到源極選擇線SSL，汲極選擇電晶體DST的閘極可以耦接到汲極選擇線DSL，且儲存單元F1至F16的閘極可以耦接到複數個字元線WL1至WL16。不同單元串ST中所包括的儲存單元之中的與同一字元線耦接的儲存單元組可以稱為頁PG。因此，儲存區塊可以包括與字元線WL1至WL16的數量相同的頁。
圖11是圖示劃分成複數個區塊的儲存區塊的示圖。
參見圖10和圖11，可以以頁PG為單位執行編程操作和讀取操作。記憶體元件的集成度的提高可以導致單元串ST的數量的增加且還可以增加頁PG的容量。因此，選中的頁PG的資料可以劃分成“區塊”單位。因此，儲存區塊MB0中所包括的單元串ST可以劃分成複數個區塊CHK1至CHKp（其中p為正整數）。例如，可以執行感測操作，使得可以以從第一區塊CHK1中所包括的儲存單元到第p區塊CHKp中所包括的儲存單元的順序方式來感測選中的頁的儲存單元的資料。
下面描述根據一個實施例的搜索抹除頁的方法。
圖12是圖示根據一個實施例的搜索抹除頁的方法的流程圖。
參見圖1、圖2和圖12，當儲存系統 1100通電時，在步驟S111，儲存系統 1100中所包括的記憶體控制器1120可以將搜索命令傳送給儲存元件1110。搜索命令可以用於搜索抹除頁。
在步驟S112，記憶體控制器1120可以從儲存在位址儲存單元1121中的資訊，來確定最後編程的頁和對應的記憶體元件（例如，晶粒）、儲存面和儲存區塊的位址。
然後，儲存元件1110可以在步驟S113通過二分搜索計算（binary search calculation）來選擇暫時頁。
根據步驟S112的確定而選中的記憶體元件可以通過在步驟S114至S115的二分搜索計算來搜索最後抹除的頁。例如，選中的記憶體元件可以在步驟S114判斷選中的暫時頁是否為最後抹除的頁。當選中的暫時頁在步驟S114被確定為不是最後抹除的頁（即，“否”）時，可以在步驟S115通過儲存元件1110的二分搜索計算來選中另一個暫時頁，並且可以重複步驟S114和S115直到選中的暫時頁被確定為最後抹除的頁。當在步驟S114暫時頁被確定為最後抹除的頁（即，“是”）時，可以中斷用於最後抹除的頁的搜索操作。如參照圖2所述，最後抹除的頁的位址ADD_PAGE可以被提供給記憶體控制器1120的位址儲存單元1121，且位址儲存單元1121中的最後抹除的頁的位址可以由所提供的最後抹除的頁的位址ADD_PAGE來更新。
下面參照圖1至圖13來詳細描述使用上述方法的一個實施例。
圖13是圖示圖12的方法的選中的儲存區塊的示意圖。
假設選中的儲存區塊MB0包括第一頁PG1至第十六頁PG16，且從第十六頁PG16到第一頁 PG1以降冪執行編程操作。此外，還假設第十六頁PG16至第八頁PG8為編程完成的頁，而第七頁PG7至第一頁PG1為抹除的頁。
參見圖1至圖12以及圖13的（A），在步驟S112確定的最後編程的頁的位址可以設置為第一位址I1。例如，在儲存系統 1100斷電之前，最後編程的頁的位址可以被儲存在記憶體控制器1120的位址儲存單元1121中。然而，當儲存系統 1100異常斷電時，最後編程的頁的位址可以不儲存在記憶體控制器中。圖13示出除了第八頁 PG8（其是最後被編程頁）之外的頁作為最後編程的頁而被儲存在記憶體控制器1120的位址儲存單元1121中。下面描述由於儲存系統 1100的突然斷電導致第十頁 PG10作為最後編程的頁被儲存在位址儲存單元1121中的情況。
在圖12的步驟S113，第十頁 PG10（其位址被儲存在記憶體控制器1120的位址儲存單元1121中且在步驟S112由於儲存系統 1100的突然斷電而被確定作為最後編程的頁的位址）可以被設置為第一位址I1，且可以執行使用第一位址I1的二分搜索計算。為了執行二分搜索計算，儲存區塊MB0的第一頁 PG1（其是在編程操作期間要被編程的最後可能的頁）的位址可以被設置為第二位址I2。第二位址I2可以被包括在儲存於位址儲存單元1121中的位址中。儲存區塊MB0的第一頁 PG1是在編程操作期間要被編程的最後可能的頁，因為在此示例中，假設從儲存區塊MB0的第十六頁PG16到第一頁 PG1，以降冪執行編程操作。
在圖12的步驟S113，使用二分搜索計算來選擇暫時頁。更具體而言，第一位址I1和第二位址I2的中間值（即，第十頁PG10和第一頁PG1的中間值）可以得到並且被定義為暫時頁的第三位址I3。即，在步驟S113，儲存元件1110可以選擇具有與第一位址和第二位址的中間值相等的位址的暫時頁。當第一位址I1和第二位址I2的中間值並非恰好對應於單個位址時，即，當“（I1-I2）/2”的結果值不恰好對應於單個位址時，具有與中間值最接近的值的位址中的一個可以被定義為暫時頁的第三位址I3。如圖13的（A）所示，當第一位址I1為第十頁 PG10、第二位址I2為第一頁 PG1時，則第六頁 PG6被選中作為與其中間值相對應的頁。第六頁 PG6的位址可以被設置為第三位址I3，即，暫時頁。
隨後，在圖12的步驟S114，可以判斷選中的暫時頁（即與第三位址I3相對應的第六頁 PG6）是否為最後抹除的頁。更具體而言，首先可以判斷選中的暫時頁（即與第三位址I3相對應的第六頁PG6）是編程的頁還是抹除的頁。可以由電流感測電路260執行判斷第六頁 PG6是編程的頁還是抹除的頁的操作。更具體而言，電流感測電路260可以根據選中的暫時頁是否為編程的頁來輸出通過信號PASS或故障信號FAIL。例如，當選中的暫時頁為編程的頁時，感測電壓VPB可以增加，且電流感測電路260輸出通過信號PASS。當選中的暫時頁為抹除的頁時，感測電壓VPB減小，且電流感測電路260輸出故障信號FAIL。為了減少操作時間，圖4中所示的記憶體元件D0可以不將與選中的暫時頁的通過或故障相關的資訊提供到記憶體控制器1120。換言之，控制邏輯300判斷選中的暫時頁是編程的頁還是抹除的頁，以及根據判斷結果來控制週邊電路200執行二分搜索計算。
此外，可以對除了全部選中的暫時頁之外的若干區塊（例如，CHK1至CHKp中的一個）執行判斷選中的暫時頁（例如，圖13的示例中的第六頁 PG6）是編程的頁還是抹除的頁的操作，以便減少操作時間。例如，當頁中包括大量的儲存單元時，可能難以對全部選中的頁執行感測操作。因此，可以通過以區塊為單位劃分選中的頁來執行感測操作。為了減少操作時間，可以對區塊CHK1至CHKp中的一些或一個執行感測操作。當選中的暫時頁（例如，第六頁 PG6）為抹除的頁時，故障位元的數量可以大於容許位元的數量，而不管選中的暫時頁中的哪個區塊被選中。因此，不需要對暫時頁的所有區塊CHK1至CHKp執行感測操作。換言之，由於選中的暫時頁中的一些區塊的故障位元的數量表示選中的暫時頁的感測故障或感測通過，因此可以對暫時頁的區塊中的一個或更多個區塊執行判斷選中的暫時頁是編程的頁還是抹除的頁的感測操作。例如，當通過僅利用第一區塊CHK1的感測電壓VPB檢測故障位元，來執行感測操作時，可以跳過剩餘的區塊CHK2至CHKp的感測操作，使得可以減少對選中的暫時頁執行感測操作所花費的時間。
然後，在步驟S114，當與第三位址I3相對應的第六頁 PG6被確定為抹除的頁但不是最後抹除的頁（在步驟S114處的否）時，在步驟S115通過使用二分搜索計算來選擇另一個暫時頁以重複對最後抹除的頁的搜索。更具體而言，具有第三位址I3和第一位址I1的中間值的位址的新的暫時頁被選中。因為先前選中的暫時頁被確定為抹除的頁，且在此示例中，在步驟S115，從第十六頁PG16到第一頁 PG1以降冪執行編程操作，可以搜索具有比先前第三位址I3高的值的新位址 I3以用於選擇下一個暫時頁。
在步驟S115，可以將先前的暫時頁或第六頁 PG6的位址設置為第二位址I2（見圖13的（B））。隨後，第八頁 PG8的位址（為第一位址I1與第二位址I2之間的中間值）可以被定義為新的第三位址I3。因此，在步驟S115，可以選擇第八頁 PG8作為新的暫時頁。然後，重複步驟S114，且當確定第八頁PG8為編程的頁（即，不是最後抹除的頁）時，重複步驟115來選擇新的暫時頁。如上所述，要注意，可以僅對第一區塊CHK1執行判斷第八頁 PG8是編程的頁還是抹除的頁的操作，使得可以顯著地減少操作時間。
更具體而言，在步驟115，可以通過採用二分搜索計算，通過在第三位址I3與第二位址I2之間選擇另一個暫時頁而在步驟S115處再次搜索最後抹除的頁。因為先前選中的暫時頁（即，PG8頁）被確定為編程的頁，且在此示例中從第十六頁PG16 到第一頁 PG1以降冪執行編程操作，所以搜索具有比第三位址I3低的值且為第三位址I3與第二位址I2的中間值的位址以用於在步驟S115處選擇另一個暫時頁。
更具體而言，參見圖13的（C），在步驟S115，先前選中的暫時頁（即，第八頁 PG8）的位址可以被設置為第一位址I1。具有第八頁 PG8的第一位址I1與第六頁 PG6的第二位址I2之間的中間值的第七頁 PG7的位址可以被定義為第三位址I3。因此，在步驟S115，可以選擇第七頁 PG7作為另一個暫時頁。然後，當在步驟S114確定第七頁 PG7為抹除的頁時，還可以確定第七頁 PG7為最後抹除的頁。第七頁PG7的第四位址I4可以作為最後抹除的頁位址ADD_PAGE而被儲存在記憶體控制器1120的位址儲存單元1121中。如上所述，可以僅對第一區塊CHK1執行判斷第七頁 PG7是編程的頁還是抹除的頁的操作，使得可以減少操作時間。
圖14是圖示圖12的方法的另一個示例的選中的儲存區塊的示意圖。
假設選中的儲存區塊MB0包括第一頁PG1至第十六頁PG16，且從第十六頁PG16到第一頁 PG1以降冪執行編程操作。此外，還假設第十六頁PG16至第三頁PG3為編程完成的頁，且第二頁PG2至第一頁PG1為抹除的頁。此外，可以如上參照圖13該，對單個或數個區塊執行判斷暫時頁被編程還是被抹除的操作。
參見圖1至圖12以及圖14（A），在步驟S112確定的最後編程的頁的位址可以被設置為第一位址I1。例如，在儲存系統 1100斷電之前，最後編程的頁的位址可以被儲存在記憶體控制器1120的位址儲存單元1121中。然而，當儲存系統1100異常斷電時，最後編程的頁的位址可以不儲存在記憶體控制器中。圖14示出除了第三頁 PG3（其是最後被編程頁）之外的頁作為最後編程的頁而被儲存在記憶體控制器1120的位址儲存單元1121中。下面描述由於儲存系統1100的突然斷電導致第十三頁PG13作為最後編程的頁而被儲存位址儲存單元1121中的情況。
在圖12的步驟S113，第十三頁 PG13（其位址被儲存在記憶體控制器1120的位址儲存單元1121中且在步驟S112由於儲存系統1100的突然斷電而被確定為最後編程的頁的位址）可以被設置為第一位址I1，且可以執行利用此第一位址I1的二分搜索計算。為了二分搜索計算，第一頁 PG1（編程操作的順序上為最後的）的位址可以被設置為第二位址I2。如上所述，假設從第十六頁PG16到第一頁 PG1以降冪執行編程操作。
在圖12的步驟S113，可以獲得第十三頁PG13和第一頁PG1的第一位址I1和第二位址I2的中間值。中間值可以被定義為暫時頁的第三位址I3。即，儲存元件1110可以在步驟S113選擇具有中間值的暫時頁。當第一位址I1和第二位址I2的中間值沒有恰好對應單個位址時，即，當“（I1-I2）/2”的結果值未恰好對應於單個位址時，具有與中間值最接近的值的位址中的一個可以被定義為暫時頁的第三位址I3。圖14的（A）示出第七頁 PG7的位址（具有與第一位址I1和第二位址I2的中間值最接近的值的位址中的一個）被定義為第三位址I3。在步驟S113，第三位址I3的第七頁 PG7可以被選中作為暫時頁。
在圖12的步驟S114，可以判斷與第三位址I3相對應的第七頁 PG7是編程的頁還是抹除的頁。判斷第七頁 PG7是編程的頁還是抹除的頁的操作可以通過使用電流感測電路260來執行。由於這是結合圖13描述的，因此省略其詳細描述。
在圖12的步驟S114，當與第三位址I3相對應的第七頁 PG7被確定為編程的頁時，在步驟S115，可以利用二分搜索計算、通過在第三位址I3與第一位址I1之間選擇另一個暫時頁，來再次搜索最後抹除的頁。換言之，在步驟S115，可以搜索具有比第三位址I3低的值的位址以用於選擇另一個暫時頁。
在步驟S115，可以將先前的暫時頁或第七頁 PG7的位址設置為第一位址I1（見圖14的（B））。隨後，具有第一位址I1與第二位址I2之間的中間值的第四頁 PG4的位址可以被定義為第三位址I3。 因此，在步驟S115，可以選擇第四頁 PG4作為另一個暫時頁。當在步驟S114確定第四頁PG4為編程的頁時，可以在步驟S115利用二分搜索計算通過選擇在第三位址I3與第二位址I2之間的另一個暫時頁，來再次搜索最後抹除的頁。換言之，在步驟S115，可以搜索具有比第三位址I3低的值的位址以用於選擇另一個暫時頁。
參見圖12和圖14的（C），在步驟S115，先前的暫時頁或第四頁 PG4的位址可以被設置為第一位址I1。參見圖14的（C），第三頁PG3和第二頁PG2可以被包括在第四頁PG4的第一位址I1與第一頁PG1的第二位址I2之間。當第三頁PG3的位址被設置為第三位址I3時，可以確定第三頁 PG3為編程的頁。因此，因為第二頁PG2由上述二分搜索演算法而被確定為抹除的頁，所以第二頁 PG2的位址可以被設置為第三位址I3，然後第二頁 PG2的第三位址I3可以被設置為第四位址I4。第二頁PG2或暫時頁的第四位址I4可以被提供給記憶體控制器1120的位址儲存單元1121。換言之，第二頁 PG2的第四位址I4可以作為最後抹除的頁位址ADD_PAGE而被儲存在記憶體控制器1120的位址儲存單元1121中。
圖15是圖示根據本發明的一個實施例的記憶體控制器1120與記憶體元件之間的操作的時序圖。
參見圖1至圖15，當儲存系統1100通電時，記憶體控制器1120可以控制儲存元件1110執行確定儲存元件1110的狀態的操作。例如，記憶體控制器1120可以控制儲存元件1110，使得儲存元件1110中所包括的記憶體元件中的至少一個記憶體元件可以執行搜索操作以獲得該至少一個記憶體元件的最後抹除的頁的位址。搜索操作可以包括開始位址命令步驟SAIN、最後位址命令步驟EAIN、二分搜索演算法執行步驟BSA以及最後抹除的頁位址輸出步驟LEAOUT。在搜索操作期間，記憶體控制器1120可以僅提供搜索操作所需的命令和位址給儲存元件1110。接收命令和位址的儲存元件1110可以執行搜索操作，以確定該至少一個記憶體元件的最後抹除的頁位址，以及將該至少一個記憶體元件的最後抹除的頁位址提供至記憶體控制器1120。下文詳細描述在搜索操作期間執行的步驟SAIN、EAIN、BSA和LEAOUT。
在開始位址命令步驟SAIN期間，記憶體控制器1120可以提供搜索命令CMD1到儲存元件1110，使得儲存元件1110可以執行搜索操作。隨後，記憶體控制器1120可以提供第一搜索位址ADD1給儲存元件1110。第一搜索位址ADD1可以包括要被執行搜索操作的記憶體元件、儲存面和儲存區塊的位址。在提供第一搜索位址ADD1之後，記憶體控制器1120可以順序地提供開始位址命令CMD2和開始位址I1到儲存元件1110。開始位址I1可以是儲存在記憶體控制器1120的位址儲存單元1121中的位址。開始位址可以表示最後編程的頁，該最後編程的頁可能由於儲存系統 1100的突然斷電而不同於真正最後被編程頁。例如，儲存元件1110中的選中的記憶體元件可以回應於開始位址命令CMD2準備接收開始位址I1，以及在接收到開始位址I1時將開始位址I1設置為圖13或圖14中所示的第一位址I1。
當最後位址命令操作 EAIN開始時，記憶體控制器1120可以再次將搜索命令CMD1和第一搜索位址ADD1提供到儲存元件1110，以及提供最後位址命令CMD3到儲存元件1110。
在二分搜索演算法執行步驟BSA期間，可以執行複數個搜索迴圈BS_LOOP直到檢測到最後抹除的頁。每個搜索迴圈 BS_LOOP可以包括二分計算步驟BS、讀取步驟RD、感測步驟CSC和判斷步驟CH。
在二分計算步驟BS，可以執行圖13或圖14的第一位址I1和第二位址I2的二分計算，以產生圖13或圖14的第三位址I3。
在讀取步驟RD，可以根據在二分計算步驟BS產生的第三位址I3來讀取選中的暫時頁。
在感測步驟CSC，可以感測在讀取步驟RD讀取的選中的暫時頁中的電壓或電流。例如，感測步驟CSC可以由電流感測電路260來執行。
在判斷步驟CH，可以判斷選中的暫時頁是否為最後抹除的頁，這包括根據感測步驟CSC的感測結果來判斷選中的暫時頁是編程的頁還是抹除的頁。
當確定選中的暫時頁不是最後抹除的頁時，可以選擇另一個暫時頁，以及可以再次執行搜索迴圈BS_LOOP。
由於執行搜索迴圈BS_LOOP，當暫時頁被確定為最後抹除的頁時，暫時頁的位址可以被設置為第四位址I4。當設置第四位址I4時，選中的記憶體元件可以將指示第四位址I4被設置的信號提供給記憶體控制器1120。
在最後抹除的頁位址輸出步驟LEAOUT期間，記憶體控制器1120可以回應於指示第四位址I4被設置的信號而將輸出命令CMD4提供給選中的記憶體元件。選中的記憶體元件可以回應於輸出命令CMD4來輸出第四位址I4作為最後抹除的頁位址ADD_PAGE。
記憶體控制器1120可以接收最後抹除的頁位址ADD_PAGE，以及基於抹除的頁位址ADD_PAGE控制儲存元件1110執行後續操作。
圖16是圖示本發明的一個實施例的應用示例的複數個記憶體元件的示圖。
參見圖16，當在第一記憶體元件D0中所包括的第一儲存面PL0和第二儲存面PL1之中選中第一儲存面PL0時，第一儲存面PL0中所包括的選中的儲存區塊MB中包含有編程的頁的編程區域PA和包含有抹除的頁的抹除區域EA的圖案可以與第二儲存面PL1中的選中的儲存區塊中的圖案相似。為了減少搜索最後抹除的頁所花費的時間，位址可以參照先前選中的儲存區塊中的最後抹除的頁的位址而被設置在同一記憶體元件中所包括的另一個儲存面（例如，第二儲存面PL1）的儲存區塊中。因此，可以減少執行二分搜索演算法所花費的時間。當檢測到第一記憶體元件D0中所包括的記憶體元件的所有最後抹除的頁時，在第二記憶體元件 D1中，可以基於與第一記憶體元件D0相關且儲存在記憶體控制器1120中的開始位址來對每個儲存區塊搜索最後抹除的頁。
圖17是圖示根據一個實施例的包括儲存元件1110的儲存系統 3000的示圖。由於可以採用與上面參照圖4描述的方式實質相同的方式來配置儲存元件1110，因此省略儲存元件1110的詳細描述。
參見圖17，儲存系統 3000可以包括記憶體控制器3100和儲存元件1110。記憶體控制器3100可以被配置成控制儲存元件1110且具有除了參照圖2描述的配置之外的各種配置。SRAM 3110可以用作CPU 3120的工作記憶體。主機介面3130可以包括耦接到儲存系統 3000的主機的資料交換協定。設置在控制單元3100中的錯誤校正電路（ECC） 3140可以檢測和校正從儲存元件1110讀取的資料中的錯誤。半導體介面3150可以與儲存元件1110介面。CPU 3120可以對控制單元3100的資料交換執行控制操作。此外，儘管圖11中未示出，但是儲存系統 3000還可以包括儲存編碼資料的ROM（未示出）以用於與主機連接。
儲存系統3000可以應用於各種電子設備中的若干元件中的一個，該各種電子設備諸如電腦、超行動式PC（UMPC）、工作站、上網本、個人數位助理（PDA）、可擕式電腦、網路平板、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機（PMP）、可擕式遊戲機、導航儀、黑匣子、數碼相機、三維電視、數位答錄機、數位音訊播放機、數位圖片記錄器、數位圖像播放機、數位攝像機、數位視訊播放機、用於在無線環境發送/接收資訊的設備、用於家用網路的設備、用於電腦網路的設備、用於遠端網路的設備、RFID設備、用於計算系統的其它設備等。
圖18是圖示根據一個實施例的包括儲存元件的計算系統4000的配置的示圖。由於儲存元件1110可以具有與上面參照圖4所示的配置實質相同的配置，故省略儲存元件1110的詳細描述。
參見圖18，計算系統4000可以包括電耦接到匯流排4300的儲存元件1110、記憶體控制器4100、數據機4200、微處理器4400以及使用者介面4500。當計算系統4000是行動式設備時，還可以另外提供用於供應計算系統4000的操作電壓的電池4600。儘管圖18中未示出，計算系統4000可以包括應用晶片組（未示出）、相機影像處理器（CIS）（未示出）和行動式DRAM（未示出）等。
記憶體控制器4100和儲存元件1110可以是固態驅動器/硬碟（SSD）的元件。
計算系統4000可以使用各種類型的封裝來安裝。例如，計算系統4000可以使用諸如以下的封裝來安裝：層疊封裝（PoP）、球柵陣列（BGA）、晶片級封裝（CSP）、塑膠引線晶片載體（PLCC）、塑膠雙列直插式封裝（PDIP）、華夫包式晶粒、晶片形式晶粒、板上晶片（COB）、陶瓷雙列直插封裝（CERDIP）、塑膠度量四方扁平封裝（MQFP）、薄型四方扁平封裝（TQFP）、小外形積體電路（SOIC）、收縮型小外形封裝（SSOP）、薄型小外形封裝（TSOP）、系統內封裝（SIP）、多晶片封裝（MCP）、晶片級製造封裝（WFP）和晶片級處理層疊封裝（WSP）等。
根據一個實施例，由於記憶體元件而不是記憶體控制器執行確定包括在儲存區塊中的頁的狀態的操作，因此可以改善記憶體控制器的操作效率。
此外，通過執行二分搜索計算，可以縮短在儲存區塊中搜索抹除的頁的操作時間。
對於本領域技術人員將會明顯的是，可以在不脫離本發明的精神或範圍的情況下，可以對本發明的上述示例性實施例進行各種修改。因此，只要這些修改落入所附申請專利範圍及其均等的範圍內，本發明及涵蓋所有這些修改。
61‧‧‧電壓發生電路
62‧‧‧故障位元計數器
63‧‧‧容許位元計數器
64‧‧‧比較器
100‧‧‧儲存單元陣列
200‧‧‧週邊電路
210‧‧‧電壓發生電路
220‧‧‧行解碼器
230‧‧‧頁緩衝器單元
240‧‧‧列解碼器
250‧‧‧輸入/輸出電路
260‧‧‧電流感測電路
300‧‧‧控制邏輯
1100‧‧‧儲存系統
1110‧‧‧儲存元件
1120‧‧‧記憶體控制器
1200‧‧‧主機
1121‧‧‧位址儲存單元
1122‧‧‧命令輸出單元
3000‧‧‧儲存系統
3100‧‧‧記憶體控制器
3110‧‧‧SRAM
3120‧‧‧CPU
3130‧‧‧主機介面
3140‧‧‧錯誤校正電路（ECC）
3150‧‧‧半導體介面
4000‧‧‧計算系統
4100‧‧‧記憶體控制器
4200‧‧‧數據機
4300‧‧‧匯流排
4400‧‧‧微處理器
4500‧‧‧使用者介面
4600‧‧‧電池
ADD‧‧‧位址
ADD1‧‧‧第一搜索位址
ADD_PAGE‧‧‧最後抹除的頁位址
BL‧‧‧位元線
BS‧‧‧二分計算步驟
BS_LOOP‧‧‧搜索迴圈
BSA‧‧‧二分搜索演算法執行步驟
CADD‧‧‧列位址
CH‧‧‧通道
CHK＜i＞‧‧‧區塊電壓
CHK1~CHKp‧‧‧區塊
CL‧‧‧列線
CMD‧‧‧命令
CMD1‧‧‧搜索命令
CMD2‧‧‧開始位址命令
CMD3‧‧‧最後位址命令
CMD4‧‧‧輸出命令
CSC‧‧‧感測步驟
CSO‧‧‧第一電流感測節點
CT‧‧‧接觸插塞
D0~Dk‧‧‧記憶體元件
D_CH‧‧‧汲極垂直通道層
DATA‧‧‧資料
DSL‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
EA‧‧‧抹除區域
EAIN‧‧‧最後位址命令步驟
ECC‧‧‧錯誤校正碼
EN‧‧‧賦能信號
EN_N‧‧‧賦能反相信號
F1~F16‧‧‧儲存單元
I1~I4‧‧‧位址
IPB‧‧‧故障位元電流
IREF‧‧‧參考電流
LEAOUT‧‧‧最後抹除的頁位址輸出步驟
MB‧‧‧儲存區塊
N1~N4‧‧‧節點
OP_CMD‧‧‧操作信號
P_CH‧‧‧管通道
PA‧‧‧編程區域
PASS/FAIL‧‧‧通過信號/故障信號
PB1~PBI‧‧‧頁緩衝器
PBSENSE‧‧‧感測信號
PBSIGNALS‧‧‧頁緩衝器控制信號
PG‧‧‧頁
PL‧‧‧頁線
PL0~PLi‧‧‧儲存面
QS‧‧‧資料節點
RADD‧‧‧行位址
RD‧‧‧讀取步驟
S1~S10‧‧‧開關
S111~S115‧‧‧步驟
S601~S602‧‧‧開關
S611‧‧‧區塊賦能開關
S612‧‧‧賦能開關
S621~S62I‧‧‧故障位元開關
S621R~S62IR‧‧‧故障位元參考開關
S631~S63J‧‧‧容許位元開關
S631R~S63JR‧‧‧容許位元參考開關
SAIN‧‧‧開始位址命令步驟
SA_CSOC‧‧‧預充電傳輸信號
SA_DIS‧‧‧放電信號
SA_PRE‧‧‧預充電信號
SA_SENSE‧‧‧感測傳輸信號
SA_STB_N‧‧‧選通信號
S_CH‧‧‧源極垂直通道層
SEN‧‧‧第二電流感測節點
SL‧‧‧源極線
SO‧‧‧感測節點
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST‧‧‧串
ST_D‧‧‧汲極串
ST_S‧‧‧源極串
TRANSO‧‧‧信號
VCC‧‧‧電源端子
Vop‧‧‧操作電壓
VN‧‧‧故障電壓
VP‧‧‧通過電壓
VPB‧‧‧感測電壓
VREF‧‧‧參考電壓
VRY_BIT＜#＞‧‧‧容許位元數信號
WL‧‧‧字元線
通過參照附圖詳細描述本發明的各個實施例，本發明的上述特徵和優點以及其他特徵和優點對於本發明所屬領域技術人員而言將會更加明顯，在附圖中： ［圖1］是圖示根據本發明的一個實施例的耦接到主機的儲存系統的示圖； ［圖2］是圖示圖1的儲存系統中採用的記憶體控制器的示例性配置的示圖； ［圖3］是圖示圖1的儲存系統的記憶體控制器與儲存元件之間的示例性連接關係的示圖； ［圖4］是圖示根據本發明的一個實施例的記憶體元件的示圖； ［圖5］是圖示圖4的記憶體元件中採用的頁緩衝器的示例性配置的示圖； ［圖6］是圖示圖4的記憶體元件中採用的電流感測電路的示例性配置的示圖； ［圖7］是圖示圖4的記憶體元件中採用的儲存單元陣列的示例性配置的示圖； ［圖8］是根據本發明的一個實施例的一種示例性三維儲存單元陣列的透視圖； ［圖9］是根據本發明的一個實施例的另一種示例性三維儲存單元陣列的透視圖； ［圖10］是圖示根據本發明的一個實施例的記憶體元件中採用的儲存區塊的電路圖； ［圖11］是圖示根據本發明的一個實施例的包括複數個區塊的儲存區塊的示圖； ［圖12］是根據本發明的一個實施例的搜索被抹除的頁的方法的流程圖； ［圖13］是圖示圖12的方法的選中的儲存區塊的示圖； ［圖14］是進一步圖示圖12的方法的選中的儲存區塊的示圖； ［圖15］是圖示根據本發明的一個實施例的儲存系統中的記憶體控制器與記憶體元件之間的操作的時序圖； ［圖16］是圖示本發明的示例性應用的複數個記憶體元件的示圖； ［圖17］是圖示根據本發明的一個實施例的包括記憶體元件的儲存系統的示圖；以及 ［圖18］是圖示根據本發明的一個實施例的包括記憶體元件的計算系統的配置的示圖。

Claims (20)

  1. 一種儲存系統，包括： 記憶體元件，操作性地耦接到記憶體控制器； 該記憶體元件適用於檢測記憶體元件的儲存區塊中所包括的複數個頁之中的最後抹除的頁，以及適用於提供該最後抹除的頁的位址到記憶體控制器；以及 記憶體控制器，被配置成根據該最後抹除的頁的位址來控制記憶體元件。
  2. 如請求項1所述的儲存系統， 其中，當儲存系統通電時，該記憶體控制器將搜索命令提供給記憶體元件以用於記憶體元件檢測該最後抹除的頁。
  3. 如請求項2所述的儲存系統， 其中，在該記憶體控制器將搜索命令提供給記憶體元件之後，該記憶體控制器順序地輸出： 包括在記憶體元件中的儲存面的位址和儲存區塊的位址， 第一搜索位址， 開始位址命令， 儲存在記憶體控制器中的開始位址， 搜索命令， 包括在記憶體元件中的儲存面和儲存區塊的第一搜索位址，以及 最後位址命令。
  4. 如請求項3所述的儲存系統，其中，該記憶體控制器包括位址儲存單元，該位址儲存單元適用於儲存儲存面和儲存區塊的位址以及該最後抹除的頁的位址。
  5. 如請求項1所述的儲存系統， 其中，該記憶體元件回應於從記憶體控制器輸出的搜索命令以及儲存面和儲存區塊的位址來選擇儲存區塊，以及 其中，該記憶體元件檢測包括在儲存區塊中的複數個頁之中的該最後抹除的頁的位址。
  6. 如請求項5所述的儲存系統，其中，該記憶體元件通過執行二分搜索計算來檢測該最後抹除的頁的位址。
  7. 如請求項6所述的儲存系統，其中，記憶體元件在儲存區塊搜索位於第一位址與第二位址之間的第三位址，以及判斷與該第三位址相對應的頁是編程的頁還是抹除的頁。
  8. 如請求項7所述的儲存系統，其中，當與第三位址相對應的頁為編程的頁時，記憶體元件將先前的第三位址重置為當前的第一位址，將當前的第一位址與先前的第二位址之間的位址重置為當前的第三位址，以及判斷與當前的第三位址相對應的頁是編程的頁還是抹除的頁。
  9. 如請求項7所述的儲存系統，其中，記憶體元件包括電流感測電路，該電流感測電路適用於判斷與第三位址相對應的頁是編程的頁還是抹除的頁。
  10. 如請求項9所述的儲存系統，其中，電流感測電路感測與第三位址相對應的頁中所包括的複數個區塊中的一個或更多個區塊，以便判斷與第三位址相對應的頁是編程的頁還是抹除的頁。
  11. 一種操作儲存系統的方法，該方法包括： 根據位址將包括在儲存區塊中的複數個頁之中的兩個頁設置為第一頁和第二頁； 將位於第一頁與第二頁之間的頁設置為第三頁； 判斷該第三頁是編程的頁還是抹除的頁；以及 通過執行第一頁和第二頁的設置步驟來重複第一頁和第二頁的設置步驟、第三頁的設置步驟以及判斷步驟，使得在第三頁被確定為編程的頁時第一頁朝著第二頁移動，或者使得在第三頁被確定為抹除的頁時第二頁朝著第一頁移動。
  12. 如請求項11所述的方法，其中，重複第一頁和第二頁的設置步驟被執行，直到被確定為抹除的頁的第三頁被檢測為最後抹除的頁。
  13. 如請求項11所述的方法，其中，當先前的第三頁被確定為編程的頁時，重複第一頁和第二頁的設置步驟包括： 將先前的第三頁重置為當前的第一頁， 將位於當前的第一頁與先前的第二頁之間的頁重置為當前的第三頁，以及 判斷該當前的第三頁是編程的頁還是抹除的頁。
  14. 如請求項11所述的方法，其中，當先前的第三頁被確定為抹除的頁時，重複第一頁和第二頁的設置步驟包括： 將先前的第三頁重置為當前的第二頁； 將位於先前的第一頁與當前的第二頁之間的頁重置為當前的第三頁；以及 判斷該當前的第三頁被編程還是被抹除。
  15. 如請求項11所述的方法，其中，判斷第三頁是編程的頁還是抹除的頁的步驟通過感測包括在第三頁中的複數個區塊之中的一個或更多個區塊來執行。
  16. 一種操作儲存系統的方法，該方法包括： 從記憶體控制器輸出搜索命令和位址； 回應於搜索命令和位址來選擇儲存區塊； 計算包括在位址中的第一位址和第二位址，以將第一位址與第二位址之間的位址設置為第三位址； 判斷包括在選中的儲存區塊中的頁之中的與第三位址相對應的頁被編程還是被抹除；以及 通過改變第一位址與第二位址之間的範圍內的第三位址，來重複計算步驟和判斷步驟，直到被確定為抹除的頁的與第三位址相對應的頁被檢測為最後抹除的頁。
  17. 如請求項16所述的方法，其中，從記憶體控制器輸出的位址還包括記憶體元件、儲存面和儲存區塊的位址。
  18. 如請求項17所述的方法，其中，該重複步驟通過根據與第三位址相對應的頁是編程的頁還是抹除的頁而改變第一位址和第二位址中的一個，來改變第三位址。
  19. 如請求項18所述的方法，其中，當與先前的第三位址相對應的頁被確定為編程的頁時，該重複步驟包括： 將先前的第三位址重置為當前的第一位址， 將當前的第一位址與先前的第二位址之間的位址重置為當前的第三位址，以及 判斷該當前的第三位址的頁是編程的頁還是抹除的頁。
  20. 如請求項18所述的方法，其中，當與先前的第三位址相對應的頁被確定為抹除的頁時，該重複步驟包括： 將先前的第三位址重置為當前的第二位址， 將先前的第一位址與當前的第二位址之間的位址重置為當前的第三位址，以及 判斷該當前的第三位址的頁被編程還是被抹除。
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