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TW201804604A - 集成鰭式場效電晶體(finfet) cmos裝置與嵌入式非揮發性記憶體單元之方法 - Google Patents

集成鰭式場效電晶體(finfet) cmos裝置與嵌入式非揮發性記憶體單元之方法 Download PDF

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TW201804604A
TW201804604A TW106117018A TW106117018A TW201804604A TW 201804604 A TW201804604 A TW 201804604A TW 106117018 A TW106117018 A TW 106117018A TW 106117018 A TW106117018 A TW 106117018A TW 201804604 A TW201804604 A TW 201804604A
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楊正威
吳滿堂
陳俊明
曉萬 陳
恩漢 杜
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Abstract

一種形成一記憶體裝置的方法，該記憶體裝置具有在一平面狀基材表面上方之記憶體單元以及在鰭形基材表面部分上方的FinFET邏輯裝置，該方法包括：形成一保護層於該基材之一記憶體單元部分中之先前形成的浮閘、抹除閘、字線多晶矽、及源極區上方；接著形成鰭片至該基材之該表面中，及在該基材之一邏輯部分中沿著該鰭片形成邏輯閘；接著移除該保護層，及完成自該基材之該記憶體單元部分中之該等字線多晶矽及汲極區形成字線閘。

Description

集成鰭式場效電晶體(FINFET)CMOS裝置與嵌入式非揮發性記憶體單 元之方法
本申請案主張於2016年5月24日申請之美國專利臨時申請案第62/341,005號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體裝置。
分離閘非揮發性記憶體單元裝置係已知。例如，美國專利第7,315,056號揭示一分離閘非揮發性記憶體單元裝置，其係為所有目的以引用方式併入本文中。通道區係界定於形成在一半導體基材中的一源極與一汲極之間。通道區的一第一部分係由一浮閘控制，而通道區的一第二部分係由一選擇閘控制。一抹除/程式化閘係設置於源極區上方。記憶體單元可形成在基材之平面狀的表面上或圍繞基材之鰭形部分形成以增加電流流動，例如美國專利第8,461,640號(一FinFET組態)，其係為所有目的以引用方式併入本文中。
亦已知在同一晶圓基材上形成邏輯(CMOS)裝置作為非揮發性記憶體單元。參見例如美國專利第9,276,005號。然而，形成記憶體單元的製程步驟可對先前已製造的邏輯裝置造成負面影響，反 之亦然。此外，隨著裝置幾何持續縮小，難以在同一基材上形成邏輯及記憶體裝置且使各者提供所欲性能。
前文提及之問題係藉由一種形成一記憶體裝置的方法來解決，該方法包括形成成對經隔開的第一導電區塊於該基材之一第一表面區域上方且與該第一表面區域絕緣，其中對於各對該等經隔開的第一導電區塊，該等第一導電區塊之間的一區域界定一該內部區，且該等第一導電區塊外側的區域界定外部區。該方法進一步包括：形成複數個源極區，其等各者係設置於該基材中且在該等內部區的一者中；形成第二導電區塊，其等各者係設置於該等源極區的一者之上方且與該等源極區的該一者絕緣；形成第三導電區塊，其等各者係設置於該等外部區的一者中且設置於該基材上方且與該基材絕緣；以及形成一保護層於該等第一、第二、及第三導電區塊上方。在該形成該保護層後，該方法包括：在該基材之一第二表面區域中執行一矽蝕刻以形成該基材的鰭片；以及形成第四導電區塊，其等各者沿著該基材之該等鰭片的一者之頂部表面及側表面延伸且與該等頂部表面及該等側表面絕緣。在該執行該矽蝕刻及該形成該等第四導電區塊後，該方法包括：移除該保護層；執行一蝕刻以選擇性移除該等第三導電區塊之各者的一中間部分；形成複數個汲極區，其等各者係設置於該基材中且與該等第三導電區塊的一者相鄰；以及形成一第二源極區及一第二汲極區於該基材之該等鰭片的各者中。
一種形成一記憶體裝置的方法，其可包括形成成對經隔開的第一導電區塊於該基材之一第一表面區域上方且與該第一表面區域絕緣，其中對於各對該等經隔開的第一導電區塊，該等第一導電區塊之間的一區域界定一該內部區，且該等第一導電區塊外側的區域界定外部區。該方法包括：形成複數個源極區，其等各者係設置於該基材中且在該等內部區的一者中；形成一第一氧化物層於該基材之該第一表面區域上及於該基材之第二及第三表面區域上；自該基材之該第一表面區域移除該第一氧化物層；形成一第二氧化物層於該基材之該第一表面區域上；形成一多晶矽層於該基材之該等第一、第二、及第三表面區域上方；將該基材之該第一表面區域上方之該多晶矽層的一頂部表面平坦化(留使該多晶矽層之第一區塊之各者設置於該等源極區的一者上方且與該等源極區的該一者絕緣，及使該多晶矽層之第二區塊之各者設置於該等外部區的一者中及於該第二氧化物層上)；以及形成一保護層於該等第一導電區塊上方及於該多晶矽層之該等第一及第二區塊上方。在該形成該保護層後，該方法包括：自該基材之該第二表面區域移除該多晶矽層及該第一氧化物層；在該基材之一第二表面區域中執行一矽蝕刻以形成該基材的鰭片；以及形成第二導電區塊，其等各者沿著該基材之該等鰭片的一者之頂部表面及側表面延伸且與該等頂部表面及側表面絕緣。在該執行該矽蝕刻及該形成該等第二導電區塊後，該方法包括：移除該保護層；執行一蝕刻以選擇性移除該多晶矽之該等第二區塊之各者的一中間部分以及該多晶矽層在該基材之該第三表面區域上方的經選擇部分，留下該多晶矽之第三區 塊；形成複數個汲極區，其等各者係設置於該基材中且與該多晶矽之該等第二區塊的一者相鄰；形成一第二源極區及一第二汲極區於該基材之該等鰭片的各者中；以及形成第三源極區及第三汲極區於該基材之該第三表面區域中，其等與該多晶矽之該等第三區塊相鄰。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
S1‧‧‧記憶體堆疊結構
S2‧‧‧記憶體堆疊結構
10‧‧‧半導體基材
10a‧‧‧矽鰭片/鰭形基材部分
12‧‧‧氧化物絕緣區
14‧‧‧記憶體單元區域
16‧‧‧高電壓區域/HV區域
18‧‧‧核心邏輯區域
20‧‧‧二氧化矽/氧化物層
22‧‧‧多晶矽區塊/多晶矽層/浮閘
24‧‧‧緩衝氧化物層
26‧‧‧氮化矽/氮化物層/氮化物區塊
28‧‧‧光阻
30‧‧‧氧化物間隔物
32‧‧‧氧化物間隔物
34‧‧‧氧化物層
36‧‧‧內部區
38‧‧‧外部區
40‧‧‧光阻
42‧‧‧源極區
44‧‧‧穿隧氧化物層
46‧‧‧光阻
48‧‧‧氧化物層
52‧‧‧多晶矽層/字線(WL)閘/邏輯閘/多晶矽閘；導電閘/邏輯閘
52a‧‧‧字線或選擇閘/
52b‧‧‧抹除閘
54‧‧‧氧化物層
56‧‧‧光阻
58‧‧‧氧化物層/阻隔氧化物
60‧‧‧光阻
62‧‧‧氮化矽/氮化物層
62a‧‧‧氮化物鰭片
64‧‧‧光阻
66‧‧‧氧化物
68‧‧‧高k介電層(HK)/HKMG層
70‧‧‧金屬層(MG)/HKMG層/核心邏輯閘
72‧‧‧氮化物層
74‧‧‧DARC(介電質抗反射塗層)
76‧‧‧光阻
78‧‧‧MLDD接面
80‧‧‧氧化物間隔物
82‧‧‧汲極區
84‧‧‧源極區
85‧‧‧汲極區
86‧‧‧源極區/汲極區
87‧‧‧汲極區
88‧‧‧絕緣(層間介電質ILD)
90‧‧‧電氣接觸件
92‧‧‧金屬位元線
94‧‧‧可選的矽化物
96‧‧‧通道區
97‧‧‧通道區
98‧‧‧通道區
圖1係基材之記憶體、HV、及核心區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置的開始步驟。
圖2係基材之記憶體、HV、及核心區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置之進一步的步驟。
圖3A至圖14A係基材之記憶體區域之側視截面圖，其繪示在其中形成記憶體單元之進一步的步驟。
圖3B至圖14B係基材之HV及核心區域之側視截面圖，其繪示在其中形成邏輯裝置之進一步的步驟。
圖15至圖18係基材之核心區域之側視截面圖，其繪示在其中形成邏輯裝置之進一步的步驟。
圖19A至圖19C係基材之記憶體區域及核心區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置之進一步的步驟。
圖20A至圖20C係基材之記憶體、核心、及HV區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置之進一步的步驟。
圖21A至圖21B係基材之記憶體區域及HV區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置之進一步的步驟。
圖22係基材之記憶體區域之側視截面圖，其繪示在其中形成記憶體單元之進一步的步驟。
圖23A至圖23C係基材之記憶體、HV、及核心區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置之進一步的步驟。
圖24A至圖24D係基材之記憶體、HV、及核心區域之側視截面圖，其繪示在其中形成記憶體單元及邏輯裝置之進一步的步驟。
本發明係將一平面狀基材表面上方之非揮發性記憶體單元與FinFET CMOS裝置全部集成在同一矽基材上。在此程序中，將嵌入式記憶體單元製造上至字線多晶矽平坦化(word line poly planarization)，接著在於形成基材之核心區域中的FinFET裝置同時以氮化物或氮化物/氧化物複合膜保護嵌入式記憶體單元。在形成FinFET邏輯裝置後，暴露嵌入式記憶體單元以供字線形成及單元製造完成。
該程序始於在半導體基材10中形成氧化物絕緣區12，如圖1所示。此程序(STI溝槽蝕刻及氧化物填充)在所屬技術領域中係眾所周知。STI絕緣使基材10之記憶體單元區域14(記憶體區域)中之相鄰的記憶體單元彼此絕緣，且使基材10之(一或多個)高電壓區域16(HV區域)及(一或多個)核心邏輯區域18(核心區域)彼此絕緣(在其中分別形成高電壓裝置及核心邏輯裝置)。
該程序繼續形成一層二氧化矽(氧化物)20於基材10上。形成一層多晶矽(多晶)22於氧化物20上。形成緩衝氧化物層24於多晶矽22上。形成氮化矽(氮化物)26於緩衝氧化物24上。所得結構展示於圖2中。藉由一光微影遮罩程序將經圖案化的光阻28形成在結構上方，其中將一層光阻形成在結構上方，隨後使用一遮罩使光阻選擇性暴露以顯影部分的光阻，之後選擇性移除部分的光阻。光阻28的區塊僅餘留在記憶體單元區域中。接著使用一氮化物蝕刻來移除氮化物層26的暴露部分，在記憶體區域14中於光阻28之區塊下方留下氮化物26的區塊，如圖3A所示。將氮化物26自HV區域16/核心區域18移除，如圖3B所示。
在移除光阻28後，於記憶體單元區域14中沿著氮化物區塊26的側邊形成氧化物間隔物30。間隔物之形成係眾所周知，且涉及形成一層材料，接續以一各向異性蝕刻來移除水平表面上的材料但留下沿著垂直表面的材料(一般具有一圓形的上部表面)。接著使用一多晶矽蝕刻來移除多晶矽層22的暴露部分，在記憶體單元區域14中於氮化物26之區塊及間隔物30的下方留下多晶矽區塊22。於記憶體單元區域14中所得的結構示於圖4A。在HV區域16/核心區域18中，此等處理步驟最終移除緩衝氧化物24及多晶矽層22，如圖4B所示。
藉由氧化物沉積與蝕刻(較佳地藉由一HTO氧化物程序)來沿著多晶矽區塊22的側邊形成間隔物32。氧化物蝕刻移除氧化物層20在所有區域中的暴露部分，如圖5A及圖5B所繪示者。接 著使用氧化物沉積在基材10上形成一層氧化物34(HV Ox)以及加寬氧化物30/32間隔物。所得之結構顯示於圖6A及圖6B。如圖6A所示，記憶體區域14包括成對的記憶體堆疊結構S1及S2，其中各堆疊包括緩衝氧化物24上之氮化物區塊26，緩衝氧化物24係在多晶矽區塊22上，多晶矽區塊22係在氧化物20上，氧化物20則在基材10上。對各記憶體堆疊對而言，記憶體堆疊S1與S2之間的區域在本文中被稱為內部區36，且記憶體堆疊S1及S2外側的區域被稱為外部區38。
執行另一遮罩步驟，此次係以光阻40覆蓋除了記憶體單元區域14之內部區36以外的結構。在基材中之內部區36中執行一植入(HVII)(在移除光阻及熱退火後其將形成源極區42)。接著使用一氧化物蝕刻來移除內部區中的氧化物間隔物30及氧化物層34，如圖7A及圖7B所示。(例如藉由HTO)於基材10上及在內部區中沿著多晶矽區塊22的暴露表面形成一穿隧氧化物層44。接著移除光阻40，留下圖8A及圖8B之結構。
使用一遮罩步驟以光阻46覆蓋除了記憶體單元區域14之外部區38以外的結構。此時可在外部區中執行一適當的植入至基材中。接著使用一氧化物蝕刻來移除外部區中的氧化物層34以及薄化氧化物間隔物30/32，如圖9A及圖9B所示。形成一層氧化物(字線氧化物)48於基材上之外部區中。氧化物層48可具有適於1.1V至1.2V、1.8V、3.3V、或5V字線操作的一厚度。接著移除光阻46，留下圖10A及圖10B所示之結構。
沉積一層多晶矽(多晶)52於結構上。形成一層氧化物(Cap Ox)54於多晶矽52上。使用一遮罩程序在HV區域16及核心區域18中形成光阻56，但未形成於記憶體單元區域14中。接著使用一氧化物蝕刻自記憶體單元區域14移除氧化物層54，如圖11A及圖11B所示。在移除光阻56後，執行一多晶矽CMP(化學機械研磨)以平坦化記憶體單元區域14中之多晶矽層52的頂部表面(使用HV區域16/核心區域18中之氧化物層54作為一CMP終止)，如圖12A及圖12B所示。氧化物層54保護HV區域16/核心區域18中的多晶矽層52。
執行一氧化物蝕刻以自HV區域16/核心區域18移除氧化物層54。接下來在結構上方形成一氧化物層(阻隔氧化物)58。執行一遮罩步驟以在阻隔氧化物58上(除了核心區域18以外)形成光阻60。執行氧化物及多晶矽蝕刻以移除核心區域18中的所有層(為FinFET裝置形成作準備)，如圖13A及圖13B所示。在移除光阻60後，於結構上方形成一層氮化矽(氮化物)62，如圖14A及圖14B所示。
使用一遮罩程序在核心區域18中形成光阻64的薄型區塊，同時覆蓋記憶體單元14及HV區域16的整體。使用一氮化物蝕刻僅移除核心區域18中的氮化物層62的暴露部分，留下氮化物的薄型鰭片62a，如圖15所示。雖然鰭片圖案係使用光微影術來形成，但該等圖案可替代地使用自對準雙重圖案化(SADP)或側壁影像轉移(SIT)來形成。在移除光阻64後，接著使用一矽蝕刻來蝕刻核心區域 18中之基材10的暴露表面(介於氮化物鰭片62a之間，使用氮化物62作為一硬遮罩)，留下矽鰭片10a。可藉由乾蝕刻或濕蝕刻(例如TMAH(氫氧化四甲銨))來形成矽鰭片。在核心區域18中所得的結構顯示於圖16。
形成氧化物66於結構上，填充矽鰭片10a之間的區域。較佳地，使用一TEOS氧化物沉積及後續之使用氮化物62作為一CMP終止的CMP來形成氧化物66。使用一濕式或乾式氧化物蝕刻使氧化物66凹陷遠低於矽鰭片10a的頂部下方。氧化物66提供鰭片10a之間的絕緣。在鰭片10a與核心及非核心區域之間的邊界之間執行一抗擊穿植入，如圖17所示。
使用一氮化物蝕刻(例如熱磷酸H3PO4)來移除所有區域中的氮化物層62。形成一高K金屬閘層(HKMG)於結構上。此層具有首先形成之一高K介電層(HK)68(亦即，所具有之一介電常數K大於氧化物(例如HfO2、ZrO2、TiO2、Ta2O5、或其他適當的材料等)的介電常數)，及後續藉由金屬沉積所形成的一金屬層(MG)70。高K介電質較佳地係使用原子層沉積(ALD)來形成。藉由使用一遮罩步驟以光阻覆蓋核心區域18接著再執行乾蝕刻來自記憶體14及HV區域16移除高K介電質及金屬閘極。在核心區域18中所得的結構係繪示於圖18。
形成一氮化物層72於結構上(作為用於邏輯閘界定的一硬遮罩)。亦可使用非晶碳作為一硬遮罩。接著在氮化物72上沉積 一薄層的DARC(介電質抗反射塗層)(作為用於光微影術的一ARC層)，如圖19A、圖19B、及圖19C所繪示。
使用一遮罩程序在核心區域18中於氮化物72及DARC74上形成光阻區塊。接著執行蝕刻以移除核心區域18中之氮化物72及DARC 74與HKMG層68/70的暴露部分，留下金屬70之區塊作為邏輯閘。蝕刻亦將在記憶體單元區域14中(使用阻隔氧化物58作為一蝕刻終止)以及自HV區域16(使用氧化物54作為一蝕刻終止)移除氮化物72及DARC 74。圖20A、及圖20B、與圖20C顯示移除光阻後所得的結構。
使用一遮罩步驟以光阻覆蓋核心區域18，且使用一氧化物蝕刻自記憶體區域14移除阻隔氧化物58以及自HV區域16移除氧化物54。接著使用一多晶矽回蝕在記憶體單元區域14及HV區域16中降低(且最佳化)多晶矽層52之厚度的高度。接著移除光阻，並使用另一遮罩步驟以光阻76覆蓋除了記憶體單元區域14中之外部區38以及HV區域16中之經選擇區域以外的結構。接著使用一多晶矽蝕刻來蝕刻多晶矽層52的暴露部分，以定義記憶體單元區域14中之字線(WL)閘52以及HV區域16中之邏輯閘52，如圖21A及圖21B所示。
在移除光阻76後，使用一遮罩步驟以光阻覆蓋除了記憶體單元區域14以外的結構。接著使用一植入來形成MLDD接面78，如圖22所示。例如，一LDD植入容許具有LDD(N-)接面之欠疊字線WL多晶矽閘52的BL(N+)接面。在植入後執行一退火以活化 MLDD接面。使用氧化物沉積與蝕刻形成氧化物間隔物80。在移除光阻後，執行一植入以形成汲極區82於記憶體單元區域14中(與氧化物間隔物80相鄰)、源極區84及汲極區85於HV區域16中、以及源極區86及汲極區87於核心區域18中，如圖23A、圖23B、及圖23C所示。雖然較佳地係使用一單一植入來形成記憶體單元之汲極區以及HV/核心之源極/汲極區，須注意可替代地使用分開的植入。
執行後端處理以形成絕緣88(例如層間介電質ILD)於結構上方、延伸通過ILD 88至記憶體單元之汲極區82的電氣接觸件90、以及將用於記憶體單元各行之所有電氣接觸件連接在一起的一金屬位元線92。可選的矽化物94可形成在汲極區82的表面區域上(在多晶矽52上，矽化物並非較佳的，因為其可使浮閘與字線閘之間的穿隧氧化物及絕緣的品質降級)。可依需要在HV區域16/核心區域18中形成用於源極區/汲極區之類似的接觸件(未圖示)。所得之記憶體單元區域結構顯示於圖24A，所得之HV區域結構顯示於圖24B，而所得之核心區域結構顯示於圖24C及圖24D。
如圖24A所示，成對的記憶體單元形成在記憶體單元區域14中。各記憶體單元包括隔開的源極區42及汲極區82，其等間延伸有一通道區96。將一浮閘22設置於通道區96之一第一部分上方且與該第一部分絕緣以用於控制其導電性，且設置於一部分的源極區42上方。將一字線或選擇閘52a設置於通道區96之一第二部分上方且與該第二部分絕緣以用於控制其導電性。將一抹除閘52b係設置於源極區42上方且與其絕緣。抹除閘52b包括一第一部分及一第二部 分，該第一部分係與浮閘22側向相鄰，該第二部分向上延伸至浮閘22上方(以使抹除閘纏繞浮閘之上部邊緣，以用於增強自浮閘通過穿隧氧化物44至抹除閘之電子的抹除)。
如圖24B所示，高電壓邏輯裝置形成在HV區域16中。各邏輯裝置包括一導電閘52，其設置於基材上方且藉由閘極氧化物34與基材絕緣。源極區84及汲極區85在邏輯閘52的任一側上形成於基材10中，在其等間界定一通道區97。高電壓邏輯裝置使用與用於記憶體區域14中之選擇閘52a及抹除閘52b者相同的多晶矽層52。
如圖24C及圖24D所示，FinFET邏輯裝置形成在核心邏輯區域18中。各邏輯裝置包括源極區84及汲極區86，其等形成在基材10之鰭形部分10a的頂部表面及側表面中，其等間延伸有一通道區98。將核心邏輯閘70(以金屬製成)在鰭形基材部分10a之通道區的頂部及側邊上方以及沿著該等頂部及側邊設置，且係藉由高k介電層68與其等絕緣。
上文所揭示的製造方法具有許多優點。首先，其排除在浮閘上方形成一控制閘(此常見於許多記憶體單元的設計)，而是依靠形成於一對浮閘之間的一自對準抹除閘，幫助減少記憶體單元的總體高度。第二，其集成形成於一基材表面之一平面狀部分上方的記憶體單元與形成在同一基材之鰭形表面部分上方的FinFET邏輯裝置(以用於增強通道區與對應的邏輯閘之有效表面積卻不必減少此類邏輯裝置在基材上的密度)。第三，在不會不利地影響FinFET邏輯裝 置之形成的情況下形成記憶體裝置，且反之亦然，其係藉由下列來達成：製造記憶體單元向上通過多晶矽平坦化，接著在形成FinFET邏輯裝置時以一絕緣阻隔層保護記憶體單元結構，同時停止記憶體單元之形成同時，接著移除絕緣阻隔層且完成記憶體單元之形成。最後，在完成記憶體單元之形成的過程中，用於記憶體單元之選擇閘與抹除閘之同一多晶矽層亦用於HV邏輯閘，其簡化製造。
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。進一步，不需要依所闡釋之精確順序來執行所有方法步驟。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設 置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧半導體基材
10a‧‧‧矽鰭片/鰭形基材部分
18‧‧‧核心邏輯區域
66‧‧‧氧化物
68‧‧‧高k介電層(HK)/HKMG層
70‧‧‧金屬層(MG)/HKMG層/核心邏輯閘
72‧‧‧氮化物層
74‧‧‧DARC(介電質抗反射塗層)
88‧‧‧絕緣(層間介電質ILD)

Claims (13)

  1. 一種形成一記憶體裝置之方法，其包含：形成成對經隔開的第一導電區塊於該基材之一第一表面區域上方且與該第一表面區域絕緣，其中對於各對該等經隔開的第一導電區塊，該等第一導電區塊之間的一區域界定一該內部區，且該等第一導電區塊外側的區域界定外部區；形成複數個源極區，其等各者係設置於該基材中且在該等內部區的一者中；形成第二導電區塊，其等各者係設置於該等源極區的一者上方且與該等源極區的該一者絕緣；形成第三導電區塊，其等各者係設置於該等外部區的一者中且設置於該基材上方且與該基材絕緣；形成一保護層於該等第一、第二、及第三導電區塊上方；在該形成該保護層後：在該基材之一第二表面區域中執行一矽蝕刻以形成該基材的鰭片，及形成第四導電區塊，其等各者係沿著該基材之該等鰭片的一者之頂部表面及側表面延伸且與該等頂部表面及側表面絕緣；以及在該執行該矽蝕刻及該形成該等第四導電區塊後：移除該保護層， 執行一蝕刻以選擇性移除該等第三導電區塊之各者之一中間部分，形成複數個汲極區，其等各者係設置於該基材中且與該等第三導電區塊的一者相鄰，及形成一第二源極區及一第二汲極區於該基材之該等鰭片的各者中。
  2. 如請求項1之方法，其中對於該基材之該等鰭片之各者，該第四導電區塊係設置於該第二源極區與該第二汲極區之間。
  3. 如請求項1之方法，其中該形成該第二及第三導電區塊包括：形成一層導電材料於該基材上方；以及執行一化學機械研磨程序以平坦化該層導電材料之一頂部表面。
  4. 如請求項1之方法，其中該等第四導電區塊係藉由一高K介電層與該基材之該等鰭片的該等頂部表面及側表面絕緣。
  5. 如請求項4之方法，其中該等第四導電區塊包含一金屬材料。
  6. 如請求項5之方法，其中該等第一、第二、及第三導電區塊包含多晶矽材料。
  7. 如請求項1之方法，其進一步包含：形成第五導電區塊於該基材之一第三表面區域上方且與該第三表面區域絕緣；以及形成第三源極區及第三汲極區於該基材之該第三表面區域中，其等與該等第五導電區塊相鄰。
  8. 如請求項7之方法，其中該形成該第二、第三、及第五導電區塊包含：形成一第一氧化物層於該基材之該第一表面區域上；形成一第二氧化物層於該基材之該第三表面區域上；使用一多晶矽沉積程序形成一層多晶矽於該第一及第二氧化物層上；該執行該蝕刻以選擇性移除該等第三導電區塊之各者之該中間部分進一步包括移除該多晶矽層在該第二氧化物層上方之經選擇的部分；其中該第二氧化物層具有大於該第一氧化物層的一厚度。
  9. 一種形成一記憶體裝置之方法，其包含：形成成對經隔開的第一導電區塊於該基材之一第一表面區域上方且與該第一表面區域絕緣，其中對於各對該等經隔開的第一導電區塊，該等第一導電區塊之間的一區域界定一該內部區，且該等第一導電區塊外側的區域界定外部區；形成複數個源極區，其等各者係設置於該基材中且在該等內部區的一者中；形成一第一氧化物層於該基材之該第一表面區域上及於該基材之第二及第三表面區域上；自該基材之該第一表面區域移除該第一氧化物層；形成一第二氧化物層於該基材之該第一表面區域上； 形成一多晶矽層於該基材之該等第一、第二、及第三表面區域上方；將該基材之該第一表面區域上方之該多晶矽層的一頂部表面平坦化，留使該多晶矽層之第一區塊之各者設置於該等源極區的一者上方且與該等源極區的該一者絕緣，及使該多晶矽層之第二區塊之各者設置於該等外部區的一者中及於該第二氧化物層上；形成一保護層於該等第一導電區塊上方及於該多晶矽層之該等第一及第二區塊上方；在該形成該保護層後：自該基材之該第二表面區域移除該多晶矽層及該第一氧化物層，在該基材之一第二表面區域中執行一矽蝕刻以形成該基材的鰭片，及形成第二導電區塊，其等各者沿著該基材之該等鰭片的一者之頂部表面及側表面延伸且與該等頂部表面及側表面絕緣；在該執行該矽蝕刻及該形成該等第二導電區塊後：移除該保護層，執行一蝕刻以選擇性移除該多晶矽之該等第二區塊之各者的一中間部分以及該多晶矽層在該基材之該第三表面區域上方的經選擇部分，留下該多晶矽之第三區塊， 形成複數個汲極區，其等各者係設置於該基材中且與該多晶矽之該等第二區塊的一者相鄰，形成一第二源極區及一第二汲極區於該基材之該等鰭片的各者中，及形成第三源極區及第三汲極區於該基材之該第三表面區域中，其等與該多晶矽之該等第三區塊相鄰。
  10. 如請求項9之方法，其中該第二氧化物層具有大於該第一氧化物層的一厚度。
  11. 如請求項9之方法，其中對於該基材之該等鰭片之各者，該第二導電區塊係設置於該第二源極區與該第二汲極區之間。
  12. 如請求項9之方法，其中該等第二導電區塊係藉由一高K介電層與該基材之該等鰭片的該等頂部表面及側表面絕緣。
  13. 如請求項12之方法，其中該等第二導電區塊包含一金屬材料。
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