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TW201740540A - 半導體裝置及電路 - Google Patents

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TW201740540A
TW201740540A TW105139158A TW105139158A TW201740540A TW 201740540 A TW201740540 A TW 201740540A TW 105139158 A TW105139158 A TW 105139158A TW 105139158 A TW105139158 A TW 105139158A TW 201740540 A TW201740540 A TW 201740540A
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transient blocking
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parasitic bjt
space
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TW105139158A
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English (en)
Inventor
賴明芳
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本揭露係關於一種半導體裝置。該半導體裝置包含一基板、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第一瞬變阻斷單元及一第二瞬變阻斷單元。該第一摻雜區位於該基板中。該第二摻雜區位於該第一摻雜區中。該第三摻雜區位於該第一摻雜區中。該第一瞬變阻斷單元電連接至該第二摻雜區。該第二瞬變阻斷單元電連接於該第三摻雜區與該第一瞬變阻斷單元之間。

Description

半導體裝置及電路
本發明實施例係關於一半導體裝置與其電路，尤指免受瞬變事件影響的一半導體裝置與其電路。
在利用互補式金屬氧化物半導體(CMOS)技術之半導體裝置中，寄生npn及pnp雙載子接面電晶體(BJT)可在源極區、汲極區、n型井、p型井及基板中間形成。 寄生BJT可在被觸發時形成問題。舉例而言，經觸發寄生BJT可導致電力(VDD)線與接地(VSS)線之間的短路，此可引起一相關聯晶片之損壞或一相關聯電子系統之故障。
根據本揭露之某些實施例，一半導體裝置包含一基板、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第一瞬變阻斷單元及一第二瞬變阻斷單元。該第一摻雜區位於該基板中。該第二摻雜區位於該第一摻雜區中。該第三摻雜區位於該第一摻雜區中。該第一瞬變阻斷單元電連接至該第二摻雜區。該第二瞬變阻斷單元電連接於該第三摻雜區與該第一瞬變阻斷單元之間。 根據本揭露之某些實施例，一半導體電路包含一寄生雙載子接面電晶體、一第一電力軌及一第一瞬變阻斷單元。該寄生雙載子接面電晶體具有一第一端子及一第二端子。該第一瞬變阻斷單元連接於該寄生BJT之該第一端子與該第一電力軌之間。 根據本揭露之某些實施例，一瞬變阻斷裝置包含一PMOSFET及一濾波器。該PMOSFET具有一源極端子、一閘極端子及連接至一寄生雙載子接面電晶體之一汲極端子。該濾波器連接於該PMOSFET之該源極端子與該閘極端子之間。當一瞬變事件發生時，該濾波器使該PMOSFET之該源極端子及該閘極端子短路。
以下揭露內容提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅係實例且並不意欲係限制性的。舉例而言，以下說明中的一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸地形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰之目的且本身不指定所論述之各種實施例及/或組態之間的一關係。 進一步地，為便於說明，本文中可使用空間相對術語(諸如「在...之下」、「在...下面」、「下部」、「在...上面」、「上部」及諸如此類)來闡述一個元件或構件與另一(些)元件或構件之關係，如圖中所圖解說明。除圖中所繪示之定向以外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。可以其他方式定向(旋轉90度或以其他定向)設備且同樣可相應地解釋本文中所使用之空間相對描述符。 參考各圖，其中相似編號貫穿數個視圖指示相似部件。圖1圖解說明根據本揭露之某些實施例之一半導體裝置1之一佈局視圖。參考圖1，半導體裝置1可為一積體電路(未經單獨編號)之一部分，該積體電路可包含電連接至不同電源供應器之電晶體(例如金屬氧化物半導體場效電晶體(MOSFET))。在本實施例中，半導體裝置1包含若干個n型井區(「n井」) NW1、NW2、NW3、NW4、NW5、NW6及NW7，該等n型井區可電連接至相同或不同電源供應器。儘管圖1中僅圖解說明n型井區NW1、NW2、NW3、NW4、NW5、NW6及NW7，然而，仍預期，半導體裝置1包含p型井區(「p井」)及其他電子組件(例如，被動組件)。 圖2A圖解說明根據本揭露之某些實施例之圖1中之半導體裝置1沿著一線AA'截取之一示意性剖面圖。參考圖2A，半導體裝置1包含一半導體基板10、淺溝槽隔離(STI)區101及CMOS電晶體11及12。 半導體基板10可為(舉例而言，但並不限於)一矽基板。半導體基板10可為具有介於每立方公分1×1014 個載子至每立方公分5×1015 個載子之範圍內之一雜質濃度之一p型基板。 淺溝槽隔離(STI)區101形成於半導體基板10中。提供STI區101以將電晶體(如下文將詳細闡述之111、112、121、122)與鄰近半導體組件(諸如電晶體(圖2A中並未展示))電隔離。舉例而言，用於STI區101之適合材料可包含氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如，含氮SiO2 )、氮摻雜氧化物(例如，佈植N2 之SiO2 )、氮氧化矽(Six Oy Nz )及諸如此類。STI區101亦可由任何適合「高介電常數」或「高K」材料(其中K大於或等於約8)形成，諸如氧化鈦(Tix Oy ，例如，TiO2 )、氧化鉭(Tax Oy ，例如，Ta2 O5 )、鈦酸鋇鍶(BST，BaTiO3 /SrTiO3 )及諸如此類。 CMOS電晶體11包含一PMOS電晶體111及一NMOS電晶體112。同樣地，CMOS電晶體12包含一PMOS電晶體121及一NMOS電晶體122。 PMOS電晶體111在半導體基板10中包含一n井NW1，且PMOS電晶體121在半導體基板10中包含一n井NW2。一摻雜物(未展示)可經佈植以將摻雜物原子及/或分子引入至半導體基板10中以在半導體基板10中形成N+ 型摻雜區NW1及NW2。摻雜物原子及/或分子(諸如硼(B))之一劑量可針對一PMOS電晶體而介於自大約每平方公分1.0×1015 個離子至每平方公分5.0×1015 個離子之範圍內。摻雜物原子及/或分子之一佈植能量可介於自大約30 keV至100 keV之範圍內。在另一實施例中，摻雜物原子之一劑量在大約30 keV之一佈植能量下係大約每平方公分1.0×1015 個離子之磷(P) (針對一NMOS電晶體)或大約每平方公分1.0×1015 個離子之B (針對一PMOS電晶體)。 預期，n井區NW1與n井區NW2相比可具有一相對較小的摻雜濃度。此外，預期，n井區NW1及NW2可包含不同摻雜物。 PMOS電晶體111可在n井NW1中包含一源極區S1及一汲極區D1，而PMOS電晶體121可在n井NW2中包含一源極區S2及一汲極區D2。同樣地，NMOS電晶體112可在半導體基板10中包含一源極區S3及一汲極區D3，而NMOS電晶體122可在半導體基板10中包含一源極區S4及一汲極區D4。 一經圖案化介電層OX可藉由用於形成此等層之多種已知技術(例如，化學氣相沈積(CVD)、低壓CVD (LPCVD)、電漿增強CVD (PECVD)、濺鍍及物理氣相沈積(PVD)、熱生長及諸如此類)而形成。經圖案化介電層OX可在一半導體基板10之上表面上面具有在(舉例而言)高達大約50 Å之範圍內之一厚度，且可由多種介電材料形成，且(舉例而言)可為一種氧化物(例如，Ge氧化物)、一種氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2 )、一種含氮氧化物(例如，含氮SiO2 )、一種氮摻雜氧化物(例如，佈植N2 之SiO2 )、氮氧化矽(Six Oy Nz )及諸如此類。經圖案化介電層OX亦可由任何適合「高介電常數」或「高K」材料(其中K大於或等於約8)形成，諸如氧化鈦(Tix Oy ，例如，TiO2 )、氧化鉭(Tax Oy ，例如，Ta2 O5 )、鈦酸鋇鍶(BST，BaTiO3 /SrTiO3 )及諸如此類。經圖案化介電層OX可具有在(舉例而言)高達大約50 Å之範圍內之一等效氧化物厚度tox-eq 。一等效氧化物厚度tox-eq 可定義為一介電材料(具有一介電常數K)之厚度t，該介電材料將具有與二氧化矽(SiO2 )之一厚度tox-eq 將具有之每單位面積之電容Cox 大約相同的每單位面積之一電容C。由於SiO2 具有大約4之一介電常數Kox 且由於C=K/t及Cox =Kox /tox-eq ，因此近似地，t=K/C=K/Cox =Ktox-eq /Kox =Ktox-eq /4。舉例而言，經圖案化介電層OX可由具有大約24之一介電常數KTaO 之一氧化鉭(Tax Oy ，例如，Ta2 O5 )形成。因此，使用t=KTaO /C=KTaO /Cox 及t=KTaO tox-eq /Kox =24tox-eq /4，在高達大約50 Å之範圍內之一等效氧化物厚度tox-eq 將近似地對應於在高達大約300 Å之範圍內之一Ta2 O5 厚度tTaO 。 PMOS電晶體111可在經圖案化介電層OX上包含一閘極區G1，而PMOS電晶體121可在經圖案化介電層OX上包含一閘極區G2。同樣地，NMOS電晶體112可在經圖案化介電層OX上包含一閘極區G3，而NMOS電晶體122可在經圖案化介電層OX上包含一閘極區G4。 PMOS電晶體111可包含一瞬變阻斷單元TBU1及一瞬變阻斷單元TBU2。瞬變阻斷單元TBU1具有兩個端子，其中一個端子電連接至源極區S1且另一端子電連接至瞬變阻斷單元TBU2。瞬變阻斷單元TBU2具有兩個端子，其中一個端子電連接至汲極區D1且另一端子電連接至瞬變阻斷單元TBU1。 瞬變阻斷單元TBU1可包含(舉例而言，但並不限於)用以保護電連接至一Vss1 墊或一VDD1 墊之導線、跡線、組件免受一瞬變事件影響之一箝位電路(例如，一RC觸發反向器NMOS箝位電路)。 PMOS電晶體111之源極區S1電連接至Vss1 墊。瞬變阻斷單元TBU2電連接於VDD1 墊與汲極區D1之間。瞬變阻斷單元TBU1連接於Vss1 墊與VDD1 墊之間。 PMOS電晶體121之源極區S2電連接至一Vss2 墊。PMOS電晶體121之汲極區D2電連接至一VDD2 墊。PMOS電晶體121可包含一瞬變阻斷單元TBU3。瞬變阻斷單元TBU3電連接於Vss2 墊與VDD2 墊之間。瞬變阻斷單元TBU3可包含(舉例而言，但並不限於)用以保護電連接至Vss2 墊及VDD2 墊之導線、跡線、組件免受一瞬變事件影響之一箝位電路(例如，一RC觸發反向器NMOS箝位電路)。 n井NW1接近於n井NW2且藉由STI區101而分開。n井NW1與n井NW2相比可具有一較小摻雜濃度。PMOS電晶體111之n井NW1可接收來自VDD1 墊之一相對高的電壓位準(例如20伏特)訊號，而PMOS電晶體121之n井NW2可接收來自VDD2 墊之一相對低的電壓位準(例如5伏特)訊號。在本揭露之某些實施例中，PMOS電晶體111之n井NW1可接收來自VDD1 墊之一較高電壓位準(例如65伏特)訊號。預期，PMOS電晶體111之n井NW1及PMOS電晶體121之n井NW2可分別接收來自VDD1 墊及VDD2 墊之一相同電壓位準訊號。 圖2B圖解說明根據本揭露之某些實施例之圖2A中所展示之半導體裝置1之一等效電路1a之一示意性電路圖。參考圖2B，除瞬變阻斷單元TBU1、瞬變阻斷單元TBU2及瞬變阻斷單元TBU3之外，半導體電路1亦包含一寄生雙載子接面電晶體(BJT) 13、一電力軌L1、一電力軌L2及一電力軌L3。 電力軌L1電連接至VDD1 墊。電力軌L2電連接至VDD2 墊。電力軌L3電連接至Vss1 墊及Vss2 墊。 寄生BJT 13可包含一n型摻雜區131 (例如NW1)、一p型摻雜區(例如半導體基板10)及一n型摻雜區132 (例如NW2)。預期，半導體裝置1可包含其他寄生BJT。為了方便，僅論述寄生BJT 13。在本實施例中，寄生BJT 13係一PNP電晶體。當VDD1 墊接收一相對高的電壓位準訊號而VDD2 墊接收一相對低的電壓位準訊號時，寄生BJT 13具有一接通電壓41 (圖7A中所展示)。 積體電路(IC)可因靜電放電(ESD)事件而被嚴重地損壞。因此，在IC設計階段期間考量ESD事件。隨著IC製作技術之進展，越來越多的電路區塊整合於一單個晶片中。因此，一IC中之經分開功率域之間的介面電路通常因ESD應力而被損壞。 在一IC安裝成一較大電路總成(諸如一印刷電路板(PCB))之前且在該PCB連接至一操作電源之前，ESD係該IC之一問題。此敏感期包含生產、儲存、運輸、處置及安裝。 IC所被暴露於的ESD之一來源係來自人體(「人體模型」，HBM)。人體放電產生至IC達約100奈秒(ns)的數安培之峰值電流。ESD之另一來源係來自金屬物件(「機器模型」，MM)，此與HBM ESD來源相比可產生具有顯著較高上升時間及電流位準之瞬變。 隨著對較高操作速度、較小操作電壓、較高包裝密度及經減小成本之需求驅使所有裝置尺寸之一減小，IC中之ESD現象變得越來越重要。此通常暗示較薄介電層、具有較突然摻雜轉變之較高摻雜位準及較高電場—所有因素皆促進對具損壞性之ESD事件之一經增加敏感度。 瞬變阻斷單元TBU1電連接於電力軌L1與電力軌L3之間。瞬變阻斷單元TBU1可包含(舉例而言，但並不限於)用以保護電連接至Vss1 墊及VDD1 墊之導線、跡線、組件免受一ESD事件影響之一箝位電路(例如，一RC觸發反向器NMOS箝位電路)。瞬變阻斷單元TBU1可經設計以(舉例而言)在人體模型中傳遞2KV之一最小電壓位準且在機器模型中傳遞200V之一最小電壓位準。在其中VDD1 墊接收一測試訊號且VDD2 墊接地之一ESD測試期間，瞬變阻斷單元TBU1可接收一最大電壓位準訊號Vt1 。此外，瞬變阻斷單元TBU1可具有一正向電壓Vf1 。瞬變阻斷單元TBU1可充當一個二極體(以虛線展示)。 瞬變阻斷單元TBU3電連接於電力軌L2與電力軌L3之間。瞬變阻斷單元TBU3可具有一正向電壓Vf3 。瞬變阻斷單元TBU3可充當一個二極體(以虛線展示)。 瞬變阻斷單元TBU2電連接於VDD1 墊與寄生BJT 13之n型摻雜區131之間。瞬變阻斷單元TBU2可具有一正向電壓Vf2 及一崩潰電壓Vbv2 。 圖2C圖解說明根據本揭露之某些實施例之圖2B中所展示之半導體裝置1之瞬變阻斷單元TBU2。 參考圖2C，瞬變阻斷單元TBU2包含一金屬氧化物半導體場效電晶體(MOSFET) M及一濾波器F。MOSFET M可包含(但並不限於)一PMOSFET。MOSFET M具有一源極端子S5 、一閘極端子G5 、一汲極端子D5 及連接至源極端子S5 之一主體端子B。MOSFET M之汲極端子D5 電連接至寄生BJT 13之n型摻雜區131。源極端子S5 電連接至VDD1 墊。預期，在本揭露之某些實施例中，MOSFET M可包含一NMOSFET。 濾波器F包含串聯連接於VDD1 與接地之間的一電容器C及一電阻器R。電容器C具有端子C1及C2，其中端子C1電連接至MOSFET M之一源極端子S5且端子C2電連接至電阻器R及MOSFET M之閘極端子G5 。電阻器R具有端子R1及R2，其中端子R1電連接至電容器C之端子C2及MOSFET M之閘極端子G5 ，且端子R2接地。 當圖2A中所展示之半導體裝置1或圖2B中所展示之半導體電路1a處於正常操作中或經受一ESD測試時，MOSFET M之閘極端子G5 經下拉(至接地或零電壓)以接通MOSFET M。因此，瞬變阻斷單元TBU2並不干擾半導體裝置1之正常操作。 當一ESD事件發生時，ESD訊號可通過濾波器F，此致使MOSFET M之閘極端子G5 及源極端子S5處於相同電壓位準處，且因此關斷MOSFET M。舉例而言，電阻器R可具有300千歐姆(kΩ)之一電阻且電容器C可具有1微微法拉(pF)之一電容。有效地，電阻器R與電容器C一起工作以處理具有大約300 ns之一持續時間之一ESD事件。 返回參考圖2B，瞬變阻斷單元TBU2可經操作以保護半導體電路1a免受一ESD事件影響。當半導體電路1a經受一ESD測試時，VDD1 墊接收一功率訊號41’ (圖8中所展示)且VDD2 墊接地。功率訊號41’並不接通寄生BJT 13，直至功率訊號41’之電壓位準大於寄生BJT 13之接通電壓41及瞬變阻斷單元TBU2之崩潰電壓Vbv2 之一總和為止。 返回參考圖1，在PMOS電晶體111之n井NW1接收來自VDD1 墊之一相對高的電壓位準(例如20伏特)而PMOS電晶體121之n井NW2接收來自VDD2 墊之一相對低的電壓位準(例如5伏特)的一條件下，用以將n井區NW1與n井區NW2分開之一最小距離或空間S1係大約10微米(μm)至20微米(μm)。 在本揭露之某些實施例中，當PMOS電晶體111之n井NW1接收來自VDD1 墊之一相對較高的電壓位準(例如65伏特)時，用以將n井區NW1與n井區NW2分開之一最小距離或空間S1係大約40微米(μm)至60微米(μm)。 圖2D圖解說明根據本揭露之某些實施例之如圖2B中所展示之寄生BJT 13之一符號。參考圖2D，寄生BJT 13包含一集極131、一基極133及一射極132。此外，n井NW1、基板10及n井NW2分別充當寄生BJT 13之集極131、基極133及射極132。 圖3A圖解說明根據本揭露之某些實施例之另一半導體裝置1b之一示意性剖面圖。 參考圖3A，半導體裝置1b類似於如參考圖2A所圖解說明且所闡述之半導體裝置1，惟PMOS電晶體121進一步包含一瞬變阻斷單元TBU4除外。瞬變阻斷單元TBU4具有兩個端子，其中一個端子電連接至汲極區D2且另一端子電連接至瞬變阻斷單元TBU3。 圖3B圖解說明根據本揭露之某些實施例之圖3A中所展示之半導體裝置1b之一等效電路1c之一示意性電路圖。 參考圖3B，半導體電路1c類似於如參考圖2B所圖解說明且所闡述之半導體電路1a，惟半導體電路1c進一步包含電連接於VDD2 墊與寄生BJT 13之n型摻雜區132之間的瞬變阻斷單元TBU4除外。瞬變阻斷單元TBU4可具有一正向電壓Vf4 及一崩潰電壓Vbv4 。當VDD2 墊接收一相對高的電壓位準訊號而VDD1 墊接收一相對低的電壓位準訊號時，寄生BJT 13可具有一接通電壓42 (圖7B中所展示)。 瞬變阻斷單元TBU4可經操作以保護半導體電路1c免受一ESD事件影響。當半導體電路1c經受一ESD測試時，VDD2 墊接收一功率訊號42’ (圖9中所展示)且VDD1 墊接地。功率訊號42’並不接通寄生BJT 13，直至功率訊號42’之電壓位準大於寄生BJT 13之接通電壓42、瞬變阻斷單元TBU2之正向電壓Vf2 及瞬變阻斷單元TBU4之崩潰電壓Vbv4 之一總和為止。 瞬變阻斷單元TBU2可經操作以保護半導體電路1c免受一ESD事件影響。當半導體電路1c經受一ESD測試時，VDD1 墊接收一功率訊號41’’ (圖9中所展示)且VDD2 墊接地。功率訊號41’’並不接通寄生BJT 13，直至功率訊號41’’之電壓位準大於寄生BJT 13之接通電壓41、瞬變阻斷單元TBU4之正向電壓Vf4 及瞬變阻斷單元TBU2之崩潰電壓Vbv2 之一總和為止。 瞬變阻斷單元TBU3電連接於電力軌L2與電力軌L3之間。瞬變阻斷單元TBU3可包含(舉例而言，但並不限於)用以保護電連接至Vss2 墊或VDD2 墊之導線、跡線、組件免受一ESD事件影響之一箝位電路(例如，一RC觸發反向器NMOS箝位電路)。瞬變阻斷單元TBU3可經設計以(舉例而言)在人體模型中傳遞2KV之一最小電壓位準且在機器模型中傳遞200V之一最小電壓位準。在其中VDD2 墊接收一測試訊號且VDD1 墊接地之一ESD測試期間，瞬變阻斷單元TBU3可接收一最大電壓位準訊號Vt3 。瞬變阻斷單元TBU3可具有一正向電壓Vf3 。 圖3C圖解說明根據本揭露之某些實施例之圖3B中所展示之寄生BJT 13之一符號。參考圖3C，寄生BJT 13包含一集極132、一基極133及一射極131。此外，n井NW1、基板10及n井NW2分別充當寄生BJT 13之射極131、基極133及集極132。 圖4圖解說明根據本揭露之某些實施例之另一半導體裝置2之一佈局視圖。參考圖4，半導體裝置2類似於如參考圖1所圖解說明且所闡述之半導體裝置1，惟n型井區NW1、NW2、NW3、NW4、NW5、NW6及NW7中間之距離或空間S2相對大於如圖1中所展示之S1除外。 圖5圖解說明根據本揭露之某些實施例之圖4中之半導體裝置2沿著一線AA'截取之一示意性剖面圖。參考圖5，半導體裝置2類似於如參考圖2A所圖解說明且所闡述之半導體裝置1，惟消除瞬變阻斷單元TBU1、TBU2及TBU3除外。 圖6圖解說明根據本揭露之某些實施例之圖5中所展示之半導體裝置2之一等效電路2a之一示意性電路圖。參考圖6，半導體電路2a類似於如參考圖2B所圖解說明且所闡述之半導體電路1a，惟消除瞬變阻斷單元TBU1、TBU2及TBU 3除外。因此，可增加鄰近n型井或p型井之間的距離或空間以避免觸發寄生BJT 13。 返回參考圖4，在PMOS電晶體111之n井NW1接收來自VDD1 墊之一相對高的電壓位準(例如20伏特)而PMOS電晶體121之n井NW2接收來自VDD2 墊之一相對低的電壓位準(例如5伏特)的一條件下，用以將n井區NW1與n井區NW2分開之一最小距離或空間S2係大約10微米(μm)至20微米(μm)。 在本揭露之某些實施例中，當PMOS電晶體111之n井NW1接收來自VDD1 墊之一較高電壓位準(例如65伏特)時，用以將n井區NW1與n井區NW2分開之一最小距離或空間S2係大約65微米(μm)至130微米(μm)。 圖7A圖解說明根據本揭露之某些實施例之施加至一寄生BJT之電壓與用以將該寄生BJT之兩個極區分開之空間之間的關係。參考圖7A，水平軸表示將如圖4中所展示之n井區NW1與n井區NW2分開之一空間，且垂直軸表示施加至如圖5及圖6中所展示之VDD1 墊之一電壓。 線31表示在一ESD測試期間於半導體電路2a (如圖6中所展示)上的VDD1 墊處所接收之最大電壓位準訊號Vt1 及瞬變阻斷單元TBU3之正向電壓Vf3 之一總和，其中VDD1 墊接收一測試訊號且VDD2 墊接地。 線41表示當VDD1 墊接收一相對高的電壓位準訊號而VDD2 墊接收一相對低的電壓位準訊號(例如接地訊號)時的寄生BJT 13之接通電壓41。寄生BJT 13之接通電壓41取決於將如圖4中所展示之n井區NW1與n井區NW2分開之空間。若寄生BJT 13之接通電壓41大於最大電壓位準訊號Vt1 與瞬變阻斷單元TBU3之正向電壓Vf3 的總和(例如由線31指示之電壓)，則不接通寄生BJT 13。因此，需要可在線31與41之一相交點處獲得之一最小空間S12 來使寄生BJT 13在一ESD測試期間保持「關斷」。 圖7B圖解說明根據本揭露之某些實施例之施加至一寄生BJT之電壓與將寄生BJT 13之兩個極區分開之空間之間的關係。 參考圖7B，水平軸表示將如圖4中所展示之n井區NW1與n井區NW2分開之一空間，且垂直軸表示施加至如圖5及圖6中所展示之VDD2 墊之一電壓。 線32表示在一ESD測試期間於半導體電路2a (如圖6中所展示)上的VDD2 墊處所接收之最大電壓位準訊號Vt3 與瞬變阻斷單元TBU1之正向電壓Vf1 之一總和，其中VDD2 墊接收一測試訊號且VDD1 墊接地。 線42表示當VDD2 墊接收一相對高的電壓位準訊號而VDD1 墊接收一相對低的電壓位準訊號(例如接地訊號)時的寄生BJT 13之接通電壓42。寄生BJT 13之接通電壓42取決於將如圖4中所展示之n井區NW1與n井區NW2分開之空間。若寄生BJT 13之接通電壓42大於VDD2 墊處所接收之最大電壓位準訊號Vt3 與瞬變阻斷單元TBU1之正向電壓Vf1 之總和(例如線32所指示之電壓)，則不接通寄生BJT 13。因此，需要可在線32及42之一相交點處獲得之一最小空間S21 來使寄生BJT 13在一ESD測試期間保持「關斷」。 圖7C圖解說明根據本揭露之某些實施例之施加至一寄生BJT之電壓與將寄生BJT 13之兩個極區分開之空間之間的關係。 參考圖7C，將如圖7A中所展示之線31及41以及如圖7B中所展示之線32及42一起置於圖7C中以用於闡釋。判定空間S12 及S21 中之較大者或最大者以使寄生BJT 13在一ESD測試期間保持「關斷」。在圖7C中，空間S12 大於空間S21 。因此，將空間S12 判定為如圖4中所展示之S2，其用以將n井區NW1與n井區NW2分開。 圖8圖解說明根據本揭露之某些實施例之施加至一寄生BJT之電壓與將寄生BJT 13之兩個極區分開之空間之間的關係。 參考圖8，該圖式類似於參考圖7C所圖解說明且所闡述之圖式，惟圖8進一步圖解說明一線41’除外。 線41’表示當半導體電路1a (如圖2B中所展示)經受一ESD測試時於VDD1 墊處接收之一功率訊號41’，其中VDD2 墊接地。線41’表示寄生BJT 13之接通電壓41及瞬變阻斷單元TBU2之崩潰電壓Vbv2 之一總和。 若功率訊號41’之電壓位準大於最大電壓位準訊號Vt1 及瞬變阻斷單元TBU3之正向電壓Vf3 之總和 (例如，線31所指示之電壓)，則不接通寄生BJT 13。因此，需要可在線31及41’之一相交點處獲得之一最小空間S12 ’來使寄生BJT 13在一ESD測試期間保持「關斷」。 可在圖8中觀察到，VDD1 墊處所接收之電壓位準自線41上拉至線41’，此意指用以使寄生BJT 13保持「關斷」之空間可自S12 減小至S12 ’。注意，空間S21 小於空間S12 ’，且因此將空間S12 ’判定為如圖1中所展示之S1，其用以將n井區NW1與n井區NW2分開。 圖9圖解說明根據本揭露之某些實施例之施加至一寄生BJT之電壓與將寄生BJT 13之兩個極區分開之空間之間的關係。 參考圖9，該圖式類似於參考圖7C所圖解說明且所闡述之圖式，惟圖9進一步圖解說明線41’’及42’除外。 線41’’表示當半導體電路1c (如圖3B中所展示)經受一ESD測試時於VDD1 墊處接收之一功率訊號41’’，其中VDD2 墊接地。線41’’表示寄生BJT 13之接通電壓41、瞬變阻斷單元TBU4之正向電壓Vf4 及瞬變阻斷單元TBU2之崩潰電壓Vbv2 之一總和。 若功率訊號41’’之電壓位準大於最大電壓位準訊號Vt1 及瞬變阻斷單元TBU3之正向電壓Vf3 之總和(例如，線31所指示之電壓)，則不接通寄生BJT 13。因此，需要可在線31及41’’之一相交點處獲得之一最小空間S12 ’’來使寄生BJT 13在一ESD測試期間保持「關斷」。 可在圖9中觀察到，VDD1 墊處所接收之電壓位準自線41上拉至線41’’，此意指用以使寄生BJT 13保持「關斷」之空間可自S12 減小至S12 ’’。 線42’表示當半導體電路1c (如圖3B中所展示)經受一ESD測試時於VDD2 墊處接收之一功率訊號42’，其中VDD1 墊接地。線42’表示寄生BJT 13之接通電壓42、瞬變阻斷單元TBU2之正向電壓Vf2 及瞬變阻斷單元TBU4之崩潰電壓Vbv4 之一總和。 若功率訊號42’之電壓位準大於VDD2 墊處所接收之最大電壓位準訊號Vt3 及瞬變阻斷單元TBU1之正向電壓Vf1 之總和(例如，由線32指示之電壓)，則不接通寄生BJT 13。因此，需要可在線32與42’之一相交點處獲得之一最小空間S21 ’來使寄生BJT 13在一ESD測試期間保持「關斷」。 可在圖9中觀察到，VDD2 墊處所接收之電壓位準自線42上拉至線42’，此意指用以使寄生BJT 13「關斷」之空間可自S21 減少至S21 ’。 在圖9中，判定空間S12 ’’及S21 ’中之較大者或最大者以使寄生BJT 13在一ESD測試期間「關斷」。在圖9中，空間S12 ’’大於空間S21 ’，且因此將空間S12 ’’判定為如圖1中所展示之S1，其用以將n井區NW1與n井區NW2分開。 圖10圖解說明根據本揭露之某些實施例之圖1中所展示之半導體裝置與圖4中所展示之半導體裝置的關係。 參考圖10，與參考圖4所圖解說明且所闡述之半導體裝置2相比，半導體裝置2之空間5可經節省或保留以用於其他電路配置。空間5可為空間S1與空間S2之間的一差。 根據本揭露之某些實施例，一半導體裝置包含一基板、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第一瞬變阻斷單元及一第二瞬變阻斷單元。該第一摻雜區位於該基板中。該第二摻雜區位於該第一摻雜區中。該第三摻雜區位於該第一摻雜區中。該第一瞬變阻斷單元電連接至該第二摻雜區。該第二瞬變阻斷單元電連接於該第三摻雜區與該第一瞬變阻斷單元之間。 根據本揭露之某些實施例，一半導體電路包含一寄生雙載子接面電晶體、一第一電力軌及一第一瞬變阻斷單元。該寄生雙載子接面電晶體具有一第一端子及一第二端子。該第一瞬變阻斷單元連接於該寄生BJT之該第一端子與該第一電力軌之間。 根據本揭露之某些實施例，一瞬變阻斷裝置包含一PMOSFET及一濾波器。該PMOSFET具有一源極端子、一閘極端子及連接至一寄生雙載子接面電晶體之一汲極端子。該濾波器連接於該PMOSFET之該源極端子與該閘極端子之間。當一瞬變事件發生時，該濾波器使該PMOSFET之該源極端子及該閘極端子短路。 前述內容概述數項實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構以實施與本文中所引入之實施例相同之目的及/或達成與本文中所引入之實施例相同之優點的一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
1‧‧‧半導體裝置/半導體電路
1a‧‧‧半導體電路
1b‧‧‧半導體裝置
1c‧‧‧等效電路/半導體電路
2‧‧‧半導體裝置
2a‧‧‧等效電路/半導體電路
5‧‧‧空間
10‧‧‧半導體基板/基板
11‧‧‧互補式金屬氧化物半導體電晶體
12‧‧‧互補式金屬氧化物半導體電晶體
13‧‧‧寄生雙載子接面電晶體
31‧‧‧線
32‧‧‧線
41‧‧‧接通電壓/線
41’‧‧‧功率訊號/線
41’’‧‧‧功率訊號/線
42‧‧‧接通電壓/線
42’‧‧‧功率訊號/線
101‧‧‧淺溝槽隔離區
111‧‧‧電晶體/PMOS電晶體
112‧‧‧電晶體/NMOS電晶體
121‧‧‧電晶體/PMOS電晶體
122‧‧‧電晶體/NMOS電晶體
131‧‧‧n型摻雜區/集極/射極
132‧‧‧n型摻雜區/射極/集極
133‧‧‧基極
AA'‧‧‧線
B‧‧‧主體端子
C‧‧‧電容/電容器
C1‧‧‧端子
C2‧‧‧端子
D1‧‧‧汲極區
D2‧‧‧汲極區
D3‧‧‧汲極區
D4‧‧‧汲極區
D5‧‧‧汲極端子
F‧‧‧濾波器
G1‧‧‧閘極區
G2‧‧‧閘極區
G3‧‧‧閘極區
G4‧‧‧閘極區
G5‧‧‧閘極端子
L1‧‧‧電力軌
L2‧‧‧電力軌
L3‧‧‧電力軌
M‧‧‧金屬氧化物半導體場效電晶體
NW1‧‧‧n型井區/n井/N+型摻雜區/n井區/n型摻雜區
NW2‧‧‧n型井區/n井/N+型摻雜區/n井區/n型摻雜區
NW3‧‧‧n型井區
NW4‧‧‧n型井區
NW5‧‧‧n型井區
NW6‧‧‧n型井區
NW7‧‧‧n型井區
ox‧‧‧經圖案化介電層
R‧‧‧電阻器
R1‧‧‧端子
R2‧‧‧端子
S1‧‧‧源極區/最小距離或空間/空間
S2‧‧‧源極區/距離或空間/最小距離或空間/空間
S3‧‧‧源極區
S4‧‧‧源極區
S5‧‧‧源極端子
S12‧‧‧最小空間/空間
S12’‧‧‧最小空間/空間
S21‧‧‧最小空間/空間
S21’‧‧‧最小空間/空間
TBU1‧‧‧瞬變阻斷單元
TBU2‧‧‧瞬變阻斷單元
TBU3‧‧‧瞬變阻斷單元
TBU4‧‧‧瞬變阻斷單元
VDD1‧‧‧墊
VDD2‧‧‧墊
VSS1‧‧‧墊
VSS2‧‧‧墊
當與附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。注意，根據行業中之標準實踐，各種構件並未按比例繪製。實際上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1圖解說明根據本揭露之某些實施例之一半導體裝置之一佈局視圖。 圖2A圖解說明根據本揭露之某些實施例之圖1中之半導體裝置沿著一線AA'截取之一示意性剖面圖。 圖2B圖解說明根據本揭露之某些實施例之圖2A中所展示之半導體裝置之一等效電路之一示意性電路圖。 圖2C圖解說明根據本揭露之某些實施例之圖2B中所展示之半導體裝置之一瞬變阻斷單元。 圖2D圖解說明根據本揭露之某些實施例之圖2B中所展示之一寄生BJT之一符號。 圖3A圖解說明根據本揭露之某些實施例之另一半導體裝置之一示意性剖面圖。 圖3B圖解說明根據本揭露之某些實施例之圖3A中所展示之半導體裝置之一等效電路之一示意性電路圖。 圖3C圖解說明根據本揭露之某些實施例之圖3B中所展示之一寄生BJT之一符號。 圖4圖解說明根據本揭露之某些實施例之另一半導體裝置之一佈局視圖。 圖5圖解說明根據本揭露之某些實施例之圖4中之半導體裝置沿著一線AA'截取之一示意性剖面圖。 圖6圖解說明根據本揭露之某些實施例之圖5中所展示之半導體裝置之一等效電路之一示意性電路圖。 圖7A圖解說明根據本揭露之某些實施例之施加於一寄生BJT上之電壓與將該寄生BJT之兩個極區分開之空間的關係。 圖7B圖解說明根據本揭露之某些實施例之施加於一寄生BJT上之電壓與將該寄生BJT之兩個極區分開之空間的關係。 圖7C圖解說明根據本揭露之某些實施例之施加於一寄生BJT上之電壓與將該寄生BJT之兩個極區分開之空間的關係。 圖8圖解說明根據本揭露之某些實施例之施加於一寄生BJT上之電壓與將該寄生BJT之兩個極區分開之空間的關係。 圖9圖解說明根據本揭露之某些實施例之施加於一寄生BJT上之電壓與將該寄生BJT之兩個極區分開之空間的關係。 圖10圖解說明根據本揭露之某些實施例之圖1中所展示之半導體裝置與圖4中所展示之一半導體裝置的關係。
1‧‧‧半導體裝置/半導體電路
10‧‧‧半導體基板/基板
11‧‧‧互補式金屬氧化物半導體電晶體
12‧‧‧互補式金屬氧化物半導體電晶體
101‧‧‧淺溝槽隔離區
111‧‧‧電晶體/PMOS電晶體
112‧‧‧電晶體/NMOS電晶體
121‧‧‧電晶體/PMOS電晶體
122‧‧‧電晶體/NMOS電晶體
D1‧‧‧汲極區
D2‧‧‧汲極區
D3‧‧‧汲極區
D4‧‧‧汲極區
G1‧‧‧閘極區
G2‧‧‧閘極區
G3‧‧‧閘極區
G4‧‧‧閘極區
NW1‧‧‧n型井區/n井/N+型摻雜區/n井區/n型摻雜區
NW2‧‧‧n型井區/n井/N+型摻雜區/n井區/n型摻雜區
ox‧‧‧經圖案化介電層
S1‧‧‧源極區/最小距離或空間/空間
S2‧‧‧源極區/距離或空間/最小距離或空間/空間
S3‧‧‧源極區
S4‧‧‧源極區
TBU1‧‧‧瞬變阻斷單元
TBU2‧‧‧瞬變阻斷單元
TBU3‧‧‧瞬變阻斷單元
VDD1‧‧‧墊
VDD2‧‧‧墊
VSS1‧‧‧墊
VSS2‧‧‧墊

Claims (1)

  1. 一種半導體裝置，其包括： 一基板； 一第一摻雜區，其位於該基板中； 一第二摻雜區，其位於該第一摻雜區中； 一第三摻雜區，其位於該第一摻雜區中； 一第一瞬變阻斷單元，其電連接至該第二摻雜區；及 一第二瞬變阻斷單元，其電連接於該第三摻雜區與該第一瞬變阻斷單元之間。
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