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TW201737011A - Ｐｍｏｓ功率電晶體線性降壓穩壓電路 - Google Patents

Ｐｍｏｓ功率電晶體線性降壓穩壓電路 Download PDF

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TW201737011A
TW201737011A TW105111383A TW105111383A TW201737011A TW 201737011 A TW201737011 A TW 201737011A TW 105111383 A TW105111383 A TW 105111383A TW 105111383 A TW105111383 A TW 105111383A TW 201737011 A TW201737011 A TW 201737011A
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Abstract

本發明之實施例提供了一種PMOS功率電晶體線性降壓穩壓電路，包含有一PMOS功率電晶體、一回授網路、一誤差放大器、以及一主動抑制電源漣波雜訊單元。PMOS功率電晶體，其第一端耦接一輸入電壓，其第二端耦接一負載。回授網路耦接PMOS電晶體之第二端；誤差放大器接收回授網路產生之回授訊號，比較回授訊號與一參考電壓產生一差值，將差值放大產生一誤差訊號。主動抑制電源漣波雜訊單元，一端耦接PMOS功率電晶體之第一端，另一端耦接PMOS功率電晶體之控制端與誤差放大器；偵測PMOS功率電晶體之該第一端之輸入電壓，依據輸入電壓之變化對應調整控制端之電壓以穩定控制端與第一端之間的電壓。

Description

PMOS功率電晶體線性降壓穩壓電路
本發明係關於一種線性降壓穩壓電路；特別關於一種利用主動抑制電源漣波雜訊機制以穩定電壓之PMOS功率電晶體線性降壓穩壓電路。
供應電源給可攜式電子設備、車用電子、醫療設備的電源應用電路需要穩定且低雜訊的電壓，在這些應用電路中的電源供應抑制比(Power Supply Rejection Ratio,PSRR)非常重要。線性降壓穩壓電路(LDO，Low Dropout Regulator)，適合使用在上述應用電路，需要抑制來自高速數位電路、降壓轉換器或晶片上其他開關電路的雜訊。線性降壓穩壓電路的電源供應抑制比資料是用來量化線性降壓穩壓電路對不同頻率的輸入電源紋波的抑制能力的，它反映了線性降壓穩壓電路不受雜訊和電壓波動、保持輸出電壓穩定的能力。電源供應抑制比被定義為輸出電壓和輸入電壓中紋波的幅度的比值，因此電源供應抑制比值越低，代表其性能越好。
第1圖顯示一習知P型的金氧半場效電晶體(PMOS)功率電晶體(以下簡寫為PMOS功率電晶體)的線性降壓穩壓電路100。線性降壓穩壓電路100包含有一PMOS功率電晶體101、一負載102、一回授網路103一誤差放大器104。線性降壓穩壓電路100\，對輸入電壓源VIN(Input voltage)的雜訊抑制能力不佳，因為輸入電壓源VIN(Input voltage)變動會直接影響PMOS功率電晶體的閘源電壓VGS，閘源電壓VGS=閘極電壓VG-輸入電壓VIN，閘源電壓VGS會直接改變PMOS功率電晶體101電流變化，因此輸入電壓VIN變化時很容易就影響線性降壓穩壓電路輸出電壓，導致電源供應抑制比不佳、或瞬間閘源電壓VGS過大導致PMOS功率電晶體101燒毀。
本發明之目的之一在提供一種具主動抑制電源漣波雜訊機制之PMOS功率電晶體線性降壓穩壓電路。
依據本發明之一實施例，提供了一種PMOS功率電晶體線性降壓穩壓電路，包含有一PMOS功率電晶體、一回授網路、一誤差放大器、以及一主動抑制電源漣波雜訊單元。PMOS功率電晶體，其第一端耦接一輸入電壓，其第二端耦接一負載。回授網路耦接PMOS電晶體之第二端；誤差放大器接收回授網路產生之回授訊號，比較回授訊號與一參考電壓產生一差值，將差值放大產生一誤差訊號。主動抑制電源漣波雜訊單元，一端耦接PMOS功率電晶體之第一端，另一端耦接PMOS功率電晶體之控制端與誤差放大器；偵測PMOS功率電晶體之該第一端之輸入電壓，依據輸入電壓之變化對應調整控制端之電壓以穩定控制端與第一端之間的電壓。
依據本發明之另一實施例，提供了一種一種PMOS功率電晶體線性降壓穩壓方法，包含有下列步驟：提供一PMOS功率電晶體，其第一端耦接一輸入電壓，其第二端耦接一負載。偵測PMOS功率電晶體之該第一端之輸入電壓，依據輸入電壓之變化對應調整PMOS功率電晶體之控制端電壓以穩定控制端與該第一端之間的電壓。
本發明實施例之PMOS功率電晶體線性降壓穩壓電路在輸入電壓變化時主動偵測輸入電壓之雜訊，主動穩定PMOS功率電晶體之閘源電壓VGS，可解決習知技術電源供應抑制比不佳、或瞬間閘源電壓VGS過大導致PMOS功率電晶體燒毀之問題。
100、200‧‧‧線性降壓穩壓電路
101、201、Mn1、Mn2、Mn3、Mn4、Mn5、Mn6、Mp1、Mp2、Mp3、Mp4、Mp5、Mp6‧‧‧電晶體
102、202‧‧‧負載
103、203‧‧‧回授網路
104、204‧‧‧放大器
205、305‧‧‧主動抑制漣波雜訊單元
LPF‧‧‧濾波器
R、Rd‧‧‧電阻
I、Ib‧‧‧電流源
第1圖顯示習知PMOS功率電晶體線性降壓穩壓電路之示意圖。
第2A圖顯示本發明一實施例之PMOS功率電晶體線性降壓穩壓電路之示意圖。
第2B圖顯示本發明另一實施例之PMOS功率電晶體線性降壓穩壓電路之示意圖。
第3圖顯示本發明另一實施例之PMOS功率電晶體線性降壓穩壓電路之示意圖。
第4圖顯示本發明一實施例之主動抑制漣波雜訊單元之示意圖。
第5A、5B圖顯示本發明一實施例之PMOS功率電晶體線性降壓穩壓方法之流程圖。
第2A、2B圖顯示本發明一實施例之一種PMOS功率電晶體線性降壓穩壓電路200，包含有一參考電壓源(圖未示)、一PMOS功率電晶體201、一負載202、一回授網路(Feedback Network)203、一誤差放大器(Error Amplifier)204、以及一主動抑制電源漣波雜訊單元(Active enhanced PSRR unit)205。
參考電壓源用以提供精準的參考電壓VREF。
PMOS功率電晶體(Power Transistor)201，如第2B圖之示例所示，其源極(第一端)耦接一輸入電壓VIN，汲極(第二端)耦接負載202，其閘極(控制端)接收主動抑制漣波雜訊單元205與誤差放大器204之訊號。線性降壓穩壓電路200運作時由輸入電壓VIN透過PMOS功率電晶體提供能量給輸出端Vout，使輸出端Vout可以到達設計的電壓值。
回授網路203耦接PMOS電晶體201之汲極。
誤差放大器204接收回授網路203產生之回授訊號VFB，比較回授訊號VFB與參考電壓VREF產生一差值，將差值放大產生一誤差訊號VD。
主動抑制電源漣波雜訊單元205之一端耦接PMOS功率電晶體201之源極，另一端耦接PMOS功率電晶體之閘極與誤差放大器204。主動抑制電源漣波雜訊單元205用於偵測PMOS功率電晶體201源極之輸入電壓VIN，並依據輸 入電壓VIN之變化對應調整PMOS功率電晶體201閘極電壓以穩定閘源電壓VGS。詳細的說，主動抑制電源漣波雜訊單元205作為PMOS功率電晶體201閘極之主動控制電路、用以將輸入電壓VIN之雜訊直接反映在PMOS功率電晶體之閘極端，確保雜訊不會影響PMOS功率電晶體的閘源電壓值VGS，讓線性降壓穩壓電路之輸出電壓不會受輸入電壓雜訊影響，因此可以達成改善線性降壓穩壓電路的電源供應抑制比(Power Supply Rejection Ratio,PSRR)。
本發明的一實施例中，主動抑制電源漣波雜訊單元205進行向上追蹤(Up Tracking)：當輸入電壓VIN之雜訊向上時，主動抑制電源漣波雜訊單元205將向上雜訊之等效電壓差反映在PMOS功率電晶體201之閘極，確保PMOS功率電晶體201的閘源電壓VGS不會因輸入電壓VIN之雜訊而變動。本發明的另一實施例中，主動抑制電源漣波雜訊單元205進行向下追蹤(Down Tracking)：輸入電壓VIN之雜訊向下時，主動抑制電源漣波雜訊單元205將向下雜訊之等效電壓差反映在PMOS功率電晶體201之閘極，確保PMOS功率電晶體201的閘源電壓VGS不會因輸入電壓VIN之雜訊而變動。
本發明的一實施例中，主動抑制電源漣波雜訊單元205可為一電壓轉電流單元或一電壓轉電壓單元。如第3圖顯示本發明主動抑制電源漣波雜訊單元205以電壓轉電流單元305實施之示意圖。當電壓轉電流單元305偵測到輸入電壓VIN之雜訊變化量△VIN時，電壓轉電流單元305依據輸入電壓VIN之雜訊變化量△VIN產生一差值電流△I，流過電組R後，在節點N產生等效電壓差△V並提供給PMOS電晶體201之閘極，使得PMOS功率電晶體之閘極電壓能夠跟上源極電壓之變化，進而穩定PMOS電晶體201之閘源電壓VGS。
第4圖顯示本發明主動抑制電源漣波雜訊單元205一實施例之示意圖。本實施例中，主動抑制電源漣波雜訊 單元205以中心點的中央電組Rd分成兩組電路，左側之第一電路包含有第一NMOS電晶體Mn1、第三NMOS電晶體Mn3、第五NMOS電晶體Mn5，第一PMOS電晶體Mp1、第三PMOS電晶體Mp3、第五PMOS電晶體Mp5，三個第一電流源Ib、Ib與Ib2，以及一低通濾波器LPF。
右側之第二電路包含有第二NMOS電晶體Mn2、第四NMOS電晶體Mn4、第六NMOS電晶體Mn6，第二PMOS電晶體Mp2、第四PMOS電晶體Mp4、第六PMOS電晶體Mp6，三個第二電流源Ib、Ib與Ib2。
中央電組Rd，其第一節點N1耦接第一電路，其第二節點N2耦接第二電路。
其中，左側之第一電路中的元件，除了低通濾波器LPF以外，皆與右側之第二電路中的元件對稱。詳細地說，第一NMOS電晶體Mn1、第三NMOS電晶體Mn3、第五NMOS電晶體Mn5分別與第二NMOS電晶體Mn2、第四NMOS電晶體Mn4、第六NMOS電晶體Mn6對稱。第一PMOS電晶體Mp1、第三PMOS電晶體Mp3、第五PMOS電晶體Mp5分別與第二PMOS電晶體Mp2、第四PMOS電晶體Mp4、第六PMOS電晶體Mp6對稱。該三個第一電流源分別與該三個第二電流源對稱。
輸入電壓VIN(包含雜訊)輸入至第二電路之電晶體Mn2，第二電路之第二節點N2反映出包含雜訊的輸入電壓；同時，輸入電壓VIN(包含雜訊)輸入至第一電路之低通濾波器LPF，濾除雜訊後，再提供給電晶體Mn1於第一節點N1可接收到濾除雜訊的輸入電壓。依此方式，於第一節點N1與第二節點N2之間，即中央電組Rd上可得到雜訊的大小。接著藉由第一電路與第二電路間形成的電流鏡，將此雜訊分別反映至輸出產生向上差值電流△Iup與向下差值電流△Idown，向上差值電流△Iup與向下差值電流△Idown流過誤差放大器204耦接之電組R，最後於輸出節點No產生等效電壓 差△V並提供給PMOS電晶體201之閘極，使得PMOS功率電晶體之閘極電壓能夠跟上源極電壓之變化，進而穩定PMOS電晶體201之閘源電壓VGS。
第5A、5B圖顯示本發明一實施例之PMOS功率電晶體線性降壓穩壓方法之流程圖。該方法包含有下列步驟：
步驟S502：開始。
步驟S504：提供一PMOS功率電晶體，其第一端耦接一輸入電壓，其第二端耦接一負載。
步驟S506：偵測PMOS功率電晶體之第一端之輸入電壓，依據輸入電壓之變化對應調整PMOS功率電晶體之控制端電壓以穩定控制端與該第一端之間的電壓。其中PMOS功率電晶體之第一端為源極，第二端為汲極，控制端為閘極，控制端之電壓為閘極電壓，控制端與第一端之間的電壓為閘源電壓。
步驟S508：結束。
第5B圖顯示步驟S506之子步驟，亦即偵測PMOS功率電晶體之第一端之輸入電壓之子步驟，包含有：
步驟S5061：接收輸入電壓。
步驟S5062：利用一低通濾波器濾除輸入電壓之雜訊，產生一過濾後輸入電壓；
步驟S5063：依據輸入電壓與過濾後輸入電壓，得到輸入電壓之雜訊大小，以產生雜訊之等效電壓差來調整PMOS功率電晶體控制端之電壓。
依此方式，本發明實施例之PMOS功率電晶體線性降壓穩壓電路在輸入電壓VIN變化時可解決習知技術電源供應抑制比不佳、或瞬間閘源電壓VGS過大導致PMOS功率電晶體燒毀之問題。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者進行之各種變形或變更均落入本發明之申請專利範圍。
200‧‧‧線性降壓穩壓電路
201‧‧‧電晶體
202‧‧‧負載
203‧‧‧回授網絡
204‧‧‧放大器
205‧‧‧主動抑制漣波雜訊單元

Claims (10)

  1. 一種PMOS功率電晶體線性降壓穩壓電路，包含有：一PMOS功率電晶體，具有一第一端、一第二端、及一控制端，該第一端耦接一輸入電壓，且該第二端耦接一負載；一回授網路，耦接該PMOS電晶體之該第二端；一誤差放大器，接收該回授網路產生之回授訊號，比較該回授訊號與一參考電壓產生一差值，將該差值放大產生一誤差訊號；以及一主動抑制電源漣波雜訊單元，其一端耦接該PMOS功率電晶體之該第一端，另一端耦接該PMOS功率電晶體之該控制端與該誤差放大器；該主動抑制電源漣波雜訊單元偵測該PMOS功率電晶體之該第一端之該輸入電壓，並依據該輸入電壓之變化對應調整該控制端之電壓以穩定該控制端與該第一端之間的電壓。
  2. 如申請專利範圍第1項所述之電路，其中該第一端為源極，該第二端為汲極，該控制端為閘極，該控制端之電壓為閘極電壓，該控制端與該第一端之間的電壓為閘源電壓。
  3. 如申請專利範圍第2項所述之電路，其中該輸入電壓包含一雜訊，且該主動抑制電源漣波雜訊單元將該雜訊之等效電壓差反映在該PMOS功率電晶體之閘極，以確保該PMOS功率電晶體的閘源電壓不因該輸入電壓之雜訊而變動。
  4. 如申請專利範圍第1項所述之電路，其中該主動抑制電源漣波雜訊單元為一電壓轉電流單元或一電壓轉電壓單元。
  5. 如申請專利範圍第1項所述之電路，其中該主動抑制電源漣波雜訊單元，包含有： 一第一電路，包含有一第一NMOS電晶體、一第三NMOS電晶體、一第五NMOS電晶體，一第一PMOS電晶體、一第三PMOS電晶體、一第五PMOS電晶體，三個第一電流源，以及一低通濾波器；一第二電路，包含有一第二NMOS電晶體、一第四NMOS電晶體、一第六NMOS電晶體，一第二PMOS電晶體、一第四PMOS電晶體、一第六PMOS電晶體，三個第二電流源；以及一中央電阻，其第一節點耦接該第一電路，其第二節點耦接該第二電路；其中，該第一NMOS電晶體、該第三NMOS電晶體、該第五NMOS電晶體分別與該第二NMOS電晶體、該第四NMOS電晶體、該第六NMOS電晶體對稱；該第一PMOS電晶體、該第三PMOS電晶體、該第五PMOS電晶體分別與該第二PMOS電晶體、該第四PMOS電晶體、該第六PMOS電晶體對稱；該三個第一電流源分別與該三個第二電流源對稱。
  6. 如申請專利範圍第5項所述之電路，其中該輸入電壓包含一雜訊，且該輸入電壓輸入至該第二電路之該第二NMOS電晶體，該第二電路耦接之該第二節點反映包含該雜訊之該輸入電壓；且該輸入電壓輸入至該第一電路之該低通濾波器，該低通濾波器濾除該輸入電壓之雜訊後提供給該第一NMOS電晶體，以於該第一節點接收濾除該雜訊後之該輸入電壓。
  7. 如申請專利範圍第6項所述之電路，其中該主動抑制電源漣波雜訊單元於該第一節點與該第二節點之間取得該輸入電壓之該雜訊，且利用該第一電路與該第二電路分別產生一向上差值電流與 一向下差值電流提供給該PMOS功率電晶體之該控制端，以穩定該控制端與該第一端之間的電壓。
  8. 一種PMOS功率電晶體線性降壓穩壓方法，包含有：提供一PMOS功率電晶體，其具有一第一端、一第二端、及一控制端，其中該第一端耦接一輸入電壓，且該第二端耦接一負載；以及偵測該PMOS功率電晶體之該第一端之該輸入電壓，依據該輸入電壓之變化對應調整該PMOS功率電晶體之該控制端的電壓以穩定該控制端與該第一端之間的電壓。
  9. 如申請專利範圍第8項所述之方法，其中偵測該PMOS功率電晶體之該第一端之輸入電壓的步驟包含有：接收該輸入電壓；利用一低通濾波器濾除該輸入電壓之雜訊，產生一過濾後輸入電壓；以及依據該輸入電壓與該過濾後輸入電壓，得到該輸入電壓之雜訊大小，以產生該雜訊之等效電壓差來調整該控制端之電壓。
  10. 如申請專利範圍第8項所述之方法，其中該第一端為源極，該第二端為汲極，該控制端為閘極。
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