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TW201735164A - 形成半導體裝置之方法 - Google Patents

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TW201735164A
TW201735164A TW105143685A TW105143685A TW201735164A TW 201735164 A TW201735164 A TW 201735164A TW 105143685 A TW105143685 A TW 105143685A TW 105143685 A TW105143685 A TW 105143685A TW 201735164 A TW201735164 A TW 201735164A
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陳盈和
盧永誠
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台灣積體電路製造股份有限公司
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Abstract

本案揭露一形成半導體裝置之方法。此方法包含提供一前驅物，其具有一基板和位在基板上的閘極堆疊，而閘極堆疊各包含一電極層、一第一硬罩(HM)層在電極層上，和一第二HM層其在第一HM層上。此方法進一步地包含沉積一介電層在基板和閘極堆疊上，且填充閘極堆疊之間的空間；並且執行一第一化學機械平坦化(CMP)程序以部分地移除介電層。此方法更進一步地包含執行一蝕刻程序以移除第二HM層且部分地移除介電層，藉以暴露第一HM層。此方法更進一步地包含執行第二CMP製程直到至少部分地移除第一HM層。

Description

形成半導體裝置之方法
本揭露內容係關於半導體裝置之製造方法，特別是有關半導體裝置之閘極置換製程。
半導體積體電路(IC)產業經歷了指數級成長。在IC材料和設計技術上的進展，造就了一代又一代越發縮小和複雜電路的IC。在IC演化的歷程中，功能密度(如，晶片單位面積上互連裝置的數目)逐漸地增加，而幾何尺寸(如：使用的製程所能創造的最小組件(或線路))則減小。這樣的尺寸微縮的過程，一般有益於增加生產效率和降低相關的成本。如此的尺寸縮小亦增加了處理和製造IC上的複雜度，而且對於要實現這些進展，也需要在IC處理和製造上得到類似的發展。
在IC設計中實現的一個進展係將典型的多晶矽閘極以金屬閘極取代，用以在縮小特徵尺寸時改良裝置的性能。一形成金屬閘極電極的製程稱為閘極-置換或是「閘極-後(gate-last)」製程，其係經由置換多晶矽閘極「後」，才製造金屬閘極電極。這使得後續製程的數目減少，包括高溫製程，其係在形成最終閘極之後執行。然而，實施這等IC 製造程序具有挑戰性，特別是在進階的製程世代中，縮小IC特徵，諸如20奈米(nm)，16nm，和更小於此的世代。例如，IC的不同區域可能有不同的閘極長度，和/或在閘極形成和閘極以金屬閘極置換之間，其經歷不同的製造步驟。在IC的不同區域中，將多晶矽閘極之間維持在一致的高度是很具挑戰性的。多晶矽閘極高度上的變異，會對於後續的閘極置換製程引發問題。
在一示例的觀點中，本揭露內容係針對於形成半導體裝置之一方法。此方法包含提供一前驅物，其具有基板和位在基板上的閘極堆疊。閘極堆疊之各者包含一電極層、一硬罩層(HM)層在電極層上，和一第二HM層在第一HM層上。此方法更進一步地包含沉積一介電層在基板和閘極堆疊上，且填充介於閘極堆疊之間的空間。此方法更進一步地包含執行一第一化學機械平坦化(CMP)製程，以部分地移除介電層；並且執行一蝕刻製程，以移除第二HM層，和部分地移除介電層，藉以暴露第一HM層。此方法更進一步地包含執行一第二CMP製程直到至少部分地移除第一HM層。
在另一示例的觀點中，本揭露內容係針對於形成半導體裝置之一方法。此方法包含提供一前驅物，其具有基板和位在基板上的閘極堆疊，其中閘極堆疊之各者包含一電極層、一硬罩層(HM)層在電極層上，和一第二HM層在 第一HM層上。此方法更進一步地包含沉積一蝕刻停止層(ESL)在基板上並且覆蓋閘極堆疊的上部和側壁，且沉積一層間介電層(ILD)在ESL上，並且填充介於閘極堆疊之間的空間。此方法更進一步地包含執行一第一化學機械平坦化(CMP)製程，以部分地移除ILD層；執行乾蝕刻製程以部分地移除ESL、ILD層，和第二HM層，藉以暴露第一HM層。此方法更進一步地包含執行一第二CMP製程直到至少部分地移除第一HM層。
在另一示例的觀點中，本揭露內容係針對於形成半導體裝置之一方法。此方法包含提供一前驅物，其具有基板和位在基板上的閘極堆疊。閘極堆疊之各者包含一複合多層、一氮化物硬罩層(HM)層在此複合多層上，和一氧化物HM層在氮化物HM層上。此方法更進一步地包含形成一蝕刻停止層(ESL)在閘極堆疊的上部和側壁。此ESL包含氮化物。此方法更進一步地包含沉積一層間介電層(ILD)，其覆蓋ESL和閘極堆疊，並且填充介於閘極堆疊之間的空間。此ILD層包含氧化物。此方法更進一步地包含執行一第一化學機械平坦化(CMP)製程，以部分地移除至少此ESL，此ILD層，和此氧化物HM層；在執行第一蝕刻製程之後，此方法更進一步地包含執行一第二蝕刻製程，以選擇性調適來蝕刻此ILD層和此氧化物HM層，而此氮化物HM層維持基本上不變的，藉以暴露此氮化物HM層。此方法更進一步地包含執行一第二CMP製程，以選擇性地移除此氮化物HM層，而此ILD層維持基本上不變的。
10‧‧‧方法
12、14、16、18、20、22、24、26、28、30、32‧‧‧製程
100‧‧‧裝置
102‧‧‧基板
102a、102b、102c、102d‧‧‧區域
104‧‧‧閘極堆疊
106‧‧‧電極層
106’‧‧‧電極片段
108‧‧‧第一硬罩(HM)層
110‧‧‧第二硬罩(HM)層
112‧‧‧蝕刻停止層(ESL)
114‧‧‧層間介電層(ILD)
116‧‧‧第一化學機械平坦化(CMP)
118‧‧‧第一蝕刻
120‧‧‧第二蝕刻
122‧‧‧第二化學機械平坦化(CMP)
124‧‧‧空隙
126‧‧‧開口
128‧‧‧最終閘極堆疊
H1、H2、H3‧‧‧高度
當與所附圖式一起閱讀時，本揭露內容可自以下詳細的描述而得到最好的理解。要強調的是，根據產業的標準做法，各個特徵並不按尺寸繪製，而僅用來說明目的。事實上，為了清楚地討論，各個特徵的尺寸可任意地增加或減小。
圖式第1圖係根據本揭露內容之各不同的觀點，形成半導體裝置之方法的流程圖。
圖式第2和第3圖係根據一些實施例，在圖式第1圖中之方法的一些步驟的實施例。
圖式第4、5、6、7、8、9、10、13、14圖係根據一實施例，和根據圖式第1圖之方法，繪示形成目標半導體裝置之剖面圖。
圖式第11和12圖係根據一實施例，和根據圖式第1圖之方法，繪示形成目標半導體結構之俯視圖。
以下的揭露內容提供許多不同的實施例或示例，以實現所提供標的之不同特徵。為了簡化本揭露內容，成分和配置的不同示例如後描述。這些當然僅是示例，目的不在於限制。例如，在描述中提及，形成第一特徵，其高於或在第二特徵之上，之後可能包括實施例，其中形成第一和第二特徵其為直接接觸，也可能包括實施例，其中額外的特徵可能形成在第一和第二特徵之間，因此第一和第二特徵不 是直接接觸。此外，在各不同的示例中，本揭露內容可能重複標號和/或字母。這樣的重複目的在於簡化和清楚，並不指稱在所討論的各實施例和/或配置之間有關係存在。
更進一步地，空間上的相關用語，諸如「下」、「低於」、「較低」、「高於」、「上方」，和類似者，在此使用以易於描述在所繪示的圖式中，一元件或特徵與另一元件或特徵的關係。空間上的相關用語目的在於，除了描繪於圖式中的方位以外，包含使用或操作中之裝置的不同位向。這些設施可能是不同的位向(旋轉90度或其他位向)，而在此使用的空間上的相關用語可據此解釋。
參看圖式第1圖，其中所示係根據本揭露內容之各不同觀點，形成半導體裝置之方法10。如後將討論，此裝置將經歷閘極置換製程，以最終(金屬)閘極置換典型的多晶矽閘極。方法10的一些實施例中的一個目標，係為提供在被置換前具有一致性高度的閘極，因而消除或減少典型「閘極-後」製程的問題，諸如晶粒內閘極高度裝載問題，和不完全的多-切問題。方法10係一示例，目的不在於限制本揭露內容在申請專利範圍所明確列舉的事項。對於此方法的額外的實施例，可提供額外的操作於方法10之前、之中、之後，而且所描述的一些操作可以取代、刪除，或移位。方法10描述如後，連結以圖式第4至14圖，其為根據本揭露內容之各觀點，裝置100之剖面圖和俯視圖。
所示的裝置100，可能係為一IC或其一部分，於製造過程中之中間物裝置，其可能包含靜態隨機存取記憶 體(SRAM)和/或其他邏輯電路，被動元件，諸如電阻、電容、誘導器，和主動元件，諸如p-型場效電晶體(PFET)、n-型FET(NFET)，金屬-氧化物半導體場效電晶體(MOSFET)，互補式金屬-氧化物半導體(CMOS)電晶體，雙極型電晶體，高電壓電晶體、高頻率電晶體，其他記憶單元，和其組合。更進一步地，電晶體可能是多-閘極電晶體，諸如FinFETs。
在操作12，方法10(第1圖)提供此裝置100的前驅物。為了便於討論，此前驅物也稱為裝置100。參看圖式第4圖，裝置100包含基板102，和閘極堆疊104其沉積於基板102之上。在本實施例中，基板102係矽晶基板。另擇地，基板102可能包含另一個元素半導體，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，和/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，和/或GaInAsP；或其組合。在又另擇者，基板102係絕緣層上覆半導體(SOI)。即使未圖式，基板102可能包含由隔離特徵所分隔的主動區域。例如，主動區域可能是n-型摻雜主動區域和/或p-型摻雜主動區域，且可能是平面型主動區域和/或非平面型主動區域(如：鰭式)。此隔離特徵可能係淺溝槽隔離(STI)特徵、場氧化物、局部矽氧化(LOCOS)，和/或其他合適的結構。更進一步地，基板102可能包含磊晶特徵。
在所示的實施例中，閘極堆疊104之各者包含電極層106，第一硬罩(HM)層108於電極層106之上，和第 二HM層110於第一HM層108之上。在一實施例中，電極層106包含多晶矽。形成電極層106可能由合適的沉積製程，例如低壓化學氣相沉積(LPCVD)和電漿促進CVD(PECVD)。在一實施例中，第一HM層108包括介電材料其包含氮化物，例如氮化矽或氮氧化矽；且第二HM層110包括介電材料其包含氧化物，例如氧化矽。例如，形成氮化矽HM層108可能經由CVD，其使用化合物包括：六氯乙矽烷(HCD或Si2Cl6)、二氯矽烷(DCS或SiH2Cl2)、雙第三丁基胺基矽烷(Bis(TertiaryButylAmino)Silane)(BTBAS或C8H22N2Si)和乙矽烷(DS或Si2H6)。例如，可經由熱氧化，形成氧化矽HM層110。在各實施例中，第一HM層108和第二HM層110包含不同的介電材料。第一和第二HM層之各者，108和110，其形成可經由合適的沉積方法，諸如化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、和/或其他合適的方法。閘極堆疊104可能包含其他的分層，例如介於電極層106和基板102之間的介面層。
在實施例中，閘極堆疊104之各層，可能首先沉積為基板102上的毯覆層，之後圖案化，利用包含一個或多個光刻程序和一個或多個蝕刻程序之製程。典型的光刻製程包含塗覆光阻層在目標層上，軟烤此光阻層，和使用遮罩(光罩)向此光阻層暴露輻射。光刻製程更進一步地包含曝光後烘烤，顯影，和硬烤，藉以移除光阻層的部分，且留下與遮罩元件同樣的圖案化光阻層。遮罩元件提供各個開口，經由這些開口，利用乾蝕刻、濕蝕刻，或其他合適的蝕刻方法， 蝕刻此目標層。例如，乾蝕刻製程可能使用含氧氣體，含氟氣體(如，CF4、SF6、CH2F2、CHF3，和/或C2F6)，含氯氣體(如，Cl2、CHCl3、CCl4，和/或BCl3)，含溴氣體(如，HBr和/或CHBr3)，含碘氣體，其他合適的氣體和/或電漿，和/或其組合。例如，濕蝕刻製程可能包含蝕刻在稀釋的氫氟酸(DHF)；氫氧化鉀(KOH)溶液；氨；含氫氟酸(HF)的溶液，硝酸(HNO3)，和/或醋酸(CH3COOH)；或其他合適的濕蝕刻劑。在一實施例中，對於蝕刻第一和第二HM層，110和108，利用光阻作為遮罩元件。隨後，對於蝕刻電極層106，利用第一和第二HM層，110和108，作為遮罩元件。此一個或多個蝕刻製程移除目標層的部分，使得閘極堆疊104立於基板102上。
雖然未圖式，裝置100可能更進一步地包含閘極間隔物在閘極堆疊104的側壁上。例如，閘極間隔物可能包含介電材料，例如氧化矽、氮化矽，或氮氧化矽，且可能經由一個或多個沉積和反蝕刻技術形成。
閘極堆疊104可能形成在基板102的不同範圍或區域。在所示的實施例中，形成閘極堆疊在基板區域102a、102b、102c，和102d。在圖式第4至14圖所示之在每一個區域中，基板區域的數目和閘極堆疊的數目，這是為了簡化和易於理解，並不必要限制實施例於任何裝置的型式、任何裝置的數目、任何區域的數目，或任何結構或區域的配置。對於形成不同的裝置型式，例如SRAM裝置或邏輯裝置，可利用不同的基板區域102a-d。在不同基板區域的 閘極堆疊104可能具有沿著「x」方向之不同圖案化的間距和/或不同圖案化的寬度。例如在第4圖中所示，相較於基板區域102c之閘極堆疊，在基板區域102b的閘極堆疊104具有較窄的圖案化的寬度和較小的圖案化的間距。在一實施例中，基板區域102b係為了形成SRAM單元，而基板區域102c係為了形成輸入/輸出(IO)單元。
仍然參看圖式第4圖，在一些實施例中，閘極堆疊104可能具有沿著「z」方向的不同高度。具體而言，HM層110的高度(或厚度)可能在不同的基板區域間有變異。例如，在基板區域102a的閘極堆疊104具有高度H1，H1小於在基板區域102b的閘極堆疊104之高度H2，H2小於在基板區域102c的閘極堆疊104之高度H3。再一次而言，在圖式第4圖的高度H1、H2、H3，是為了說明的目的。在閘極高度的差異可能肇因於不同的因素。例如，對於蝕刻電極層106，當利用HM層110和108作為遮罩元件，蝕刻劑在裝置100的表面上不平均地分布，原因在於圖案化的密度、圖案化的寬度、和/或圖案化的間距之間的變異。因此，HM層110可能在某些區域耗蝕地較多(如，區域102a)，在某些區域耗蝕地較少(如，區域102d)。其他的示例，一些基板區域，相較於其他基板區域，在形成閘極堆疊104後可能進行較多的製造過程。例如，一些基板區域，可能在其中的源極/汲極區域進行磊晶成長製程，且此磊晶成長製程可能係n-型磊晶或p-型磊晶。在這些額外的製造過程中，HM層110可能不平均地耗蝕。
在閘極置換製程，HM層110和108須要被移除，以暴露要置換的電極層106。然而，對於典型的閘極置換製程，不同的閘極高度帶來了挑戰。例如，在典型的閘極置換製程中，閘極層106可能在基板區域102a過度地蝕刻，和/或HM層108在基板區域102d不完全地蝕刻，留下介電質殘留物在電極層106的上部。對於後續的置換製程，電極層106的過度蝕刻，和HM層108未足的蝕刻，二者皆會造成問題。本揭露內容的一個目標係完全地移除HM層110和108，和提供具有一致高度的電極層106，以讓後續置換製程容易進行。
參看圖式第1圖，在操作14，方法10形成蝕刻停止層(ESL)112在基板102和閘極堆疊104上。參看圖式第5圖，形成ESL 112在閘極堆疊104的上部和側壁表面，以及基板102的上表面。在一實施例中，形成ESL 112至具有保形的橫截面剖面(在「x-z」平面)。在一替換性的實施例中，ESL 112不具有保形的橫截面剖面。在一實施例中，ESL 112包含一氮化物，其可能相同或不同於第一HM層108的氮化物。形成ESL可能經由CVD、PECVD、ALD，或其他合適的沉積技術。在一些實施例中，ESL 112係選擇性的，如：方法10，可能略過操作14，而從操作12進行至操作16。
在操作16，方法10(第1圖)沉積一層間介電(ILD)層在基板102、閘極堆疊104、ESL 112之上。參看圖式第6圖，ILD層114覆蓋各個結構，包含閘極堆疊104 和ESL 112，且填充基板102上之各結構之間的空間。在一實施例中，ILD層114包含氧化物，例如四乙基正矽酸鹽氧化物，未摻雜矽酸鹽玻璃、摻雜矽氧化物，諸如硼磷矽玻璃、融合矽玻璃、磷矽玻璃、硼摻雜矽玻璃，或其他合適的氧化物材料。沉積ILD層114可能經由PECVD製程，可流式CVD(FCVD)製程，或其他合適的沉積技術。例如，FCVD製程可能包含沉積一可流動的材料(例如液態化合物)在基板102上，以填充各結構之間的空間，且經由合適的技術，例如退火，將可流動的材料轉變成固態的材料。ILD層114可能具有或不具有如沉積般的平坦上表面。
在操作18，方法10(第1圖)執行第一化學機械平坦化(CMP)製程116，以部分地移除ILD層114。參看圖式第7圖，在此實施例中，CMP製程116部分地移除ILD層114直到暴露ESL 112的上表面，藉以將裝置100的上表面平坦化。在一實施例中，利用ESL 112作為CMP製程116的終止點。對於沒有ESL 112包含在裝置100中的實施例，可利用第二HM層110作為CMP製程116的終止點。例如，CMP製程116可能運用CMP研磨液在ILD層114上，之後研磨拋光裝置100，直至原位探測到終止點(此ESL 112)。在一些實施例中，CMP研磨液可懸浮在溫和的蝕刻劑中，例如氫氧化鉀或氫氧化銨。CMP研磨液可能包含硝酸鐵、過氧化物、碘酸鉀、氨、氧化矽、氧化鋁，和/或其他可用的研磨液材料。在一些實施例中，CMP研磨液可能包含有機添加劑以在CMP製程116之後，提供較好的構形。
在操作20，方法10(第1圖)蝕刻ILD層114，ESL 112，和第二HM層110以暴露第一HM層108。在一實施例中，操作20包含第一蝕刻118(操作26)，後隨第二蝕刻(操作28)，如在圖式第2、8、9圖所繪示。
同時參看圖式第2圖和第8圖，對於ILD層114、ESL 112、第二HM層110之材料，第一蝕刻118(操作26)沒有蝕刻選擇性，或是低選擇性。換言之，第一蝕刻118以同樣的速度蝕刻(或移除)ILD層114、ESL 112、第二HM層110。因此，裝置100的上表面，在第一蝕刻118過程中，仍然大約是平坦的。在此實施例中，由計時器控制第一蝕刻製程118之持續，計時器之設定係根據第二HM層110和ESL 112的厚度，且是同樣的蝕刻速率，因而第一蝕刻118剛好停止在第一HM層108暴露前。如圖式第8圖所繪示，在一實施例中，第二HM層110的薄層仍然位在第一HM層108上。在另一實施例中，第一蝕刻118完全地移除第二HM層110，且也輕微地蝕刻第一HM層108。比較在圖式第7和第8圖中的裝置100，在執行第一蝕刻118之前，即使閘極堆疊104在不同的區域a至d具有不同的高度(第7圖)，在完成第一蝕刻118之後，現在它們具有幾乎一致的高度(第8圖)。
同時參看圖式第2圖和第9圖，完成第一蝕刻118之後，裝置100進行第二蝕刻120(操作28)。第二蝕刻120使用不同於第一蝕刻118之蝕刻劑。第二蝕刻，對於ILD層114和第二HM層110，係高度選擇性的。換言之，第二蝕刻120移除ILD層114和第二HM層110，以較高的速率，相 較於移除ESL 112和第一HM層108。因此，第二HM層110完全地移除，ILD層114部分地移除，ESL 112和第一HM層108保持基本上不變的(雖然也可能移除一些少量的ESL 112和第一HM層108)。在一實施例中，由終止點探測控制第二蝕刻製程118之持續。「終止點探測」探測一元件，例如氮化物，其被包含入第一HM層108，但不在第二HM層110和ILD層114。當完成第二蝕刻120，暴露第一HM層108和部分的ESL 112，如圖式第9圖所示。第9圖顯示裝置100的上表面是不平均的，ESL 112和第一HM層108高於ILD 114。圖式第9圖更進一步地顯示，在此實施例中，ESL 112高於第一HM層108。在各實施例中，根據在第二蝕刻120中，蝕刻此二層面的選擇性，第一HM層108可能高於或低於ESL 112，或是它們可能位在大約相同的水平面。
在一實施例中，第一蝕刻118和第二蝕刻120二者皆是乾蝕刻製程。乾蝕刻製程可能使用含氧氣體，含氟氣體(如，CF4、SF6、CH2F2、CHF3，和/或C2F6)，含氯氣體(如，Cl2、CHCl3、CCl4，和/或BCl3)，含溴氣體(如，HBr和/或CHBr3)，含碘氣體，其他合適的氣體和/或電漿，和/或其組合。在更進一步的實施例中，執行第一蝕刻118和第二蝕刻120二者皆在同樣的乾蝕刻製程處理室。例如，供應製程處理室第一蝕刻氣體(或氣體混合物)，其對於ILD層114、ESL 112、第二HM層108之材料，不具蝕刻選擇性，或是具有低的蝕刻選擇性。以第一蝕刻氣體執行第一蝕刻118，持續時間如上述討論。之後，第一蝕刻氣體轉換成 第二蝕刻氣體(或氣體混合物)，其對於ILD層114、ESL 112、第二HM層108之材料，具有高度選擇性。以第二蝕刻氣體執行第二蝕刻120，持續時間如上述討論。
在一實施例中，方法10(第1圖)可能執行一退火製程以促進操作20後續之ILD層114的品質。
在操作22，方法10(第1圖)執行第二CMP製程122直到至少部分地移除第一HM層108。參看第10圖，在此揭露內容，CMP製程122完全地移除第一HM層108，藉以暴露電極層106。CMP製程122亦部分地移除ESL 112，藉以平坦化裝置100的上表面。在一實施例中，CMP製程122運用CMP研磨液，其對於ESL 112和第一HM層108具有選擇性。換言之，在CMP製程122之拋光或研磨期間，移除ESL 112和第一HM層108以相較於移除ILD層114高的速率。在一實施例中，後續可能執行一清潔製程，以移除任何CMV殘留物。例如，清潔製程可能使用去離子水(DIW)。
參看第10圖，在操作18、20、22之後，所提供的裝置100具有一平坦的上表面，且電極層106具有一致的高度，沒有過蝕刻，且沒有來自HM層108/110的殘留物。這對於後續的閘極置換製程是好的基礎。
在操作24，方法10(第1圖)執行更進一步的製程，以製造最終的IC裝置。在此實施例中，操作24包含一個或多個步驟，其以最終閘極堆疊置換電極層106。操作24的一實施例顯示於第3圖，其包含操作30，後隨操作32。在操作30，方法10切割電極層106之至少一些部分，成為多個 電極片段。這稱為「切多」步驟，在操作32，方法10以最終閘極堆疊置換電極和電極片段。操作30和32結合圖式第11至第14圖，簡短地討論如下。
圖式第11圖顯示操作22之後，裝置100的俯視圖(在「x-y」平面)。參看第11圖，電極層106包含複數個長條型(電極106)，其方向寬度在「x」方向，長度在「y」方向。電極106之各者由ESL 112圍繞在它的側壁表面上。操作30的「切多」步驟可能包含光刻和蝕刻製程。例如，光刻製程形成一遮罩元件(如：一圖案化的光阻)其覆蓋電極106的部分且暴露電極106的其餘部分。蝕刻製程經由遮罩元件，蝕刻電極106的暴露部分，因此把電極切成片段。圖式第12圖繪示「切多」步驟的結果。參看圖式第12圖，在區域102a和102b內之電極106之各者，被切成由空隙124所分隔之二片段106’。在一實施例中，空隙124後續以隔離材料填充，以電性隔離這些片段。在實施例中，在任何區域102a至d之電極106可能被切成兩個或多個片段。在更先進的技術節點，例如16nm或更小的節點，經由使用一個光罩形成規律的圖案，並且利用另一光罩切割此規律的圖案，此「切多」步驟有助於達成較高的裝置密度。根據本揭露內容的實施例製備的電極106，特別適合「切多」步驟，因為它們具有一致的高度，並且不含氧化物和氮化物的殘留物於它們的上表面(第10圖)。根據傳統方法所製備的電極可能具有氧化物和氮化物的殘留物在它們的上表面。結果為電極在「切多」步驟可能無法完全切割和分離。
在操作32，以最終閘極堆疊置換電極106和電極片段106’(一起稱為106”)。這可能涉及一個或多個蝕刻和沉積製程。例如，一個或多個蝕刻製程移除電極106，以形成開口126(第13圖)，並且一個或多個沉積製程，形成最終閘極堆疊128於開口126內(第14圖)。在一示例中，最終閘極堆疊128包含一介面層，一閘極介電層，一功函數金屬層，和一金屬填充層。介面層可能包含介電材料，例如氧化矽或氮氧化矽，形成可能經由化學氧化、熱氧化、ALD、CVD，和/或其他合適的介電質。閘極介電層可能包含高-k介電材料，例如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔、氧化鍶，其他合適的金屬-氧化物，或其組合。形成閘極介電層可能經由ALD和/或其他合適的方法。功函數金屬層可能為p-型或n-型功函數層。P-型功函數層包含具有足夠大之有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢，或其組合。n-型功函數層包含具有足夠低之有效功函數的金屬，例如鈦、鋁、碳化鉭、氮碳化鉭、氮矽化鉭，或其組合。功函數層可能包含複數個層面，且沉積可藉由CVD、PVD，和/或其他合適的製程。金屬填充層可能包含鋁、鎢、鈷、銅，和/或其他合適的材料。形成金屬填充層可能經由CVD、PVD、電鍍，和/或其他合適的製程。
操作24可能包含更進一步的步驟，例如形成源極/汲極/閘極接觸點和形成金屬互連，以完成裝置100的製造。
雖然目的不在於限制，本揭露內容之一個或多 個實施例提供許多對於半導體裝置和其形成之益處。本揭露內容的一實施例使用一製造流程，其包含一CMP製程、一乾蝕刻製程、和另一個CMP製程，以在閘極置換前，完全地移除複合多層上之硬罩層。該等製程產生此複合多層之近乎一致的高度。這提供了對於後續閘極置換一個良好的基礎。在更先進的技術節點中，本揭露內容可以容易地與現有的製造過程整合。
上述內容列出數個實施例的特徵，所以本領域具通常知識者可更能理解本揭露內容的觀點。本領域具通常知識者應體會他們可快速地利用本揭露內容作為設計和修改其他製程的基礎，以實現與在此介紹的實施例中之相同目的，或是獲得同樣的優點。本領域具通常知識者亦應理解該等相應的建構並不背離本揭露內容的精神和範圍，並且他們可做各式變化、取代、改造而不背離本揭露內容的精神和範圍。
10‧‧‧方法
12、14、16、18、20、22、24‧‧‧操作

Claims (10)

  1. 一形成半導體裝置之方法，包含：提供一前驅物，其具有一基板和複數個閘極堆疊於該基板上，其中該些閘極堆疊之各者包含一電極層，一第一硬罩(HM)層在該電極層上，和一第二HM層在該第一HM層上；沉積一介電層在該基板和該閘極堆疊上，且填充該些閘極堆疊之間的空間；執行一第一化學機械平坦化(CMP)製程以部分地移除該介電層；執行一蝕刻製程以移除該第二HM層，且部分地移除該介電層，藉以暴露該第一HM層；以及執行一第二CMP製程以至少部分地移除該第一HM層。
  2. 如請求項1所述之方法，更進一步地包含：在沉積該第一介電層前，形成一蝕刻停止層(ESL)在該閘極堆疊的上部和側壁，其中利用該ESL作為該第一CMP製程的終止點；或者其中該第二CMP製程運用選擇性調適之研磨液，以移除該第一HM層，而該介電層維持基本上不變。
  3. 如請求項2所述之方法，其中該蝕刻製程包含一第一蝕刻，後隨一第二蝕刻，其中：對於該介電層、該第二HM層、該ESL層之材料，該第一蝕刻具有一低的蝕刻選擇性；以及該第二蝕刻選擇性地移除該介電層和該第二HM層， 而在該第二蝕刻中，該第一HM層維持基本上不變。
  4. 如請求項3所述之方法，其中該第一蝕刻和該第二蝕刻二者皆是乾蝕刻；或者執行該第一蝕刻和該第二蝕刻於同樣的製程處理室；或者其中藉一計時器控制該第一蝕刻，藉由探測一元件其被包含在該第一HM層但不在該第二HM層和該介電層，來控制該第二蝕刻。
  5. 一形成半導體裝置之方法，包含：提供一前驅物，其具有一基板和複數個閘極堆疊於該基板上，其中該些閘極堆疊之各者包含一電極層，一第一硬罩(HM)層在該電極層上，和一第二HM層在該第一HM層上；沉積一層間介電(ILD)層在該閘極堆疊上，且填充該些閘極堆疊之間的空間；執行一第一化學機械平坦化(CMP)製程以部分地移除該ILD層；執行一乾蝕刻製程以部分地移除該ILD層，和該第二HM層，藉以暴露該第一HM層；以及執行一第二CMP製程以至少部分地移除該第一HM層。
  6. 如請求項5所述之方法，其中：該第一HM層包含一氮化物；該第二HM層包含一氧化物；以及該ILD層包含另一氧化物。
  7. 如請求項5所述之方法，其中該乾蝕刻製程包含一第一蝕刻，後隨一第二蝕刻，其中：該第一蝕刻以大約同樣的速率，移除該ILD層和該第二HM層；以及該第二蝕刻以一相較於移除該第一HM層為高之速率移除該ILD層和該第二HM層。
  8. 如請求項7所述之方法，其中在該第一HM層暴露之前，該第一蝕刻轉換至該第二蝕刻；或者執行該第一蝕刻和該第二蝕刻於相同的製程處理室。
  9. 一形成半導體裝置之方法，包含：提供一前驅物，其具有一基板和複數個閘極堆疊於該基板上，其中該些閘極堆疊之各者包含一複合多層，一氮化物硬罩(HM)層在該複合多層上，和一氧化物HM層在該氮化物HM層上；形成一蝕刻停止層(ESL)在閘極堆疊的頂部和側壁，該ESL包含一氮化物；沉積一層間介電(ILD)層覆蓋該ESL和該些閘極堆疊，且填充介於該些閘極堆疊之間的空間，該ILD層包含一氧化物；執行一第一化學機械平坦化(CMP)製程以部分地移除該ILD層直到暴露該ESL；執行一第一蝕刻製程以部分地移除至少該ESL、該ILD層，和該氧化物HM層；執行完該第一蝕刻製程後，執行一第二蝕刻製程以選 擇性調適來蝕刻該ILD層和該氧化物HM層，而該氮化物HM層維持基本上不變的，藉以暴露該氮化物HM層；以及執行一第二CMP製程以選擇性地移除該氮化物HM層，而該ILD層維持基本上不變的。
  10. 如請求項9所述之方法，其中該第一和第二蝕刻製程係乾蝕刻製程，且執行於相同的製程處理室；或者其中對於該ESL層、該ILD層、該氧化物HM層，該第一蝕刻製程具有低的蝕刻選擇性；或者更進一步包含：在該閘極堆疊之一者切割一複合多層成為多重的複合多片段。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917017B2 (en) 2015-12-29 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for semiconductor devices
US10636673B2 (en) 2017-09-28 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
CN108470681B (zh) * 2018-03-14 2020-06-12 上海华力集成电路制造有限公司 栅极的制造方法
CN108520865B (zh) * 2018-03-21 2021-02-02 上海华力集成电路制造有限公司 栅极的制造方法
KR102505065B1 (ko) 2018-04-26 2023-03-02 삼성전자주식회사 게이트 분리 영역을 포함하는 반도체 소자
CN109037053B (zh) * 2018-07-13 2021-02-02 上海华力集成电路制造有限公司 栅极的制造方法
CN109065446B (zh) * 2018-07-27 2021-06-15 上海华力集成电路制造有限公司 栅极的制造方法
CN109545676B (zh) * 2018-11-22 2021-06-15 上海华力集成电路制造有限公司 半导体器件栅极高度平坦化方法
US10777420B1 (en) * 2019-02-26 2020-09-15 United Microelectronics Corp. Etching back method
TW202139270A (zh) * 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
CN111952167B (zh) * 2020-08-25 2022-05-03 上海华力微电子有限公司 一种半导体器件及其制造方法
CN115117057A (zh) * 2021-03-17 2022-09-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116110789A (zh) * 2021-11-09 2023-05-12 上海华力集成电路制造有限公司 高压金属栅极器件的制造方法
US20230369155A1 (en) * 2022-05-13 2023-11-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5505816A (en) 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
US6692903B2 (en) 2000-12-13 2004-02-17 Applied Materials, Inc Substrate cleaning apparatus and method
US6864164B1 (en) 2002-12-17 2005-03-08 Advanced Micro Devices, Inc. Finfet gate formation using reverse trim of dummy gate
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US20060183055A1 (en) 2005-02-15 2006-08-17 O'neill Mark L Method for defining a feature on a substrate
US20060196527A1 (en) 2005-02-23 2006-09-07 Tokyo Electron Limited Method of surface processing substrate, method of cleaning substrate, and programs for implementing the methods
KR100801744B1 (ko) 2006-12-28 2008-02-11 주식회사 하이닉스반도체 반도체소자의 금속게이트 형성방법
US7732346B2 (en) 2007-02-27 2010-06-08 United Mircoelectronics Corp. Wet cleaning process and method for fabricating semiconductor device using the same
US8350335B2 (en) 2007-04-18 2013-01-08 Sony Corporation Semiconductor device including off-set spacers formed as a portion of the sidewall
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US8153526B2 (en) * 2008-08-20 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. High planarizing method for use in a gate last process
US8415254B2 (en) 2008-11-20 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removing dummy poly in a gate last process
US7871882B2 (en) 2008-12-20 2011-01-18 Power Integrations, Inc. Method of fabricating a deep trench insulated gate bipolar transistor
US7985690B2 (en) * 2009-06-04 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for a gate last process
US8048733B2 (en) 2009-10-09 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a gate structure
US8318568B2 (en) 2010-04-14 2012-11-27 International Business Machines Corporation Tunnel field effect transistor
US8404533B2 (en) * 2010-08-23 2013-03-26 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US8975179B2 (en) * 2011-10-18 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization process for semiconductor device fabrication
CN104137264B (zh) 2011-12-20 2018-01-09 英特尔公司 具有隔离的主体部分的半导体器件
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8969922B2 (en) 2012-02-08 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and method of forming the same
US8586436B2 (en) 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US8551843B1 (en) 2012-05-07 2013-10-08 Globalfoundries Inc. Methods of forming CMOS semiconductor devices
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8889022B2 (en) 2013-03-01 2014-11-18 Globalfoundries Inc. Methods of forming asymmetric spacers on various structures on integrated circuit products
US8815741B1 (en) 2013-03-11 2014-08-26 Globalfoundries Inc. Method of forming a semiconductor structure including an implantation of ions into a layer of spacer material
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9401416B2 (en) * 2014-12-04 2016-07-26 Globalfoundries Inc. Method for reducing gate height variation due to overlapping masks
US9484263B1 (en) * 2015-10-29 2016-11-01 United Microelectronics Corp. Method of removing a hard mask on a gate
US9917017B2 (en) 2015-12-29 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for semiconductor devices

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