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TW201727900A - 具有金屬源極及汲極區的半導體裝置 - Google Patents

具有金屬源極及汲極區的半導體裝置 Download PDF

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TW201727900A
TW201727900A TW106112037A TW106112037A TW201727900A TW 201727900 A TW201727900 A TW 201727900A TW 106112037 A TW106112037 A TW 106112037A TW 106112037 A TW106112037 A TW 106112037A TW 201727900 A TW201727900 A TW 201727900A
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TW
Taiwan
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semiconductor
metal source
region
integrated circuit
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TW106112037A
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TWI626743B (zh
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馬丁 吉爾斯
安娜麗莎 柯柏拉尼
桑納茲 卡貝海
瑞菲爾 羅伊斯
科瑞 韋伯
亞倫 布德里維奇
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英特爾股份有限公司
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Publication date
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Abstract

說明具有金屬源極和汲極區的半導體裝置。舉例而言，半導體裝置包含配置在基底的半導體通道區上方的閘極電極堆疊。金屬源極和汲極區配置在半導體通道區的任一側上的基底上方。各金屬源極和汲極區具有輪廓。第一半導體外擴散區配置在半導體通道區與金屬源極區之間的基底中，以及與金屬源極區的輪廓保形。第二半導體外擴散區配置在半導體通道區與金屬汲極區之間的基底中，以及與金屬汲極區的輪廓保形。

Description

具有金屬源極及汲極區的半導體裝置
本發明的實施例是半導體裝置的領域，特別是，具有金屬源極和汲極區的半導體裝置。
在過去數十年，積體電路的特徵尺度一直是成長的半導體產業背後的推力。愈來愈小的特徵尺度能夠在半導體晶片的有限不動產上增加功能單元的密度。舉例而言，縮小的電晶體尺寸允許將增加數目的記憶體裝置併入於晶片上，導致以增加容量製造產品。但是，對於愈來愈多的容量之推動一直是議題。使各裝置的性能最佳化的需求愈來愈重要。
在製造積體電路裝置時，隨著裝置尺寸持續縮小，例如三閘極電晶體等多閘極電晶體變得愈來愈重要。在習知的製程中，三閘極電晶體一般製於塊體矽基底或是絕緣體上矽基底上。在某些情形中，塊體矽基底由於較低成本且因為它們能夠使三閘極製程較不複雜，所以是較佳的。在其它情形中，絕緣體上矽基底由於能夠提供縮減的漏電， 所以是較佳的。
在塊體矽基底上，當使金屬閘極電極的底部與在電晶體本體底部(亦即，「鰭部」)之源極和汲極延伸尖端相對齊時，三閘極電晶體的製程通常會遇到問題。當三閘極電晶體形成於塊體基底上時，為了最佳化閘極控制及降低短通道效應，需要適當的對齊。舉例而言，假使源極和汲極延伸尖端比金屬閘極電極更深時，發生穿透。或者，假使金屬閘極電極比源極和汲極延伸尖端更深時，結果是不必要的寄生閘極電容。
已嘗試很多不同的技術以改良電晶體的外部電阻(Rext)，包含改良的金屬接點、增加摻雜劑活化、及降低半導體與接點金屬之間的障壁。但是，仍然需要顯著增進Rext面積縮減。
本發明的實施例包含具有金屬源極和汲極區的半導體裝置。
在實施例中，半導體裝置包含配置在基底的半導體通道區上方的閘極電極堆疊。金屬源極和汲極區配置在半導體通道區的任一側上之基底上方。金屬源極和汲極區均具有輪廓。第一半導體外擴散區配置在半導體通道區與金屬源極區之間的基底中，以及與金屬源極區的輪廓是保形的。第二半導體外擴散區配置在半導體通道區與金屬汲極區之間的基底中，以及與金屬汲極區的輪廓是保形的。
在另一實施例中，半導體結構包含N型半導體裝置。N型半導體裝置包含配置在基底的第一半導體通道區上方之N型閘極電極堆疊。第一金屬源極和汲極區配置在第一半導體通道區的任一側上之基底上方。第一金屬源極和汲極區中的各區均具有第一輪廓。第一對半導體外擴散區配置在第一半導體通道區與第一金屬源極和汲極區中之對應之一之間的基底中，以及與對應的第一輪廓是保形的。該半導體結構也包含P型半導體裝置。P型半導體裝置包含配置在基底的第二半導體通道區上方之P型閘極電極堆疊。第二金屬源極和汲極區配置在第二半導體通道區的任一側上之基底上方。第二金屬源極和汲極區中的各區均具有第二輪廓。第二對半導體外擴散區配置在第二半導體通道區與第二金屬源極和汲極區中之對應之一之間的基底中，以及與對應的第二輪廓是保形的。
在另一實施例中，半導體裝置製造方法包含在基底的半導體通道區上方形成閘極電極堆疊。在半導體通道區的任一側上之基底的成對的部份被移除。接著，在半導體通道區的任一側上，形成成對的半導體區。接著，移除成對的半導體區。接著，在半導體通道區的任一側上，形成金屬源極和汲極區。
100‧‧‧半導體裝置
100’‧‧‧半導體裝置
102‧‧‧基底
106‧‧‧閘極電極堆疊
108‧‧‧金屬源極和汲極區
108’‧‧‧金屬源極和汲極區
109‧‧‧延伸部
110‧‧‧輪廓
110’‧‧‧輪廓
112‧‧‧外擴散區
112’‧‧‧外擴散區
114‧‧‧側壁間隔器
116‧‧‧介電層
202‧‧‧基底
206‧‧‧閘極電極堆疊
212‧‧‧外擴散區
214‧‧‧間隔器
220‧‧‧凹陷區
222‧‧‧外擴散區
230‧‧‧凹陷區
300‧‧‧三閘極MOS-FET
302‧‧‧基底
303‧‧‧半導體基底
306‧‧‧閘極電極堆疊
308‧‧‧金屬源極和汲極區
312‧‧‧外擴散區
314‧‧‧閘極隔離間隔器
320‧‧‧蝕刻成形區
330‧‧‧凹陷區
400‧‧‧計算裝置
402‧‧‧主機板
404‧‧‧處理器
406‧‧‧通訊晶片
圖1A顯示根據本發明的實施例之半導體裝置100或100’的俯視圖。
圖1B顯示根據本發明的實施例之圖1A的半導體裝置100的a-a’剖面視圖。
圖1B’顯示根據本發明的實施例之圖1A的半導體裝置100’的a-a’剖面視圖。
圖2A顯示表示根據本發明的實施例之形成於基底的半導體通道區上方的閘極電極堆疊的剖面視圖。
圖2B顯示剖面視圖，表示根據本發明的實施例之移除圖2A的基底的成對部份，以在配置於閘極電極堆疊下方之基底中的半導體通道區的任一側上提供凹陷區。
圖2C顯示剖面視圖，表示根據本發明的實施例之圖2B的凹陷區中成對的半導體區之形成。
圖2D顯示剖面視圖，表示根據本發明的實施例之從圖2C的成對的半導體區形成成對的外擴散區。
圖2E顯示剖面視圖，表示根據本發明的實施例之圖2C的成對的半導體區之移除，以形成第二凹陷區，但保留圖2D的外擴散區。
圖2F顯示剖面視圖，表示根據本發明的實施例之形成於圖2E的凹陷區中成對的金屬源極和汲極區。
圖3A-3C顯示角度視圖，代表根據本發明的實施例之設有三維本體的半導體裝置製造方法。
圖4顯示根據本發明的實施例之計算裝置。
說明具有金屬源極和汲極區的半導體裝置。在下述說明中，揭示眾多特定細節，例如特定集成及材料系，以助於完整瞭解本發明。具有此技藝的一般技術者將瞭解，不用這些特定細節仍能實施本發明。在其它情形中，未特別詳細地說明例如積體電路設計佈局等習知的特點，以免不必要地模糊本發明。此外，須瞭解，圖式中所示的不同實施例是圖示說明，不一定依比例繪製。
此處說明的一或更多實施例以自行對準金屬源極/汲極電晶體製造為主。舉例而言，金屬源極/汲極/尖端區可以與習知的平面或三閘極裝置整合在一起。金屬區取代通常實施之習知半導體源極和汲極區，以及自行對準閘極電極堆疊。此處所述的實施例也找到奈米佈線及奈米佈線裝置的應用。
在實施例中，使用下切割蝕刻，接著是矽鍺磊晶，以形成犠牲源極/汲極/尖端區。在一此實施例中，執行摻雜劑雜質原子從矽鍺外擴散，以提供圍繞磊晶區之薄的、高度摻雜的、保形接面。在實施例中，在選擇性移除磊晶區之後，形成金屬源極和汲極區。在實施例中，選取金屬源極和汲極區的材料以誘發用於最終形成的半導體裝置之適當的通道應力。
在實施例中，以例如金屬源極和汲極區，降低源極和汲極區的串聯電阻，而增進半導體裝置的驅動電流。一或更多實施例使得新裝置能夠選加地結合中能帶隙金屬化與未摻雜通道。在實施例中，與使用高度摻雜的半導體區 (例如矽或矽鍺)之習知裝置相反地，形成金屬源極/汲極/尖端。
一或更多實施例涉及以例如純金屬或金屬合金區等金屬區來更換摻雜的半導體區。在實施例中，當配合具有低介面障壁高度的接點設計而使用這些金屬區時，串聯電阻降低。選擇接點金屬以提供與經過摻雜的矽或矽鍺不同的功函數，允許形成低電阻中能帶隙接點。選取填充金屬及製程以作為用於對應的通道區之應力器。此方式提供特定優點給典型上無法取得良好的磊晶半導體應力器之NMOS裝置。在實施例中，形成與通道自行對準的金屬源極/汲極，以及，選加地提供保形外擴散摻雜區。藉由使用此處所述的方式，降低三閘極和鰭FET型裝置的寄生電阻。
圖1A顯示根據本發明的實施例之半導體裝置100或100’的俯視圖。圖1B顯示圖1A的半導體裝置100的a-a’剖面視圖。圖1B’顯示圖1A的半導體裝置100’的a-a’剖面視圖。
參考圖1A及1B或1B’，半導體裝置100或100’包含配置在基底102的半導體通道區104上方的閘極電極堆疊106。金屬源極和汲極區108或108’配置在半導體通道區104的任一側上之基底102上方。金屬源極和汲極區(對108或108’)都分別具有輪廓110或110’。成對的半導體外擴散區112或112’配置在半導體通道區104與金屬源極和汲極區(對108或108’)之間的基底102中。
在實施例中，成對的半導體外擴散區112或112’與金 屬源極和汲極區108或108’的輪廓是保形的。舉例而言，參考圖1B，在一實施例中，金屬源極和汲極區108具有圓形輪廓110。成對的半導體外擴散區112與圓形輪廓110是保形的。在另一實例中，參考圖1B’，在一實施例中，金屬源極和汲極區108’具有小平面輪廓110’。成對的半導體外擴散區112’是與小平面輪廓110’保形的。
在實施例中，閘極電極堆疊106又包含側壁間隔器114。在一此實施例中，各金屬源極和汲極區(對108或108’)中的各區之至少一部份配置在閘極電極堆疊106的側壁間隔器114之下方。此外，成對的半導體外擴散區112或112’也部份地完全配置在側壁間隔器114之下，以及，可能在一部份閘極電極堆疊106之下。
在實施例中，金屬源極和汲極區(對108或108’)均包含在配置在介電層116中的對應的連續接點結構中，介電層116係配置於基底102上方。舉例而言，如圖1B及1B’所示，成對的金屬源極和汲極區108或108’具有有效地分別作為裝置100或100’的接點之延伸部109。在一此實施例中，如同下述更詳細說明般，延伸部和金屬源極和汲極區是同時形成的連續結構。
半導體裝置100或100’可為包含閘極、通道區和成對的源極/汲極區之任何半導體裝置。在實施例中，半導體裝置100或100’是例如但不限於MOS-FET或微機電系統(MEMS)。在一實施例中，半導體裝置100或100’是平面或三維MOS-FET且是隔離裝置或是複數巢式裝置中的 一裝置。如同從典型的積體電路中所瞭解般，N型和P型通道電晶體都可以製於單一基底上以形成CMOS積體電路、下述將更詳述的半導體結構。
基底102及因而通道區104由能夠耐受製造製程且電荷可以於其中遷移的半導體材料構成。在實施例中，基底102是塊體基底，以及半導體通道區104是隨著塊體基底102而連續的。在實施例中，基底102由摻雜有例如但不限於磷、砷、硼、或是其組合之電荷載子的晶體矽、矽/鍺或鍺層所構成。在一實施例中，在基底102中的矽原子的濃度大於97%，或者，替代地，摻雜劑原子的濃度小於1%。在另一實施例中，基底102由生長於區別的結晶基底上方的磊晶層構成，例如生長於摻雜硼的塊體矽單晶基底上方的矽磊晶層。基底102也包含配置於塊體晶體基底與磊晶層之間的絕緣層，以形成例如絕緣體上矽基底。在此實例中，半導體通道區104可為隔離通道區。在實施例中，絕緣層由例如但不限於二氧化矽、氮化矽、氧氮化矽或是高k介電層等材料構成。基底102替代地可由III-V族材料構成。在實施例中，基底102由例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、銦鎵砷化物、鋁鎵砷化物、銦鎵磷化物、或是其組合的III-V族材料構成。通道區104由均包含添加的摻雜原子之多個半導體材料構成。在一實施例中，基底102由晶體矽構成，以及，電荷載子摻雜劑雜質原子是例如但不限於硼、砷、銦或磷。在另一實施例中，基底102由III-V族材料構成，以 及，電荷載子摻雜劑雜質原子是例如但不限於碳、矽、鍺、氧、硫、硒或碲。在另一實施例中，通道區104未被摻雜或是僅被輕度摻雜。此外，通常用於習知裝置製造中的暈摻雜，在一實施例中，在半導體裝置100或100’的製造中可以免除。須瞭解，在實施例中，通道104的材料不同於基底102的材料。
在實施例中，半導體裝置100或100’是平面裝置，以及，閘極電極堆疊106僅配置於半導體通道區104的單一表面中。但是，在另一實施例中，半導體裝置100或100’是非平面裝置，例如但不限於鰭FET或是三閘極裝置。在此實施例中，半導體通道區104由三維體構成或是形成在三維體中。在一此實施例中，閘極電極堆疊106至少圍繞三維體的上表面及成對的側壁。在另一實施例中，在例如奈米佈線裝置中，半導體通道區104製成為離散的三維體。在一此實施例中，閘極電極堆疊106完全地圍繞半導體通道區104。
在用於半導體通道區104的三維體的情形中，不論是離散的或非離散的，半導體通道區104可由塊體基底製造，而以半導體通道區104隨著塊體基底連續的。替代地，半導體通道區104可由啟始絕緣體上半導體基底製成。在另一實施例中，半導體通道區104直接由塊體基底形成且使用局部氧化以形成電絕緣下方區。在另一替代實施例中，結構100由塊體基底直接形成且使用摻雜以形成電隔離主動區。在一此實施例中，形成歐米茄場效電晶體 型結構。在實施例中，在奈米佈線的情形中，半導體通道區104可以尺寸化為佈線或條紋，以及，具有非方形或圓形角落。
閘極電極堆疊106包含閘極電極以及下方閘極介電層。在實施例中，閘極電極堆疊106的閘極電極由金屬閘極構成以及閘極介電層由高K材料構成。舉例而言，在一實施例中，閘極介電層由例如但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅、或其組合的材料所構成。此外，一部份的閘極介電層包含由半導體通道區104的頂部數層形成的本地氧化物層。在實施例中，閘極介電層包括頂部高k部份及由半導體材料的氧化物構成的下部。在一實施例中，閘極介電層由氧化鉿的頂部以及二氧化矽或氧氮化矽的底部構成。
在一實施例中，閘極電極由例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電金屬氧化物等的金屬層構成。在特定實施例中，閘極電極由形成於金屬功函數設定層上方的非功函數設定填充材料構成。在實施例中，閘極電極包括P型材料。在另一實施例中，閘極電極包括N型材料。在另一實施例中，閘極電極由中間能帶隙材料構成。在此特定實施例中，對應的通道區未經摻雜或是僅被輕度摻雜。
根據本發明的實施例，源極和汲極(或是對108或108’)被說明為「導電的」。金屬一詞與半導體區別，如同不同地用於通道區及外擴散區。金屬源極和汲極區是由與經過摻雜的半導體材料相反的金屬材料構成。因此，在實施例中，金屬源極和汲極區108或108’由與被視為半導體的經過摻雜的半導體材料相反之金屬物構成。在實例中，源極和汲極區108或108’(以及，假使可應用，則可為延伸或接點區109)由導電材料構成，導電材料可為例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、組、鋁、釕、鈀、鉑、鈷、鎳或例如氧化釕等導電金屬氧化物。在一此實施例中，金屬源極和汲極區108或108’由例如但不限於金屬碳化物或是金屬鋁化物等N型導體材料構成。在另一此實施例中，金屬源極和汲極區108或108’由例如但不限於金屬碳化物或是金屬鋁化物等P型導體材料構成。金屬源極和汲極區108或108’由例如金屬物或合金物等單一材料構成。替代地，可以首先形成例如氮化鈦或氮化鉭等薄導電襯裡膜，接著是例如單一金屬物或合金物等填充材料。
如此，在實施例中，金屬源極和汲極區108或108’由金屬物形成。金屬物可為例如鎳或鈷等純金屬，或是例如金屬-金屬合金或是金屬-半導體合金(例如矽化物材料)等合金。但是，金屬源極和汲極區108或108’要與矽化物製程中形成的源極和汲極區的頂部區別，在所述矽化物製程中，矽源極和汲極區的頂部由金屬消耗，以形成在半導 體餘留源極和汲極區上方覆蓋的矽化物材料。亦即，雖然在實施例中矽化物材料被列為可能是源極和汲極區108或108’整體，但是，與經由一部份矽源極/汲極區的消耗之形成相反地，此矽化物可沉積作為己經形成的矽化金屬材料。此消耗不同地導致結構粗糙及喪失容限控制。
在實施例中，金屬源極和汲極區108或108’單軸地加壓於半導體通道區104。在實例中，在高溫下形成金屬源極和汲極區108或108’，以及，在其製造後的冷卻時，金屬源極和汲極區108或108’提供拉伸單軸應變給半導體通道區104。但是，在替代實施例中，金屬源極和汲極區108或108’在其製造後提供壓縮單軸應變給半導體通道區104。
輪廓110由基底102中的第一形成蝕刻成形區形成、並因而由其規定。蝕刻成形區由適合選擇性地移除部份基底102及下切割閘極電極堆疊106及/或間隔器114的技術形成。在一實施例中，以乾蝕刻製程、濕蝕刻製程、或其組合，蝕刻基底102的曝露部份，以形成蝕刻成形區。在一實施例中，使用從例如但不限於NF3或SF6的氣體產生的電漿之乾電漿蝕刻，形成蝕刻成形區，以形成如圖1B中的輪廓110所示般之具有圓形角落的各向等性蝕刻成形區。在替定實施例中，以使用NH4OH或是氫氧化四鉀銨之濕蝕刻，形成蝕刻成形區。濕蝕刻可以是蝕刻速率在高晶體密度的方向上顯著較慢之各向異性蝕刻。舉例而言，在特定實施例中，如同圖1B’中的輪廓110’所示般， 濕蝕刻在(100)矽基底中被<111>晶體平面阻礙，而提供具有小平面輪廓的蝕刻成形區。藉由首先執行簡單乾蝕刻，接著是各向異性濕蝕刻製程，增加閘極電極堆疊106下方的下切割之延伸。
在實施例中，半導體裝置100或100’是N型裝置，半導體通道區104由矽構成，以及，成對的半導體外擴散區112或112’由例如但不限於磷或砷等摻雜劑雜質原子形成。在另一實施例中，半導體裝置100或100’是P型裝置，半導體通道區104由矽構成，以及，成對的或半導體外擴散區112或112’由硼摻雜劑雜質原子形成。
在實施例中，側壁間隔器114由例如但不限於二氧化矽、碳化矽、氧氮化矽或氮化矽等絕緣介電材料構成。類似地，介電層116由例如但不限於二氧化矽、碳化矽、氧氮化矽或氮化矽等絕緣介電材料構成。在某些程度上，此介電層116可以稱為層間層介電層或是ILD0層。
如上簡述般，形成CMOS結構。更具體而言，N型和P型裝置都形成於相同基底上。在舉例說明的本發明的實施例中，根據顯示成對裝置中之一的半導體裝置100或100’，半導體結構包含N型半導體裝置。N型半導體裝置包含配置於基底的第一半導體通道區上方之N型閘極電極堆疊。第一金屬源極和汲極區配置在第一半導體通道區的任一側上的基底上方。第一金屬源極和汲極區中各區均具有第一輪廓。第一對半導體外擴散區配置在第一半導體通道區與第一金屬源極和汲極區中對應之一之間的基底中。 第一對半導體外擴散區與對應的第一輪廓相保形。
半導體結構也包含P型半導體裝置。P型半導體裝置包含配置在基底的第二半導體通道區上方之P型閘極電極堆疊。第二金屬源極和汲極區配置在第二半導體通道區的任一側上的基底上方。第二金屬源極和汲極區中各區均具有第二輪廓。第二對半導體外擴散區配置在第二半導體通道區與第二金屬源極和汲極區中對應之一之間的基底中。第二對半導體外擴散區與對應的第二輪廓相保形。
在實施例中，第一或第二金屬源極和汲極區中之一具有圓形輪廓，以及對應的第一或第二對半導體外擴散區與圓形輪廓保形。在另一實施例中，第一或第二金屬源極和汲極區中之一具有小平面輪廓，以及對應的第一或第二對半導體外擴散區與小平面輪廓保形。在實施例中，N型或P型閘極電極堆疊中之一包含側壁間隔器，以及各對應的第一或第二金屬源極和汲極區對的至少一部份配置在N型或P型閘極電極堆疊的側壁間隔器之下。在實施例中，第一或第二金屬源極和汲極區對包含在配置於介電層中之成對的連續接點結構中，介電層係配置在基底上方。在實施例中，第一金屬源極和汲極區單軸地施加壓力於第一半導體通道區，以及，第二金屬源極和汲極區單軸地施加壓力於第二半導體通道區。
在實施例中，第一半導體通道區由矽構成，以及，第一對半導體外擴散區由磷或砷、或二者之摻雜劑雜質原子形成。在該實施例中，第二半導體通道區也由矽構成，以 及，第二對半導體外擴散區由硼摻雜劑雜質原子形成。在一此實施例中，第一金屬源極和汲極區由例如但不限於金屬碳化物或是金屬鋁化物等N型導體材料形成，以及，第二金屬源極和汲極區由例如但不限於金屬氮化物、金屬碳化物或是金屬矽化物等P型導體材料形成。
在實施例中，基底是塊體基底，以及，第一及第二半導體通道區隨著塊體基底連續的。在另一實施例中，基底包含絕緣層，以及，第一和第二半導體通道區是隔離的通道區。在實施例中，第一及第二半導體通道區均包含或形成於三維體中，以及，對應的閘極電極堆疊圍繞至少頂表面以及三維體的成對側壁。
在另一態樣中，提供具有導電的源極和汲極區之半導體裝置的製造方法。舉例而言，圖2A-2F顯示剖面視圖，代表根據本發明的實施例之半導體裝置製造方法中的不同操作。
參考圖2A，半導體裝置的製造方法包含在基底202的半導體通道區上方形成閘極電極堆疊206。如圖2A中所示，間隔器214沿著閘極電極堆疊206的側壁形成。閘極電極堆疊206、基底202和對應的通道區、以及間隔器214由與閘極電極堆疊106、基底102和對應的通道區104、以及間隔器114相同或類似的材料構成，且具有與閘極電極堆疊106、基底102和對應的通道區104、以及間隔器114相同或類似的配置。在實施例中，閘極電極堆疊206是已經形成的永久閘極介電層和閘極電極對。但 是，在另一實施例中，閘極電極堆疊206是佔位堆疊或是最終用在後續更換閘極或閘極最後處理設計中的單一層。
雖然未顯示，但是，在選加的實施例中，藉由將電荷載子摻雜劑雜質原子佈植至基底202中，在此階段形成成對的尖端延伸部。在此情形中，閘極電極堆疊206作用以遮罩一部份基底202而形成自行對準尖端延伸部。在一實施例中，硼、砷、磷、銦或其組合佈植至基底202中，以形成這些尖端延伸部。
參考圖2B，移除基底202的成對部份，以在配置於閘極電極堆疊206之下的基底202中的半導體通道區的任一側上提供凹陷區220。以能移除部份基底202而不會不利地影響其它存在的半導體特點之任何適當的技術，例如乾蝕刻或濕蝕刻製程，形成凹陷區220。在一實施例中，以使用NF3、HBr、SF6/Cl或Cl2之乾電漿蝕刻、或是使用NH4OH或氫氧化四鉀銨的濕蝕刻，形成凹陷區220。在一實施例中，閘極電極堆疊206引導凹陷區220的形成，形成自行對準的凹陷區220。在一實施例中，如圖2B中所示及與圖1B相關地說明之凹陷區220形成有圓形角落。但是，在另一實施例中，如同與圖1B’相關地說明般，凹陷區220形成有小平面角落。
參考圖2C，在凹陷區220中形成成對的半導體區222，例如，磊晶地形成於形成在基底202中的半導體通道區的任一側上。參考圖2D，成對的外擴散區212形成在配置於閘極電極堆疊206之下的半導體通道區的任一側 上之基底202中。
根據本發明的實施例，成對的外擴散區212由半導體區222形成且與半導體區222是保形的。在一此實施例中，最終形成的半導體裝置是N型半導體裝置。半導體通道區由矽構成，以及形成成對的半導體區222包含形成成對的矽鍺半導體區。在特定的此實施例中，成對的外擴散區212由磷或砷摻雜劑雜質原子形成。在另一此實施例中，最終形成的半導體裝置是P型半導體裝置。半導體通道區由矽構成，以及，形成成對的半導體區222包含形成成對的矽/矽鍺堆疊半導體區。在特定的此實施例中，成對的外擴散區212由硼摻雜劑雜質原子形成。半導體區222可以隨著摻雜(原地)而生長，或是，在生長製程後摻雜可以佈植至區域222中，或是二者。
在實施例中，選取半導體區222的材料，以根據其中的雜質原子的擴散速率而提供保形的或是基本上保形的外擴散區212。舉例而言，在實施例中，使用矽鍺作為半導體區222以在矽基底中形成磷或砷外擴散區212。磷或砷在矽鍺中比在矽中擴散得還快，將對應的外擴散區的形狀推向與矽鍺半導體區222保形的。在另一實例中，在實施例中，使用矽作為半導體區222，以在矽基底中形成硼外擴散區212。硼在矽中快速地擴散，將對應的外擴散區的形狀推向與矽半導體區222保形的。但是，如同與圖2E相關地執行般，在矽基底與矽半導體區222之間可以使用矽鍺薄層，以在矽半導體區222的移除期間，後續作為蝕 刻停止器。
參考圖2E，移除成對的半導體區222以提供凹陷區230，但是，留下外擴散區212以留在基底202中。如此，在實施例中，使用成對的半導體區222作為犠牲材料以遞送用於外擴散形成的摻雜劑雜質原子。在一此實施例中，以計數器直覺的方式，使用犠牲矽鍺半導體區以提供用於N型裝置的磷或砷摻雜劑原子。在一此實施例中，犠牲矽鍺半導體區以壓縮應力單軸地施加壓力給半導體通道區，這典型上可能不是N型裝置所需的。但是，由於移除犠牲矽鍺半導體區，所以，在完成裝置製造之前，減輕單軸壓縮應力。
在實施例中，以濕蝕刻選擇性地蝕刻矽鍺半導體區222，選擇性地移除半導體區222，但不蝕刻矽基底202。舉例而言，使用例如羧酸/硝酸/HF化學品、以及檸檬酸/硝酸/HF等蝕刻化學品，以選擇性地蝕刻矽鍺半導體區222。在矽移除的情形中，如上所述地，使用薄層矽鍺作為蝕刻停止層。如此，在實施例中，以選擇性地移除矽半導體區222但不蝕刻矽鍺蝕刻停止層之濕蝕刻，選擇性地蝕刻矽半導體區222以在矽鍺蝕刻停止層上停止。可以使用包含氫氧化銨及氫氧化鉀等例如含水氫氧化物化學品之此蝕刻化學品，以選擇性地蝕刻矽半導體區222。然後，以例如羧酸/硝酸/HF化學品或檸檬酸/硝酸/HF，移除矽鍺蝕刻停止層。
參考圖2F，在凹陷區230中形成成對的金屬源極和 汲極區208，例如形成於形成在基底202中的半導體通道區的任一側上。成對的金屬源極和汲極區208可以由與上述成對的金屬源極和汲極區108相同或類似的材料構成以及具有與成對的金屬源極和汲極區108相同或類似的配置。
雖然圖2E及2F中未顯示，但是，配合圖1B及1B’說明，在移除半導體區222及形成成對的金屬源極和汲極區208之前，首先形成以及圖型化例如上述介電層116等的介電層，以使半導體區222曝露穿過接點孔。半導體區222被移除，然後，通過接點孔形成對金屬源極和汲極區208。事實上，在更精緻的實施例中，可以使用另一犠牲材料以取代半導體區222及經由形成於其上的接點孔而最後移除犠牲材料。在任一情形中，藉由將金屬沉積於接點孔開口中，完成金屬源極和汲極的形成、以及接點的形成。在實施例中，使用多操作方式，其中，使用原子層沉積(ALD)以保形地沉積薄介面金屬，以及，例如藉由使用化學汽相沉積(CVD)、原子層沉積(ALD)、或金屬回熔，以沉積一或更多接點填充金屬而完成接點形成。可以視介面的矽側上的摻雜程度，使用其它介面工程方式以取得所需的介面接點電阻。可以選擇填充金屬及處理以在裝置的通道上誘發拉伸或壓縮應力而增進裝置的性能。在實施例中，接續在包含例如高k閘極介電層的高溫退火的更換閘極製程之後，執行接點和源極/汲極填充。
本發明的實施例可以應用至非平面MOS-FET。舉例 而言，例如三閘極裝置等設有三維架構的裝置可從上述製程得利。圖3A-3C顯示有角度視圖，表示根據本發明的實施例之設有三維體的半導體裝置的製造方法中的各種操作。
參考圖3A，形成塊體基底三閘極MOS-FET 300的地基。三閘極MOS-FET 300包含具有半導體本體303的三維基底302。閘極電極堆疊306形成為圍繞半導體本體303，以形成三維半導體通道區304(圖3B中所示)。閘極電極堆疊306由成對的閘極隔離間隔器314保護。
參考圖3B，移除部份半導體本體303以形成蝕刻成形區320，留下三維通道區304。然後，也顯示在圖3B中，犠牲半導體區形成在凹陷區320中、用以實現外擴散區、以及被移除以形成凹陷區330。
參考圖3C，金屬源極和汲極區308形成在凹陷區330中。也顯示外擴散區312。因此，已說明形成包括金屬源極/汲極區之三閘極MOS-FET裝置的方法。如同此技藝中所知般，以習知的處理步驟，將三閘極MOS-FET併入於積體電路中。
因此，本發明的一或更多實施例涉及使用用於平面或三閘極或鰭FET製程之習知的MOSFET製程的一部份。選加地，為了使三閘極或鰭FET裝置中形成的金屬源極/汲極區與閘極之間的任何寄生電容最小，鰭間隔器介電質可以留在原位以限定後續的橫向磊晶生長。對於NMOS及PMOS裝置型式，在實施例中，使用下切割蝕刻以從源極/ 汲極/尖端區移除矽，以及，在源極/汲極開口中磊晶地生長矽鍺。為了最小化三閘極或鰭FET裝置中源極/汲極區與閘極之間的最終寄生電容，使用比習知的PMOS流程中典型地執行還少的矽鍺磊晶生長。舉例而言，對於矽鍺而言，僅填滿原始鰭區即已足夠。
選加地，在實施例中，假使需要圍繞接點的保形摻雜時，則矽鍺磊晶膜可以隨著摻雜而生長，或是在磊晶之後，以摻雜劑佈植膜。然後，將裝置退火以將摻雜驅動至矽中以形成薄的、保形的、高度摻雜的區域(外擴散區)。舉例而言，對於NMOS裝置，使用砷摻雜。由於砷在矽鍺中的擴散力很高，所以，其將在矽鍺中快速地再分佈以及均勻地外擴散至圍繞的矽中。
如此，本發明的實施例包含製造設有金屬源極和汲極區之半導體裝置的方法。由這些方法形成的結構可以比習知的結構提供Rext改良(降低)。實驗結果顯示在移除犠牲源極和汲極區之後，來自犠牲源極和汲極區之外擴散摻雜仍然維持。外擴散區有助於進一步減輕Rext議題。
圖4顯示根據本發明的一實施之計算裝置400。計算裝置400容納主機板402。主機板402包含多個組件，多個組件包括但不限於處理器404及至少一通訊晶片406。處理器404實體地及電耦合至主機板402。在某些實施中，至少一通訊晶片406也實體地及電耦合至主機板402。在另外的實施中，通訊晶片406是處理器404的一部份。
取決於其應用，計算裝置400包含可以或不可以實體地及電耦合至主機板402的其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼、視頻編解碼、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片406能夠無線通訊以用於對計算裝置400傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關連裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片406可以實施任何無線標準或是通信協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演化(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。計算裝置400包含眾多通訊晶片406。舉例而言，第一通訊晶片406可以專用於較短範圍的無線通訊，例如Wi-Fi及藍牙，而第二通訊晶片406可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、 CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置400的處理器404包含封裝在處理器404之內的積體電路晶粒。在本發明的某些實施中，處理器的積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片406也包含封裝於通訊晶片406之內的積體電路晶粒。根據本發明的另一實施，通訊晶片的積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。
在其它實施中，容納於計算裝置400之內的另一組件含有積體電路晶粒，積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。
在各式各樣的實施中，計算裝置400可以是膝上型電腦、小型筆記型電腦、筆記型電腦、超薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。在又其它實施中，計算裝置400可為處理資料的任何其它電子裝置。
因此，已揭示具有金屬源極和汲極區的半導體裝置。在實施例中，半導體裝置包含配置在基底的半導體通道區 上方的閘極電極堆疊。金屬源極和汲極區配置在半導體通道區的任一側上的基底上方。金屬源極和汲極區均具有輪廓。第一半導體外擴散區配置在半導體通道區與金屬源極區之間的基底中，以及與金屬源極區的輪廓保形的。第二半導體外擴散區配置在半導體通道區與金屬汲極區之間的基底中，以及與金屬汲極區的輪廓保形的。在一實施例中，金屬源極和汲極區均包含在配置於介電層中對應的連續接點結構中，介電層配置在基底上方。
100‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧半導體通道區
106‧‧‧閘極電極堆疊
108‧‧‧金屬源極和汲極區
109‧‧‧延伸部
110‧‧‧輪廓
112‧‧‧外擴散區
114‧‧‧側壁間隔器
116‧‧‧介電層

Claims (26)

  1. 一種積體電路結構，包括：在基底上方的半導體奈米佈線，該半導體奈米佈線具有第一端及第二端，該第二端在該第一端的對面，並且該半導體奈米佈線包括介於該半導體奈米佈線的該第一端及該第二端之間的通道區；閘極電極，其完全地圍繞該半導體奈米佈線的該通道區，該閘極電極具有第一側及第二側，該第一側在該第二側的對面；第一金屬源極/汲極區，其處於該半導體奈米佈線的該第一端之上並位在該閘極電極的該第一側；以及第二金屬源極/汲極區，其處於該半導體奈米佈線的該第二端之上並位在該閘極電極的該第二側。
  2. 如申請專利範圍第1項之積體電路結構，其中，該半導體奈米佈線具有方形角落。
  3. 如申請專利範圍第1項之積體電路結構，其中，該半導體奈米佈線具有圓形角落。
  4. 如申請專利範圍第1項之積體電路結構，其中，該半導體奈米佈線係佈線形狀的。
  5. 如申請專利範圍第1項之積體電路結構，其中，該半導體奈米佈線係條紋形狀的。
  6. 如申請專利範圍第1項之積體電路結構，其中，該第一及第二金屬源極/汲極區具有圓形輪廓。
  7. 如申請專利範圍第6項之積體電路結構，更包 括：第一摻雜劑外擴散區，其係於該半導體奈米佈線之中且鄰近該第一金屬源極/汲極區；以及第二摻雜劑外擴散區，其係於該半導體奈米佈線之中且鄰近該第二金屬源極/汲極區，該第一及第二摻雜劑外擴散區分別與該第一及第二金屬源極/汲極區的該圓形輪廓保形。
  8. 如申請專利範圍第1項之積體電路結構，其中，該第一及第二金屬源極/汲極區具有小平面輪廓。
  9. 如申請專利範圍第8項之積體電路結構，更包括：第一摻雜劑外擴散區，其係於該半導體奈米佈線之中且鄰近該第一金屬源極/汲極區；以及第二摻雜劑外擴散區，其係於該半導體奈米佈線之中且鄰近該第二金屬源極/汲極區，該第一及第二摻雜劑外擴散區分別與該第一及第二金屬源極/汲極區的該小平面輪廓保形。
  10. 如申請專利範圍第1項之積體電路結構，更包括：第一介電間隔器，其鄰近該閘極電極的該第一側；以及第二介電間隔器，其鄰近該閘極電極的該第二側。
  11. 如申請專利範圍第10項之積體電路結構，其中，該第一金屬源極/汲極區的一部分垂直地在該第一介 電間隔器的下方，並且該第二金屬源極/汲極區的一部分垂直地在該第二介電間隔器的下方。
  12. 如申請專利範圍第1項之積體電路結構，更包括：閘極介電層，其介於該閘極電極及該半導體奈米佈線的該通道區之間。
  13. 如申請專利範圍第1項之積體電路結構，其中，該第一及第二金屬源極/汲極區包括導電材料，該導電材料選自金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳及導電金屬氧化物所組成的族群。
  14. 如申請專利範圍第1項之積體電路結構，其中，該第一及第二金屬源極/汲極區包括選自金屬氮化物、金屬碳化物、或金屬矽化物所組成的族群之材料。
  15. 如申請專利範圍第1項之積體電路結構，其中，該第一及第二金屬源極/汲極區對該半導體奈米佈線的該通道區單軸地施加壓力。
  16. 一種積體電路結構，包括：在基底上方的半導體本體，該半導體本體具有第一端及第二端，該第二端在該第一端的對面，並且該半導體本體包括介於該半導體本體的該第一端及該第二端之間的通道區；閘極電極，其在該半導體本體的該通道區的周圍具有歐米茄幾何，該閘極電極具有第一側及第二側，該第一側 在該第二側的對面；第一金屬源極/汲極區，其處於該半導體本體的該第一端之上並位在該閘極電極的該第一側；以及第二金屬源極/汲極區，其處於該半導體本體的該第二端之上並位在該閘極電極的該第二側。
  17. 如申請專利範圍第16項之積體電路結構，其中，該第一及第二金屬源極/汲極區具有圓形輪廓。
  18. 如申請專利範圍第17項之積體電路結構，更包括：第一摻雜劑外擴散區，其係於該半導體本體之中且鄰近該第一金屬源極/汲極區；以及第二摻雜劑外擴散區，其係於該半導體本體之中且鄰近該第二金屬源極/汲極區，該第一及第二摻雜劑外擴散區分別與該第一及第二金屬源極/汲極區的該圓形輪廓保形。
  19. 如申請專利範圍第16項之積體電路結構，其中，該第一及第二金屬源極/汲極區具有小平面輪廓。
  20. 如申請專利範圍第19項之積體電路結構，更包括：第一摻雜劑外擴散區，其係於該半導體本體之中且鄰近該第一金屬源極/汲極區；以及第二摻雜劑外擴散區，其係於該半導體本體之中且鄰近該第二金屬源極/汲極區，該第一及第二摻雜劑外擴散區分別與該第一及第二金屬源極/汲極區的該小平面輪廓 保形。
  21. 如申請專利範圍第16項之積體電路結構，更包括：第一介電間隔器，其鄰近該閘極電極的該第一側；以及第二介電間隔器，其鄰近該閘極電極的該第二側。
  22. 如申請專利範圍第21項之積體電路結構，其中，該第一金屬源極/汲極區的一部分垂直地在該第一介電間隔器的下方，並且該第二金屬源極/汲極區的一部分垂直地在該第二介電間隔器的下方。
  23. 如申請專利範圍第16項之積體電路結構，更包括：閘極介電層，其介於該閘極電極及該半導體本體的該通道區之間。
  24. 如申請專利範圍第16項之積體電路結構，其中，該第一及第二金屬源極/汲極區包括導電材料，該導電材料選自金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳及導電金屬氧化物所組成的族群。
  25. 如申請專利範圍第16項之積體電路結構，其中，該第一及第二金屬源極/汲極區包括選自金屬氮化物、金屬碳化物、或金屬矽化物所組成的族群之材料。
  26. 如申請專利範圍第16項之積體電路結構，其中，該第一及第二金屬源極/汲極區對該半導體本體的該 通道區單軸地施加壓力。
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