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TW201725735A - 半導體裝置 - Google Patents

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TW201725735A
TW201725735A TW105134164A TW105134164A TW201725735A TW 201725735 A TW201725735 A TW 201725735A TW 105134164 A TW105134164 A TW 105134164A TW 105134164 A TW105134164 A TW 105134164A TW 201725735 A TW201725735 A TW 201725735A
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盧卉庭
鐘于彰
王培倫
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台灣積體電路製造股份有限公司
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Abstract

在某些實施例中，一種半導體裝置包括：一第一井區，其經組態為該半導體裝置之一陽極；一第一摻雜區，其經組態為該半導體裝置之一陰極；一第二摻雜區，其經組態為該半導體裝置之另一陰極；及一導電區。該第一井區放置於該第一摻雜區與該第二摻雜區之間且經組態以與該導電區電連接。

Description

半導體裝置
本揭露係關於半導體裝置。
將一金屬層(例如，一層富含或空乏載流子電荷)施加至一摻雜半導體材料之一表面會在一半導體材料中形成具有可與一p-n接面媲美之性質之一接點區。此金屬-半導體接點區之共同名稱係一肖特基(Schottky)二極體。肖特基二極體實質上限制電流流動至一個方向之能力係極大依賴積體電路之製造及設計之一性質。當被加正向偏壓時，一肖特基二極體係處於一「接通」狀態且電流流動通過該二極體。當二極體被加反向偏壓時，一肖特基二極體處於一「關斷」狀態且將不允許電流流動。
某些實施例具有以下特徵及/或優勢之一者或一組合。在某些實施例中，提供一半導體裝置。該半導體裝置包括：一第一井區，其經組態為該半導體裝置之一陽極；一第一摻雜區，其經組態為該半導體裝置之一陰極；一第二摻雜區，其經組態為該半導體裝置之另一陰極；及一導電區。該第一井區放置於該第一摻雜區與該第二摻雜區之間且經組態以與該導電區電連接。 在某些實施例中，提供一半導體裝置。該半導體裝置包括：一第一井區，其經組態為該半導體裝置之一陽極；一第一摻雜區，其經組態為該半導體裝置之一陰極；及一導電區，其放置於該第一井區之下且與該第一井區鄰接且經組態以在該半導體裝置被加正向偏壓時產生一電流。 在某些實施例中，提供用於製作一半導體裝置之一方法。該方法包括：提供一基板；在該基板中形成一導電區；在該基板中形成一井；在該井中形成一第一井區以充當該半導體裝置之一陽極，該第一井區經組態以與該導電區電連接；並形成一第一摻雜區及一第二摻雜區以充當該半導體裝置之陰極。該第一井區放置於該第一摻雜區與該第二摻雜區之間。
以下揭露提供諸多不同實施例或實例以實施本發明之不同構件。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅係實例且並不意欲係限制性的。舉例而言，在以下說明中，一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸而形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡潔及清晰目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。 圖1A係根據本揭露之某些實施例之一半導體裝置1之一佈局俯視圖。參考圖1A，半導體裝置1包含一第一區120及一第二區115。舉例而言，在半導體裝置1充當一肖特基二極體之一實施例中，第一區120係一陽極區且第二區115係一陰極區。 第一區120由一隔離結構118(諸如一淺溝槽隔離(STI)結構)定義。第一區120包含一第一井區12及複數個井區18。 第一井區12實質上放置於第一區120之一中心部分處。此外，第一井區12係一第一摻雜類型之一半導體井。在一實施例中，第一摻雜類型係p型。此外，第一井區12係一深p井。在本發明實施例中，第一井區12充當半導體裝置1之一陽極。一拾取部(pickup) AN (圖1B中所展示)形成於一圖案化導電層(未展示)中之第一井區12上以達成電連接。 在本發明實施例中，該複數個井區18係實質上關於第一井區12對稱地放置。該複數個井區18中之每一者係第一摻雜類型之一半導體井。在本發明實施例中，該複數個井區18亦充當半導體裝置1之陽極。 第二區115定義於隔離結構118與一隔離結構114(諸如一STI結構)之間。第二區115包含一第一摻雜區141及一第二摻雜區142。為簡潔及方便起見，圖1A中僅展示兩個摻雜區141及142，但第二區115可包含複數個此等摻雜區。第一摻雜區141與第二摻雜區142係關於第一井區12對稱地放置。第二區115 (亦即，陰極區)實質上環繞第一區120 (陽極區)。 第一摻雜區141包含與第一摻雜類型相反之一第二摻雜類型之摻雜物。在一實施例中，第二摻雜類型係一n型。此外，第一摻雜區141係一重度摻雜n型區。在本發明實施例中，第一摻雜區141充當半導體裝置1之一陰極。一拾取部CA1 (圖1B中所展示)形成於圖案化導電層中之第一摻雜區141上以達成電連接。 同樣地，第二摻雜區142包含第二摻雜類型之摻雜物。此外，第二摻雜區142係一重度摻雜n型區。在本發明實施例中，第二摻雜區142亦充當半導體裝置1之一陰極。一拾取部CA2 (圖1B中所展示)形成於圖案化導電層中之第二摻雜區142上以達成電連接。 此外，一井區112定義於隔離結構114與亦包含一STI結構之一隔離結構110之間。在一實施例中，井區112係第一摻雜類型之一半導體井。此外，井區112係一重度摻雜p井。井區112中具有複數個第三摻雜區16。為簡潔及方便起見，圖1A中僅展示兩個第三摻雜區16。 該複數個第三摻雜區16中之每一者包含第一摻雜類型之摻雜物。此外，該複數個第三摻雜區16中之每一者係一重度摻雜p型區。第三摻雜區16包含用於與井區112電連接之一拾取部。第三摻雜區16與第一摻雜區141及第二摻雜區142被隔離結構114電隔離。此外，該複數個第三摻雜區16及井112經組態以與基板122電連接。 在第一井區12放置於第一區120 (陽極區)之中心區處之情況下，不必保留一其他區域來安置第一井區12，且因此半導體裝置1之區域佔用顯著減小。舉例而言，假定第一區120之面積稱為總面積且第一區120除第一井區12之外的面積稱為有效面積。在一實施例中，有效面積比總面積之比率高達大約93.8％。 在某些現有半導體裝置中，類似於第一井區12之一井區並不安置於第一區120之一中心區處。相反，兩個或兩個以上此等井區安置於類似於第一區120之一陽極區外部，即井區18放置之處。此外，類似於第一井區12之井區未經組態以充當陽極。因此，需要一額外區域以用作類似於第一井區12之井區。因此，與半導體裝置1相比，現有半導體裝置之一面積佔用係相對高的。舉例而言，在現有半導體裝置中，一有效面積比一總面積之比率僅係大約64％，此顯著低於半導體裝置1之93.8％。 圖1B係根據本揭露之某些實施例的沿著一線A-A'截取的圖1A中所展示之半導體裝置之一剖面圖。參考圖1B，圖解說明基板122中之第一井區12、第一摻雜區141、第二摻雜區142、第三摻雜區16以及基板122中之一井116、一導電區13及另一導電區17。 井區18具有一深度Y。第一井區12充當半導體裝置1之一陽極，且具有一相關聯拾取部「AN」。另外，第一井區12具有一深度X。此外，經組態以與導電區13電連接之第一井區12與導電區13鄰接。由於導電區13形成於井區18之下，因此第一井區12之深度X長於井區18之深度Y。 另外，第一井區12定義於第一摻雜區141與第二摻雜區142之間。在某些實施例中，第一井區12距第一摻雜區141與第二摻雜區142之距離實質上相等。因此，自第一井區12至第一摻雜區141之距離W2等於自第一井區12至第二摻雜區142之距離W1。因此，第一井區12與第一摻雜區141之間的寄生電阻實質上等於第一井區12與第二摻雜區142之間的寄生電阻，從而達成半導體裝置1之較佳效能。 第一摻雜區141及第二摻雜區142放置於陰極區150中。具體而言，第一摻雜區141充當半導體裝置1之一第一陰極，且具有一相關聯拾取部「CA1」。類似地，第二摻雜區142充當半導體裝置1之一第二陰極，且具有一相關聯拾取部「CA2」。 在某些實施例中，基板122輕微摻雜有第一摻雜類型之一摻雜物，且被設定至一參考接地電壓。在某些實施例中，基板122包含矽鍺、砷化鎵、碳化矽或其他適合半導體材料。在某些實施例中，基板122進一步包含摻雜區，諸如一P井及一N井(未展示)。在某些其他實施例中，基板122進一步包含其他構件，諸如一埋入層或一磊晶層。此外，在某些實施例中，基板122係絕緣體上半導體，諸如絕緣體上矽(SOI)。在其他實施例中，半導體基板122包含一摻雜磊晶層、一梯度半導體層、或進一步包含上覆於一不同類型之另一半導體層之一半導體層，諸如一矽鍺層上之一矽層。在某些其他實例中，一化合物半導體基板包含一多層矽結構或一矽基板可包含一多層化合物半導體結構。在某些實施例中，基板122可包含其他元素半導體，諸如鍺及金剛石。在某些實施例中，基板122包含一化合物半導體，諸如碳化矽、砷化鎵、砷化銦或磷化銦。 在一實施例中，井116係第二摻雜類型之一半導體井且因此形成一n井。井116充當半導體裝置1之一作用區。第一井區12、第一摻雜區141、第二摻雜區142及該複數個井區18形成於井116中。 在一實施例中，導電區13包含第一摻雜類型之摻雜物且因此形成一p型區。此外，導電區13形成為與第一井區12鄰接之一埋入層，且在橫向方向上具有之一長度L1。導電區13經組態以與第一井區12電接觸。以此方式，可經由第一井區12將一電壓施加至導電區13。此外，導電區13實質上延伸於井116中，在第一摻雜區141及第二摻雜區142之下。此外，導電區13與隔離結構118之間的一距離係H1。 導電區17包含第二摻雜類型之摻雜物且因此形成一n型區。此外，導電區17形成於導電區13之下且與導電區13鄰接，且經組態以與導電區13電接觸。導電區17經組態以隔離井116與基板122。此外，導電區17及導電區13判定半導體裝置1之一崩潰電壓，此將闡述詳細。 如先前所論述，在某些實施例中，基板122係一p型基板，導電區17係一n型區，導電區13係一p型區，井116係一n井，第一井區12係一p型井區，第一摻雜區141及第二摻雜區142係n型區，該複數個井區18係一p井區，井區112係一p型區且該複數個第三摻雜區16係一p型區。鑒於上文，在操作中，當一第一電壓位準被施加至第一井區12及該複數個井區18，而低於第一電壓位準之一第二電壓位準經由第一摻雜區141及第二摻雜區142被施加至井116時，出現一正向偏壓狀況且半導體被加正向偏壓。 由於導電區13與導電區17之間的相反摻雜類型，在導電區13與導電區17之間的一界面處存在一空乏區(未展示)。該空乏區係半導體裝置1之崩潰電壓之一因素。類似地，由於導電區17與基板122之間的相反摻雜類型，在導電區17與基板122之間的一界面處存在另一空乏區(未展示)。該另一空乏區亦係半導體裝置1之崩潰電壓之一因素。 當半導體1被加正向偏壓，電流自第一井區12 (陽極)朝向第一摻雜區141 (陰極)及第二摻雜區142 (陰極)流動。由於該複數個井區18與井116之間的相反摻雜類型，井區18及井116產生促成合成電流之電流。以一類似方式，由於第一井區12與井116之間的相反摻雜類型，第一井區12及井116亦產生促成合成電流之電流。此外，由於第一井區12之深度X長於井區18之深度Y，因此流動通過第一井區12之電流大於流動通過井區18中之任一者之電流。在某些實施例中，即使第一井區12未安置於中心區中，若經組態以與導電區13電連接之第一井區12安置於井116中之井區當中，則半導體裝置1之電流亦仍可增大。 在上文提及之現有半導體裝置中，一井區(類似於第一井區12)經組態以與一導電層(類似於導電層13)電連接且不充當一陽極。此外，井區(類似於第一井區12)未安置於係井區(類似於井區18)所安置之處的一井(類似於井116)中。因此，當現有半導體裝置被加正向偏壓時，井區(類似於第一井區12)及井(類似於井116)不產生電流。因此，現有半導體裝置之電流係相對小的。 仍以一類似方式，由於導電區13與井116之間的相反摻雜類型，導電區13及井116產生促成合成電流之電流。 在上文提及之現有半導體裝置中，經組態以與一導電區(類似於導電區13)電連接之一井區(類似於第一井區12)未安置於係井區(類似於井區18)所安置之處的一井(類似於井116)中。因此，當現有半導體裝置被加正向偏壓時，導電區(類似於導電區13)不產生電流。因此，現有半導體裝置之電流係相對小的。 另一方面，在本揭露中，由於經組態以與導電層13電連接之第一井區12安置於井116中，因此井116 (以及第一摻雜區141及第二摻雜區142)進一步經組態以與導電層17電連接。因此，不必另外保留一區域來安置一井區僅為了與導電層17電連接。實際上，半導體裝置1之面積佔用進一步減小。 在上文提及之現有半導體裝置中，由於經組態以與一第一導電區(類似於導電區13)電連接之一井區未安置於係井區(類似於井區)所安置之處的一井(類似於井116)中，且由於第一導電區(類似於導電區13)及一第二導電區(類似於導電區17)需要在不同電壓位準下被加偏壓，需要保留一區域來與第二導電區(類似於導電區17)電連接。因此，現有半導體裝置耗費一相對大的區域。 由於第一井區12、井116及井112當中之摻雜類型，一不期望寄生雙極接面電晶體(BJT) 19被定義。為簡潔及方便起見，圖1B中僅展示寄生BJT 19。寄生BJT 19可意味著至基板122之一洩露路徑，此將對半導體裝置1之效能造成負面影響。BJT 19之洩露電流之一個因素係井116之寬度W。具體而言，不期望洩露電流隨寬度W減小而增大。通常，可導致洩露電流的一井(諸如井116)之寬度係相對寬的，使得洩露電流可被抑制。 在上文提及之現有半導體裝置中，經組態以與一第一導電區(類似於導電區13)電連接之一第一區(類似於第一井區12)係一p井。經組態以與一第二導電區(類似於導電區17)電連接之一第二區係一n井。此外，經組態以與一基板(類似於基板122)電連接之一第三區係一p井。由於第一區、第二區及第三區當中之摻雜類型，一寄生BJT由第一區、第二區及第三區定義。如先前所論述，寄生BJT之洩露電流之一因素係第二區之寬度。然而，當一半導體裝置被加正向偏壓時，經組態以達成電連接之第二區之寬度顯著小於經組態以傳導電流之一井之寬度。因此，由寄生BJT所致的現有半導體裝置之洩露電流係相對大的。 由於第一井區12安置於係井區18所安置之處的井116中，因此當半導體裝置1被加正向偏壓時第一井區12可提供電流。此外，由於導電區13與安置於係井區18所安置之處的井116中之第一井區12電接觸，因此當半導體裝置1被加正向偏壓時導電區13亦可提供電流。此外，由於第一井區12安置於係井區18所安置之處的井116中，因此由寄生BJT 19所致之洩露電流減小。另外，由於第一井區12安置於第一摻雜區141與第二摻雜區142之間，因此不必為否則該經組態以與導電區13電連接之一井區或否則該經組態以與導電區17電連接之一井區保留任何區域。實際上，半導體裝置1耗費一相對小的區域。 圖2係根據本揭露之某些實施例之一半導體裝置2之一圖式。參考圖2，半導體裝置2類似於參考圖1B所闡述及圖解說明之半導體裝置1，惟(舉例而言)半導體裝置2以一導電區23替換導電區13除外。此外，導電區23類似於參考圖1B所闡述及圖解說明之導電區13，惟(舉例而言)導電區23具有短於導電區13之長度L1之一長度L2除外。導電區23放置於由隔離結構118定義之井區18之下。此外，導電區23在不越出隔離結構118之情形下跨越井區18延伸。因此，隔離結構118與導電區17之間的距離係H2，長於半導體裝置1中之H1。 隔離結構118與導電區17之間的距離亦係判定自第一井區12 (陽極)至第一摻雜區141及142 (陰極)之電流之一因素。具體而言，電流隨隔離結構118與導電區17之間的距離增大而增大。由於半導體裝置2中的討論中之距離H2長於半導體裝置1中之H1，因此當半導體裝置1及2被加正向偏壓時，半導體裝置2比半導體裝置1產生更多電流。 與圖1B之實施例中所提供之原因類似，由於第一井區12安置於係井區18所安置之處的井116中，因此當半導體裝置1被加正向偏壓時第一井區12可產生電流。此外，由於第一井區12安置於係井區18所安置之處的井116中，因此當半導體裝置1被加正向偏壓時，導電區23亦可產生電流。此外，由於第一井區12安置於係井區18所安置之處的井116中，因此由寄生BJT 19所致之洩露電流減小。另外，由於第一井區12安置於第一摻雜區141與第二摻雜區142之間，因此不必為否則該經組態以與導電區23電連接之一井區或否則該經組態以與導電區17電連接之一井區保留任何區域。實際上，半導體裝置2耗費一相對小的區域。 圖3A至圖3F係展示製造根據本揭露之某些實施例之一半導體裝置之一方法之圖式。參考圖3A，提供一基板122。在某些實施例中，基板122包含一p型摻雜物。 參考圖3B，藉由(舉例而言)一佈植製程在基板122中定義一導電區17以佈植一n型摻雜物。 參考圖3C，藉由(舉例而言)按順序執行之一沉積製程、一蝕刻製程、一拉回製程、一退火製程及一化學機械平坦化製程在基板122中形成隔離結構110、114及118。在一實施例中，隔離結構110、114及118包含一STI結構。此外，隔離結構118由隔離結構114實質上環繞，隔離結構114繼而由隔離結構110實質上環繞。 參考圖3D，藉由(舉例而言)一離子佈植製程後續接著一驅入製程在基板122中形成一導電區23。特定而言，良好地控制佈植深度使得導電區23形成於導電區17上方且與導電區17鄰接。此外，在本發明實施例中，導電區23在不越出隔離結構118之情況下放置於由隔離結構118定義之一區域之下。然而，在某些實施例中，導電區23在不越出隔離結構114之情況下放置於由隔離結構114定義之一區域之下。 參考圖3E，藉由(舉例而言)一離子佈植製程後續接著一驅入製程在基板122中定義一井116。特定而言，良好地控制佈植深度使得井116含有導電區23且實質上形成於導電區17上方。在某些實施例中，井116充當一高電壓n井(HVNW)。 參考圖3F，藉由(舉例而言)一離子佈植製程後續接著一驅入製程在井116中形成一第一井區12。特定而言，良好地控制佈植深度使得第一井區12與導電區23鄰接。 此外，藉由(舉例而言)一離子佈植製程後續接著一驅入製程在井116中形成複數個井區18。 另外，藉由(舉例而言)一離子佈植製程後續接著一驅入製程在基板122中形成複數個井區112。井區112被定義於隔離結構114與110之間。 此外，藉由(舉例而言)一離子佈植製程在井116中形成一第一摻雜區141及一第二摻雜區142。 另外，藉由(舉例而言)一離子佈植製程在井區112中形成複數個第三摻雜區16。 圖4係圖解說明形成根據某些實施例之一半導體裝置之一方法400之一流程圖。參考圖4，在操作402中，提供一基板。該基板類似於參考圖2所闡述及圖解說明之基板122。 在操作404中，在基板中形成一第一導電區。該第一導電區類似於參考圖2所闡述及圖解說明之導電層17。 在操作406中，在基板中形成一第一隔離結構、一第二隔離結構及一第三隔離結構。該第一隔離結構、該第二隔離結構及該第三隔離結構分別類似於參考圖3所闡述及圖解說明之隔離結構118、114及110。 在操作408中，在基板中之第一導電區上方形成一第二導電區。此外，第二導電區與第一導電區鄰接且在不越出第一隔離結構之情況下延伸於由第一隔離結構定義之一區域之下。第二導電區類似於參考圖3所闡述及圖解說明之導電區23。 在操作410中，在基板中形成一井。該井提供由第二隔離結構定義之一作用區。此外，該井含有第二導電區且實質上放置於第一導電區上方。該井類似於參考圖3所闡述及圖解說明之井116。 在操作412中，在該井中形成一第一井區。此外，第一井區與第二導電區鄰接且實質上放置於第一隔離結構與第二隔離結構之間的井之一中心區處。第一井區類似於參考圖3所闡述及圖解說明之第一井區12。 在操作414中，在由第一隔離結構定義之井中形成第二井區。第二井區可關於第一井區對稱地配置且經組態以與第一井區定義一陽極區。第二井區類似於參考圖3所闡述及圖解說明之井區18。 在操作416中，在井中之第一隔離結構與第二隔離結構之間形成一第一摻雜區及一第二摻雜區。此外，第一摻雜區及第二摻雜區經組態以定義一陰極區。第一摻雜區及第二摻雜區分別類似於參考圖3所闡述及圖解說明第一摻雜區141及第二摻雜區142。 操作412、414及416在相繼次序上係可互換的。另一選擇係，可同時執行操作412、414及416。 某些實施例具有以下特徵及/或優勢之一者或一組合。在某些實施例中，提供一半導體裝置。該半導體裝置包括：一第一井區，其經組態為該半導體裝置之一陽極；一第一摻雜區，其經組態為該半導體裝置之一陰極；一第二摻雜區，其經組態為該半導體裝置之另一陰極；及一導電區。該第一井區放置於該第一摻雜區與該第二摻雜區之間且經組態以與該導電區電連接。 在某些實施例中，提供一半導體裝置。該半導體裝置包括：一第一井區，其經組態為該半導體裝置之一陽極；一第一摻雜區，其經組態為該半導體裝置之一陰極；及一導電區，其放置於該第一井區之下且與該第一井區鄰接且經組態以在該半導體裝置被加正向偏壓時產生一電流。 在某些實施例中，提供用於製作一半導體裝置之一方法。該方法包括：提供一基板；在該基板中形成一導電區；在該基板中形成一井；在該井中形成一第一井區以充當該半導體裝置之一陽極，該第一井區經組態以與該導電區電連接；並形成一第一摻雜區及一第二摻雜區以充當該半導體裝置之陰極。該第一井區放置於該第一摻雜區與該第二摻雜區之間。 前述內容概述數項實施例之特徵，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構之一基礎以實現相同目的及/或達成本文中所引入之實施例之相同優勢。熟習此項技術者亦應意識到，此等等效構造並不脫離本揭露之精神及範疇，且應意識到其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
1‧‧‧半導體裝置/半導體
2‧‧‧半導體裝置
12‧‧‧第一井區
13‧‧‧導電區
16‧‧‧第三摻雜區
17‧‧‧導電區
18‧‧‧井區
19‧‧‧寄生雙極接面電晶體/雙極接面電晶體
23‧‧‧導電區
110‧‧‧隔離結構
112‧‧‧井區/井
114‧‧‧隔離結構
115‧‧‧第二區
116‧‧‧井
118‧‧‧隔離結構
120‧‧‧第一區
122‧‧‧基板/半導體基板
141‧‧‧第一摻雜區/摻雜區
142‧‧‧第二摻雜區/摻雜區
A’-A‧‧‧線
AN‧‧‧拾取部
CA1‧‧‧拾取部/相關聯拾取部
CA2‧‧‧拾取部/相關聯拾取部
H1‧‧‧距離
H2‧‧‧距離
L1‧‧‧長度
L2‧‧‧長度
W‧‧‧寬度
W1‧‧‧距離
W2‧‧‧距離
X‧‧‧深度
Y‧‧‧深度
當搭配附圖閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件並非按比例繪製。實際上，為論述之清晰起見，可任意地增大或減小各種構件之尺寸。 圖1A係根據本揭露之某些實施例之一半導體裝置之一佈局俯視圖。 圖1B係根據本揭露之某些實施例的沿著一線A-A'截取的圖1A中所展示之半導體裝置之一剖面圖。 圖2係根據本揭露之某些實施例之一半導體裝置之一圖式。 圖3A至圖3F係展示製造根據本揭露之某些實施例之一半導體裝置之一方法之圖式。 圖4係圖解說明形成根據本揭露之某些實施例之一半導體裝置之一方法之一流程圖。
1‧‧‧半導體裝置/半導體
12‧‧‧第一井區
13‧‧‧導電區
16‧‧‧第三摻雜區
17‧‧‧導電區
18‧‧‧井區
19‧‧‧寄生雙極接面電晶體/雙極接面電晶體
110‧‧‧隔離結構
112‧‧‧井區/井
114‧‧‧隔離結構
115‧‧‧第二區
116‧‧‧井
118‧‧‧隔離結構
120‧‧‧第一區
122‧‧‧基板/半導體基板
141‧‧‧第一摻雜區/摻雜區
142‧‧‧第二摻雜區/摻雜區
AN‧‧‧拾取部
CA1‧‧‧拾取部/相關聯拾取部
CA2‧‧‧拾取部/相關聯拾取部
H1‧‧‧距離
L1‧‧‧長度
W‧‧‧寬度
W1‧‧‧距離
W2‧‧‧距離
X‧‧‧深度
Y‧‧‧深度

Claims (1)

  1. 一種半導體裝置，其包括： 一第一井區，其經組態為該半導體裝置之一陽極； 一第一摻雜區，其經組態為該半導體裝置之一陰極； 一第二摻雜區，其經組態為該半導體裝置之另一陰極；及 一導電區， 其中該第一井區放置於該第一摻雜區與該第二摻雜區之間，且該第一井區經組態以與該導電區電連接。
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