[go: up one dir, main page]

TW201712762A - 具有鰭式場效電晶體的半導體元件 - Google Patents

具有鰭式場效電晶體的半導體元件 Download PDF

Info

Publication number
TW201712762A
TW201712762A TW105128819A TW105128819A TW201712762A TW 201712762 A TW201712762 A TW 201712762A TW 105128819 A TW105128819 A TW 105128819A TW 105128819 A TW105128819 A TW 105128819A TW 201712762 A TW201712762 A TW 201712762A
Authority
TW
Taiwan
Prior art keywords
layer
protective layer
channel
fin
protective
Prior art date
Application number
TW105128819A
Other languages
English (en)
Inventor
羅鴻
許加融
蔡騰群
徐梓翔
楊豐誠
陳盈和
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201712762A publication Critical patent/TW201712762A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體元件包括用於鰭式場效電晶體(FET)之鰭式結構。鰭式結構包括自基板突出之基層、設置在基層上之中間層及設置在中間層上之上層。鰭式結構進一步包括第一保護層，及由與第一保護層不同的材料構成之第二保護層。中間層包括設置在基層上之第一半導體層，第一保護層至少覆蓋第一半導體層之側壁且第二保護層至少覆蓋第一保護層之側壁。

Description

具有鰭式場效電晶體的半導體元件 及其製作方法
本揭露係關於半導體積體電路。
隨著半導體工業已進展為追求更高元件密度、更高效能及更低成本之奈米技術製程節點，來自製造與設計問題兩者之挑戰已導致三維設計之發展，諸如鰭式場效電晶體(Fin FET)。鰭式FET元件通常包括半導體鰭，其具有高縱橫比且其中形成半導體電晶體元件之通道及源極/汲極區域。利用通道及源極/汲極區域之增加的表面積之優點在鰭式元件之側面上及沿著側面(例如，環繞)形成閘極以產生更快、更可靠且控制更佳的半導體電晶體元件。另外，利用選擇性生長矽鍺(SiGe)之鰭式FET之源極/汲極(source/drain；S/D)部分中之應變材料可用於增強載流子遷移率。舉例而言，施加至PMOS元件之通道之壓縮應力有利地增強通道中之電洞遷移率。類似地，施加至NMOS元件之通道之張應力有利地增強通道中之電子遷移率。
然而，在互補金屬-氧化物-半導體(complementary-metal-oxide-semiconductor；CMOS)製造中實施此等特徵及製程存在挑戰。
本揭露之一個實施例中，半導體元件包括用於鰭式場效電晶體(FET)之鰭式結構。鰭式結構包括自基板突出之基層、設置在基層上之中間層及設置在中間層上之上層。鰭式結構進一步包括第一保護層，及由與第一保護層不同的材料構成之第二保護層。中間層包括設置在基層上之第一半導體層，第一保護層至少覆蓋第一半導體層之側壁且第二保護層至少覆蓋第一保護層之側壁。
10‧‧‧基板
10A‧‧‧基板
100‧‧‧鰭式FET
100A‧‧‧鰭式FET
110‧‧‧鰭式結構
110A‧‧‧鰭式結構
111‧‧‧基層
112‧‧‧半導體層
112A‧‧‧基層
113‧‧‧半導體層/矽上層/應變層
113A‧‧‧半導體層
114‧‧‧中間層
115‧‧‧通道層/矽鍺層
115A‧‧‧通道層
120‧‧‧閘電極
121‧‧‧閘極介電層
122‧‧‧功函數調節層
130‧‧‧隔離絕緣層
140‧‧‧保護層
140A‧‧‧保護層
150‧‧‧保護層
150A‧‧‧保護層
200‧‧‧鰭式FET
200A‧‧‧鰭式FET
210‧‧‧鰭式結構
210A‧‧‧鰭式結構
211‧‧‧基層
212‧‧‧應變層
212A‧‧‧基層
213‧‧‧通道層/矽上層/應變層
213A‧‧‧通道層
214‧‧‧矽鍺氧化物層
220‧‧‧閘電極
222‧‧‧功函數調節層
300‧‧‧基層
310‧‧‧中間半導體層/矽鍺中間層
310A‧‧‧基層/矽鍺基層
320‧‧‧上部半導體層/矽上層
320A‧‧‧上部半導體層
330‧‧‧襯墊氧化物層
340‧‧‧氮化矽遮罩層
345‧‧‧硬遮罩圖案
345A‧‧‧硬遮罩圖案
346‧‧‧硬遮罩圖案
346A‧‧‧硬遮罩圖案
350‧‧‧保護硬遮罩層
360‧‧‧犧牲層
Da2‧‧‧深度
Do2‧‧‧深度
dT1‧‧‧間隔/距離
dT2‧‧‧間隔
dTA‧‧‧間隔
dTB‧‧‧間隔
L1‧‧‧長度
L1a‧‧‧長度
L2‧‧‧間隔
L2a‧‧‧間隔
L3‧‧‧長度
L3a‧‧‧長度
T1‧‧‧厚度
T11‧‧‧厚度
T11A‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T5‧‧‧厚度
W1‧‧‧寬度
W1a‧‧‧寬度
W2‧‧‧寬度
W2a‧‧‧寬度
W3‧‧‧寬度
W3a‧‧‧寬度
Wa‧‧‧寬度
Wa1‧‧‧寬度
Wa3‧‧‧寬度
Wa4‧‧‧寬度
Wb‧‧‧寬度
Wb1‧‧‧寬度
Wha‧‧‧寬度
Whb‧‧‧寬度
Wo3‧‧‧寬度
Wo4‧‧‧寬度
Woa‧‧‧寬度
Wob‧‧‧寬度
本揭露係在結合隨附圖式解讀時自以下詳細描述來理解。應強調，根據工業中之標準實務，各種特徵未按比例繪製且僅用於說明目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖為根據本揭露之一實施例之鰭式FET元件之示例性截面圖。
第2圖至第14圖顯示用於製造根據本揭露之一實施例之鰭式FET元件的示例性製程。
第15圖為根據本揭露之另一實施例之鰭式FET元件之示例性截面圖。
第16圖至第27圖顯示用於製造根據本揭露之另一實施例之鰭式FET元件的示例性製程。
應理解，以下揭露內容提供許多不同的實施例或實例用於實施本揭露之不同特徵。下文描述組件及佈置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一及第二特徵的實施例，且亦可包括可在第一與第二特徵之間插入形成額外特征以使得第一與第二特徵可不直接接觸的實施例。可出於簡單及清楚之目的以不同比例任意繪製各種特徵。
此外，為便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述圖式中所說明之一個部件或特徵與另一部件(或多個部件)或特徵(或多個特徵)之關係。除了圖式中所描繪之定向外，空間相對性術語意欲包含在使用或操作中之元件之不同定向。設備可以其他方式定向(旋轉90度或其他定向)且因此可同樣地解釋本文所使用之空間相對性描述詞。另外，術語「由……構成」可意謂「包含」或「由……組成」。
第1圖顯示根據本揭露之一實施例之鰭式FET元件之示例性截面圖。鰭式FET元件包括n通道鰭式FET 200及p通道鰭式FET 100。儘管n通道鰭式FET 200及p通道鰭式FET 100在圖式中單獨地說明，但n通道鰭式FET 200及p通道鰭式 FET 100設置在同一半導體元件中，且一些層連續地形成於p通道鰭式FET區域及n通道鰭式FET區域中。
p通道鰭式FET 100之第一鰭式結構110包括自基板10突出之第一基層111、設置在第一基層111上之第一中間層114及設置在第一中間層114上之第一通道層115(p通道層)。在此實施例中，基板10為矽基板。或者，基板10可包含化合物半導體，包括IV-IV化合物半導體(諸如SiC及SiGe)、另一元素半導體(諸如鍺)；III-V化合物半導體，諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一個實施例中，基板10為SOI(絕緣體上矽)基板之矽層。亦可使用非晶基板(諸如非晶矽或非晶SiC)或絕緣體(諸如二氧化矽)作為基板10。基板10可包括各種已經適當地摻雜(例如，p型或n型導電)之區域。
第一基層111可由與基板10相同的材料構成且可自基板10連續地延伸。第一中間層114包括設置在第一基層111上之第一半導體層112，及設置在第一半導體層112上之第二半導體層113，第二半導體層113為第一應力層。在一些實施例中，第一半導體層112包括鍺或鍺化合物(諸如摻雜或未摻雜之矽鍺)，且第二半導體層113為矽層或矽化合物層。在一些實施例中，第二半導體層113之寬度W2在約10nm至約20nm範圍內。在一些實施例中，第一通道層115由鍺或鍺化合物(諸如摻雜或未摻雜之矽鍺)構成。由於矽應變層113及第一通道層115之異質結構，壓縮應力經施加至p通道鰭式FET之通 道。在一些實施例中，第一半導體層112之厚度T1在約20nm至約50nm範圍內。在一些實施例中，通道層115之平均寬度大於第一應變層113之平均寬度。在第一應變層113與通道層115之間的界面處，通道層115之寬度大於第一應變層113之寬度。在一些實施例中，通道層115之平均寬度等於或小於第一應變層113之平均寬度。
n通道鰭式FET 200之第二鰭式結構210包括自基板10突出之第二基層211、設置在第二基層211上之第二應變層212及設置在第二應變層212上之第二通道層213(n通道層)。第二基層211可由與基板10相同的材料構成且可自基板10連續地延伸。在一些實施例中，第二應變層212由鍺或鍺化合物(諸如摻雜或未摻雜之矽鍺)構成，且第二通道層213由矽構成。在一些實施例中，通道層213之寬度W3在約10nm至約15nm範圍內。由於第二應變層212及矽通道層213之異質結構，張應力經施加至n通道鰭式FET之通道。在一些實施例中，第二應變層212之厚度T2在約20nm至約50nm範圍內。
在本揭露之n通道鰭式FET 200中，第二應變層212進一步包括設置在第二應變層212之側壁上之矽鍺氧化物層214。矽鍺氧化物層214誘發至第二通道層213之額外張應力。在一些實施例中，矽鍺氧化物層214之厚度T3在約5nm至約10nm範圍內。由於氧在矽鍺層之中心處擴散更快，且因此矽鍺層之中心更快地氧化，因此矽鍺氧化物層214變成如第1圖中所示之「眼」形。
如第1圖中所示，p通道鰭式FET 100進一步包括第一保護層140A及第二保護層150A。用於p通道鰭式FET之第一保護層140A覆蓋第一基層111之側壁及第一半導體層112之側壁，但僅覆蓋應變層113之側壁之一部分。第二保護層150A覆蓋第一保護層140A之側壁。因此，第一保護層140A及第二保護層150A與第一通道層115A隔開。
在一些實施例中，第一保護層140A覆蓋應變層113之側壁之部分的距離(長度L1)在約5nm至約20nm範圍內以有效地保護第一半導體層112。在某些實施例中，此距離為約15nm至18nm。在一些實施例中，第一保護層140A與第一通道層115之間的距離(間隔L2)在約15nm至約30nm範圍內。
類似地，n通道鰭式FET 200包括第一保護層140A及第二保護層150A。在一些實施例中，n通道鰭式FET 200之第一保護層140A及第二保護層150A僅覆蓋應變層213之底部約5nm至約20nm範圍內的距離(長度L3)。第二保護層150A覆蓋第一保護層140A之側壁。在此實施例中，用於n通道鰭式FET 200及p通道鰭式FET 100之第一保護層140A同時藉由同一薄膜形成操作形成。然而，第一保護層可對於n通道鰭式FET 200及p通道鰭式FET 100中之每一者單獨地形成。類似地，第二保護層150A可對於n通道鰭式FET 200及p通道鰭式FET 100中之每一者單獨地形成。
在此實施例中，p通道鰭式FET 100之第一保護層140A之高度實質上等於n通道鰭式FET 200之第一保護層140A之高度。此處，「實質上等於」係指差異小於2nm至3nm。 當鰭式結構之深度不均一時，距基板之高度可自對應於鰭式結構之平均深度之平面量測。
在本揭露中，橫截面中之鰭式結構之形狀為漸尖型形狀(例如，梯形)。然而，形狀不限於梯形。在一些實施例中，橫截面中之鰭式結構之形狀為倒置的梯形、矩形、臺面(mesa)或其混合物。鰭式結構之一部分(例如，基層、中間層、應變層及/或通道層)可為漸尖型及/或矩形。此外，鰭式結構之轉角(例如通道層之轉角)可為圓形的。
鰭式結構之各層經摻雜有適當的雜質。對於p通道鰭式FET 100，通道層115摻雜有硼(B)或BF2，且對於n通道鰭式FET 200，通道層213摻雜有砷及/或磷。
p通道鰭式FET 100之第一鰭式結構110及n通道鰭式FET 200之第二鰭式結構210藉由隔離絕緣層130分別彼此且與鄰近元件電隔離。此隔離稱作STI(淺溝槽隔離)。在一些實施例中，隔離絕緣層130包括一或多個藉由例如可流動化學氣相沉積(chemical vapor deposition；CVD)形成之絕緣材料層(諸如二氧化矽)。
p通道鰭式FET 100進一步包括閘極介電層121及第一閘電極120，其設置在第一通道層115上。在一些實施例中，由閘電極120覆蓋之第一通道層115之寬度W1可在約10nm至約20nm範圍內。n通道鰭式FET 200亦包括閘極介電層121及第二閘電極220，其設置在第二通道層213上。在一些實施例中，由閘電極220覆蓋之第二通道(n通道)層213之寬度 W3在約10nm至約15nm範圍內。在一些實施例中，用於p通道FET及n通道FET之閘極介電層之材料不同。
閘極介電層121可包括一或多個介電材料層，諸如二氧化矽、氮化矽或高k介電材料、其他適宜的介電材料及/或其組合。高k介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜的高k介電材料及/或其組合。
閘電極120及220可包括一或多個適宜的導電材料層，諸如聚矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜的材料及/或其組合。閘極結構可使用閘極後制或更換閘極方法形成。
在本揭露之某些實施例中，功函數調節層122及222插入在閘極介電層121與閘電極120、220之間。功函數調節層係由導電材料構成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層，或兩種或更多種此等材料之多層。對於n通道鰭式FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中之一或多者用作功函數調節層，且對於p通道鰭式FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中之一或多者用作功函數調節層。
第2圖至第14圖顯示根據一個實施例之製造鰭式FET元件之示例性連續製程之截面圖。應理解，在方法之其他 實施例中，可在第2圖至第14圖顯示之製程之前、在其期間及在其之後提供額外操作，且可替代或消除下文描述之操作中之一些。操作/製程之次序可為可互換的。
如第2圖中所示，提供基層300、中間半導體層310與上部半導體層320之堆疊層。在一個實施例中，基層300為矽，中間半導體層310為矽鍺層且上部半導體層320為矽。矽基層300為矽基板或SOI(絕緣體上矽)基板之矽層。矽鍺中間層310為磊晶生長層且表示為SixGe(1-x)，其中x在約0.1至約0.9範圍內。在一些實施例中，矽鍺中間層310之厚度在約20nm至約50nm範圍內。在一些實施例中，矽上層320為磊晶生長層且具有在約60nm至約100nm範圍內之厚度。在某些實施例中，矽上層320之厚度在約75nm至約95nm範圍內。
如第2圖中所示，在上部半導體層320上進一步形成遮罩層。在一些實施例中，遮罩層包括例如襯墊氧化物(例如，二氧化矽)層330及氮化矽遮罩層340。在一些實施例中，襯墊氧化物層330之厚度在約2nm至約15nm範圍內，且氮化矽遮罩層340之厚度在約10nm至約50nm範圍內。
藉由使用圖案化製程，形成第二鰭式結構210之襯墊氧化物層330及氮化矽遮罩層340之硬遮罩圖案345，如第3圖中所示。形成第一鰭式結構110之襯墊氧化物層330及氮化矽遮罩層340之硬遮罩圖案346。在一些實施例中，硬遮罩圖案345之寬度(長度Whb)在約6nm至約18nm範圍內。在某些實施例中，硬遮罩圖案345之寬度Whb在約8nm至約10nm範圍內。在一些實施例中，硬遮罩圖案346之寬度(長度Wha) 在約6nm至約18nm範圍內。在某些實施例中，硬遮罩圖案346之寬度Wha在約8nm至約10nm範圍內。
如第3圖中所示，藉由使用硬遮罩圖案345及346作為蝕刻遮罩，矽基層300、矽鍺中間層310及矽上層320藉由使用乾式蝕刻法及/或濕式蝕刻法進行溝槽蝕刻經圖案化為鰭式結構110、210。
如第4圖中所示，用於n通道鰭式結構之第二應變層212之側壁經氧化以形成矽鍺氧化物層214。為選擇性氧化第二鰭式結構210之第二應變層212，用於p通道鰭式FET之第一鰭式結構110由氮化矽層(未顯示)覆蓋。隨後，選擇性氧化第二應變層212。儘管亦二氧化矽基層211及矽上層213，但由於矽鍺(特定而言鍺)比矽氧化地更快，因此可選擇性形成矽鍺氧化物層214。在一些實施例中，可藉由在含有氧氣(O2)、O2及氫氣(H2)或蒸汽(H2O)之氛圍中、在約300℃至約1000℃範圍內之溫度下退火或加熱來使第二應變層212氧化。在選擇性氧化第二應變層212之後，例如藉由乾式蝕刻或濕式蝕刻移除覆蓋p通道鰭式結構之氮化矽層。由於氧在矽鍺層之中心處擴散更快，且因此矽鍺層之中心更快地氧化，因此矽鍺氧化物層214變成如第4圖中所示之「眼」形。
如第5圖中所示，形成第一保護層140以分別覆蓋第一鰭式結構110及第二鰭式結構210。第一保護層140可包括一或多個介電材料層，其防止下層氧化。在本實施例中，氮化矽(SiN)用作第一保護層140。SiON、SiCN、SiOCN或SiC亦可用作第一保護層140。氮化矽層可藉由物理氣相沉積 (physical vapor deposition；PVD)(濺射)、化學氣相沉積(chemical vapor deposition；CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)、低壓CVD(low-pressure CVD；LPCVD)、高密度電漿CVD(high density plasma CVD；HDPCVD)、原子層沉積(atomic layer deposition；ALD)及/或其他製程來沉積。在一些實施例中，在LPCVD或電漿CVD製程中，使用矽源(諸如Si2H6、SiH4及/或Si2Cl6)及氮源(諸如NH3及/或N2)，且在約室溫至約1000℃範圍內之溫度下在約0.01Torr至10Torr(約1.33Pa至約1333Pa)範圍內之低壓下形成氮化矽薄膜。T在一些實施例中，第一保護層140之厚度在約2nm至約6nm範圍內。
第一保護層140保護第一半導體層112及第二應變層212免受後續製程(例如STI形成)損傷。只要第一半導體層112及第二應變層212之側壁完全由第一保護層140覆蓋，第一保護層140不一定覆蓋矽基層111、211及矽上層113、213之整個側壁。換言之，第一保護層140可部分覆蓋矽基層111、211及矽上層113、213之側壁。
隨後，如第6圖中所示，形成第二保護層150以覆蓋第一保護層140。第二保護層150可包括一或多個介電材料層，其防止下層受到損傷。在本實施例中，二氧化矽(SiO2)用作第二保護層150。磷矽玻璃(PSG)、SiON、SiCN、SiOCN或SiC亦可用作第二保護層150。第二保護層150可藉由原子層 沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)及/或其他製程來沉積。在一些實施例中，第二保護層150之厚度在約2nm至約6nm範圍內。
在形成第6圖中所示之鰭式結構之後，形成犧牲層360以使得鰭式結構經嵌入在犧牲層360中，如第7圖中所示。鰭式結構110及210可完全或部分地嵌入在犧牲層360中。在此實施例中，犧牲層360為底部抗反射塗(bottom anti-reflection coating；BARC)層。BARC層可包括基於聚合物之材料。BARC層可藉由旋塗形成。可用其他有機材料(諸如光阻劑)或金屬材料層(諸如包括TiN、TaN、TiO2或TaO2)替代BARC層。
隨後，如第8圖中所示，藉由例如反蝕刻製程降低犧牲層360之厚度以便使鰭式結構之一部分曝露。舉例而言，在某些實施例中，BARC層之反蝕刻製程係藉由乾式蝕刻法使用氣體(諸如氧氣、氮氣及其他氣體)之電漿執行。在某些實施例中，蝕刻時間為約50秒至約90秒。藉由調節蝕刻時間，可獲得剩餘犧牲層360之所要厚度。剩餘犧牲層360之厚度(T11)為自基板10之最上表面量測之在剩餘犧牲層360之高度之間的距離。在本揭露中，在一些實施例中，在剩餘犧牲層360之高度與第一半導體層112之高度之間的距離(間隔dT1)在約5nm至約20nm範圍內。在某些實施例中，距離dT1為約15nm至18nm。在一些實施例中，在剩餘犧牲層360之高度 與第二應變層212之高度之間的距離(間隔dT2)在約5nm至約20nm範圍內。
替代反蝕刻BARC層，可能藉由調節例如旋塗條件來直接形成BARC層之具有厚度T11之薄犧牲層。
隨後，如第9圖中所示，藉由蝕刻製程(例如，乾式/濕式蝕刻)移除第二保護層150之上部。第二保護層150A為第二保護層150在蝕刻製程之後的剩餘部分。隨後，如第10圖中所示，當犧牲層360由BARC層構成時，藉由例如灰化製程移除剩餘犧牲層360。
隨後，如第11圖中所示，藉由濕式蝕刻製程諸如使用磷酸(H3PO4)移除第一保護層140之上部。如第10圖中所示，在第二保護層150A覆蓋第一保護層140之一部分的情況下，可使用濕式蝕刻製程完全地蝕刻第一保護層140，其係歸因於在使用磷酸之濕式蝕刻製程中之第一保護層140(例如，氮化矽)與第二保護層150A(例如，二氧化矽)之間的高選擇性。第一保護層140A為第一保護層140在濕式蝕刻製程之後的剩餘部分。在一些實施例中，與使用乾式蝕刻製程之情形相比，藉由使用濕式蝕刻製程在矽上層113、213上之第一保護層140之殘留物較少。在一些實施例中，與使用乾式蝕刻製程相比，未由第一保護層140A及第二保護層150A覆蓋之矽上層113、213之表面粗糙度藉由使用濕式蝕刻製程得以改良。
在一些實施例中，與使用乾式蝕刻製程相比，藉由使用濕式蝕刻製程以移除第一保護層140之上部達成在襯墊氧化物層330與第一保護層140之間的高選擇性。因此，可藉 由使用濕式蝕刻製程防止在移除第一保護層140之上部之後對襯墊氧化物層330之損傷。舉例而言，當使用乾式蝕刻製程時，可能歸因於乾式蝕刻製程之低選擇性而發生襯墊氧化物層330中之底切，其減小襯墊氧化物層330之寬度(Wb或Wa)，從而導致氮化矽遮罩層340崩裂或剝落。相反，藉由使用濕式蝕刻，可防止此等底切，從而防止氮化矽遮罩層340崩裂或剝落。
在一些實施例中，如第11圖中所示之硬遮罩圖案345之襯墊氧化物層330之寬度(Wb)及如第3圖中所示之寬度(Whb)實質上彼此相等。如第11圖中所示之硬遮罩圖案346之襯墊氧化物層330之寬度(Wa)與如第3圖中所示之寬度(Wha)可實質上彼此相等。在一些實施例中，襯墊氧化物層330之寬度(Wb)在約6nm至約18nm範圍內。在某些實施例中，襯墊氧化物層330之寬度在約8nm至約10nm範圍內。在一些實施例中，襯墊氧化物層330之寬度(Wa)在約6nm至約18nm範圍內。在某些實施例中，襯墊氧化物層330之寬度在約8nm至約10nm範圍內。
在一些實施例中，第一鰭式結構110之第一保護層140A之高度與第一鰭式結構110之第二保護層150A之高度實質上彼此相等。在一些實施例中，第二鰭式結構210之第一保護層140A之高度與第二鰭式結構210之第二保護層150A之高度實質上彼此相等。在去除第一保護層140之部分及第二保護層150之部分之後，第一鰭式結構110之第一保護層140A之高度與第二鰭式結構210之第一保護層140A之高度實質上彼此相等。在一些實施例中，若存在，則第一鰭式結構110與第 二鰭式結構210之第一保護層140A之高度之差異在約0nm至約3nm之範圍內。
隨後，如第12圖中所示，形成隔離絕緣層130且移除硬遮罩圖案345。用於p通道區域及n通道區域之隔離絕緣層130實質上在n通道鰭式FET與p通道鰭式FET之間相同，且同時形成。隔離絕緣層130係由例如一或多個藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成之絕緣材料(諸如二氧化矽)層構成。在可流動CVD中，沉積可流動介電材料而非二氧化矽。正如其名稱所暗示，可流動介電材料在沉積期間可「流動」而以高縱橫比填充縫隙或間隔。通常，各種化學物質經添加至含矽前驅物以允許沉積薄膜流動。在一些實施例中，添加氫化氮鍵。可流動介電前驅物(尤其是可流動二氧化矽前驅物)之實例包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、三二氧化矽烷(HSQ)、MSQ/HSQ、全氫化矽氮烷(TCPS)、全氫化聚矽氮烷(PSZ)、正矽酸乙酯(TEOS)或矽烷基胺類(諸如三矽烷胺(TSA))。此等可流動二氧化矽材料在多操作製程中形成。在沉積可流動薄膜之後，其經固化且隨後退火以移除非所要的元素來形成二氧化矽。當移除非所要元素時，可流動薄膜緻密化且收縮。在一些實施例中，進行多個退火製程。可流動薄膜經固化及退火多於一次。可流動薄膜可摻雜有硼及/或磷。在一些實施例中，隔離絕緣層130係藉由一或多個SOG、SiO、SiON、SiOCN及/或摻雜氟矽酸鹽玻璃(fluoride-doped silicate glass；FSG)形成。在形成隔離絕緣層130之後，執行熱製程(例如退火製程)以改良隔離絕緣層 之品質。由於第一半導體層112及第二應變層212之側壁分別由第一鰭式結構110及第二鰭式結構210之第一保護層140A覆蓋，因此第一半導體層112及第二應變層212在用於形成隔離絕緣層130之熱製程期間未經氧化。
隨後，在n通道鰭式FET區域中在隔離絕緣層130上形成保護硬遮罩層350，如第13圖中所示。保護硬遮罩層350可包括氮化矽雙層(在一些實施例中，在約10nm至約50nm範圍內)，且二氧化矽(在一些實施例中，在約5nm至50nm範圍內)在n通道鰭式FET區域中在隔離絕緣層130上形成。保護硬遮罩層350保護n通道鰭式FET免受在p通道鰭式FET上執行之後續製程之損傷。
藉由使用圖案化製程，藉由部分地移除隔離絕緣層130及第一矽層113形成開口117。在一些實施例中，開口117之頂部之寬度Wo3在約10nm至約15nm範圍內，開口117之底部之寬度Wo4在約10nm至約25nm範圍內，且開口117之深度Do2在約60nm至約100nm範圍內。在一個實施例中，開口117之底部之寬度Wo4大於開口117之頂部之寬度Wo3。然而，開口117之底部之寬度可等於或小於開口117之頂部之寬度。開口117之橫截面形狀可為梯形、倒置的梯形、矩形或桶形。在開口之底部，應變層113之蝕刻表面曝露。
隨後，在矽層113之曝露表面上磊晶生長矽鍺層115以便填充開口117。隨後，藉由例如CMP方法移除不必要的矽鍺層及保護硬遮罩層350，如第14圖中所示。
在形成如第14圖中所示之鰭式結構110、210之後，形成如第1圖中所示之閘極結構且可執行與閘極結構相關聯之一或多個後續操作。
第15圖為根據本揭露之另一實施例之鰭式FET元件之示例性截面圖。可向第15圖應用第1圖之相同材料、結構及/或配置，且可省略詳細解釋。鰭式FET元件包括n通道鰭式FET 200A及p通道鰭式FET 100A。儘管n通道鰭式FET 200A及p通道鰭式FET 100A在圖式中單獨地說明，但n通道鰭式FET 200A及p通道鰭式FET 100A設置在同一半導體元件中，且一些層在p通道鰭式FET區域及n通道鰭式FET區域中連續地形成。
p通道鰭式FET 100之第一鰭式結構110A包括自基板10A突出之第一基層112A，第一半導體層113A設置在第一基層112A上，且第一通道層115A(p通道層)設置在第一半導體層113A上。在此實施例中，基板10A為矽鍺基板。或者，基板10A可包含另一元素半導體，諸如鍺；III-V族化合物半導體，諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。基板10A可包括各種已經適當地摻雜(例如，p型或n型導電)之區域。
第一基層112A可由與基板10A相同的材料構成且可自基板10A連續地延伸。在一些實施例中，第一半導體層113A為矽層。第一半導體層113A為第一基層112A上之磊晶 生長層。在一些實施例中，第一半導體層113A之寬度W2a在約10nm至約20nm範圍內。
在一些實施例中，第一通道層115A由鍺或鍺化合物(諸如摻雜或未摻雜之矽鍺)構成。由於矽層113A及矽鍺通道層115A之異質結構，壓縮應力經施加至p通道鰭式FET之通道。在一些實施例中，通道層115A之平均寬度大於第一半導體層113A之平均寬度。在第一半導體層113A與通道層115A之間的界面處，通道層115A之寬度大於第一半導體層113A之寬度。在一些實施例中，通道層115A之平均寬度等於或小於第一半導體層113A之平均寬度。
n通道鰭式FET 200A之第二鰭式結構210A包括自基板10A突出之第二基層212A及設置在第二基層212A上之第二通道層213A(n通道層)。第二基層212A可由與基板10A相同的材料構成且可自基板10A連續地延伸。在一些實施例中，第二通道層213A由矽層構成。在一些實施例中，通道層213A之寬度W3a在約10nm至約15nm範圍內。由於第二基層212A及矽通道層213A之異質結構，張應力經施加至n通道鰭式FET之通道。在一些實施例中，第二通道層213A之厚度T2a在約40nm至約60nm範圍內。
如第15圖中所示，用於p通道鰭式FET之第二保護層150A覆蓋112A之側壁，但僅覆蓋第一半導體層113A之側壁之一部分。第二保護層150A覆蓋第一保護層140A之側壁。因此，第一保護層140A及第二保護層150A與第一通道層 115A隔開。第一保護層140A之高度實質上等於第一保護層150A之高度。
在一些實施例中，第一保護層140A覆蓋第一半導體層113A之側壁之部分的距離(長度L1a)在約5nm至約20nm範圍內以有效地保護矽鍺層。在一些實施例中，第一保護層140A與第一通道層115A之間的距離(間隔L2a)在約15nm至約30nm範圍內。
類似地，在一些實施例中，在n通道鰭式FET 200A中，第二保護層150A僅覆蓋第二通道層213A之底部約5nm至約20nm範圍內的距離(長度L3a)。第二保護層150A覆蓋第一保護層140A之側壁。第一保護層140A之高度實質上等於第二保護層150A之高度。在此實施例中，用於n通道鰭式FET 200A及p通道鰭式FET 100A之第一保護層140A同時藉由同一薄膜形成操作形成。然而，第一保護層可對於n通道鰭式FET 200A及p通道鰭式FET 100A中之每一者單獨地形成。類似地，第二保護層150A可對於n通道鰭式FET 200A及p通道鰭式FET 100A中之每一者單獨地形成。
在此實施例中，第一鰭式結構110A之第一保護層140A之高度實質上等於第二鰭式結構210A之第一保護層140A之高度。此處，「實質上等於」係指差異小於2nm至3nm。當鰭式結構之深度不均一時，距基板之高度可自對應於鰭式結構之平均深度之平面量測。
在本揭露中，橫截面中之鰭式結構之形狀為漸尖型形狀(例如，梯形)。然而，形狀不限於梯形。在一些實施 例中，橫截面中之鰭式結構之形狀為倒置的梯形、矩形、臺面或其混合物。鰭式結構之一部分(例如，基層、中間層、應變層及/或通道層)可為漸尖型及/或矩形的。此外，鰭式結構之轉角(例如通道層之轉角)可為圓形的。
鰭式結構之各層經摻雜有適當的雜質。對於p通道鰭式FET 100A，第一通道層115A摻雜有硼(B)或BF2，且對於n通道鰭式FET 200A，第二通道層213A摻雜有砷及/或磷。
p通道鰭式FET 100A之第一鰭式結構110A及n通道鰭式FET 200A之第二鰭式結構210A藉由隔離絕緣層130分別彼此且與鄰近元件電隔離。此隔離稱作STI(淺溝槽隔離)。在一些實施例中，隔離絕緣層130包括一或多個藉由例如可流動化學氣相沉積(CVD)形成之絕緣材料層(諸如二氧化矽)。
p通道鰭式FET 100A進一步包括閘極介電層121及第一閘電極120，其設置在第一通道層115A上。在一些實施例中，第一通道層115A由閘電極120覆蓋之寬度W1a在約15nm至約25nm範圍內。n通道鰭式FET 200A亦包括閘極介電層121及第二閘電極220，其設置在第二通道層213A上。在一些實施例中，由閘電極220覆蓋之第二通道(n通道)層213A之寬度W3a在約10nm至約15nm範圍內。在一些實施例中，用於p通道FET及n通道FET之閘極介電層之材料不同。在本揭露之某些實施例中，功函數調節層122及222插入在閘極介電 層121與閘電極120、220之間。材料可用於閘極介電層121、閘電極120及220，且參考第1圖描述功函數調節層122及222。
第16圖至第26圖顯示根據本揭露之另一實施例的製造鰭式FET元件之示例性連續製程之截面圖。應理解，對於方法之額外實施例，可在第16圖至第26圖顯示之製程之前、在其期間及在其之後提供額外操作，且可替代或消除下文描述之操作中之一些。操作/製程之次序可為可互換的。可向第16圖至第26圖應用第2圖至第14圖之相同材料、操作及/或配置，且可省略詳細解釋。
如第16圖中所示，提供基層310A與上部半導體層320A之堆疊層。在一個實施例中，基層310A可包括鍺或鍺化合物，諸如摻雜或未摻雜之矽鍺，且上部半導體層320A為矽。在一些實施例中，矽上層320A為磊晶生長層且具有在約40nm至約60nm範圍內之厚度。
如第16圖中所示，在上部半導體層320A上進一步形成遮罩層。在一些實施例中，遮罩層包括例如襯墊氧化物(例如，二氧化矽)層330及氮化矽遮罩層340。在一些實施例中，襯墊氧化物層330之厚度在約2nm至約15nm範圍內，且氮化矽遮罩層340之厚度在約10nm至約50nm範圍內。
藉由使用圖案化製程，形成襯墊氧化物層330及氮化矽遮罩層340之硬遮罩圖案345A及346A，如第17圖中所示。在一些實施例中，硬遮罩圖案345A之寬度(長度Wob)在約6nm至約18nm範圍內。在某些實施例中，硬遮罩圖案345A之寬度Wob在約8nm至約10nm範圍內。在一些實施例 中，硬遮罩圖案346A之寬度(長度Woa)在約6nm至約18nm範圍內。在某些實施例中，硬遮罩圖案346A之寬度Woa在約8nm至約10nm範圍內。
如第17圖中所示，藉由使用硬遮罩圖案345A及346A作為蝕刻遮罩，矽鍺基層310A及矽上層320A藉由使用乾式蝕刻方法及/或濕式蝕刻方法進行溝槽蝕刻經圖案化為鰭式結構110A、210A。
如第18圖中所示，形成第一保護層140以分別覆蓋第一鰭式結構110A及第二鰭式結構210A。第一保護層140可包括一或多個介電材料層，其防止下層氧化。在本實施例中，氮化矽(SiN)用作保護層。SiON、SiCN、SiOCN或SiC亦可用作保護層。氮化矽層可藉由物理氣相沉積(PVD)(濺射)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)、原子層沉積(ALD)及/或其他製程沉積。在一些實施例中，在LPCVD或電漿CVD製程中，使用矽源(諸如Si2H6、SiH4及/或Si2Cl6)及氮源(諸如NH3及/或N2)，且在約室溫至約1000℃範圍內之溫度下在約0.01Torr至10Torr(約1.33PA至約1333PA)範圍內之低壓下形成氮化矽薄膜。在一些實施例中，第一保護層140之厚度在約2nm至約6nm範圍內。
第一保護層140保護第一基層112A及第二基層212A免受後續製程(例如STI形成)損傷。只要第一基層112A及第二基層212A之側壁完全由第一保護層140覆蓋，則第一保 護層140不一定覆蓋矽上層113A、213A之整個側壁。換言之，第一保護層140可部分地覆蓋矽上層113A、213A之側壁。
隨後，如第19圖中所示，形成第二保護層150以覆蓋第一保護層140。第二保護層150可包括一或多個介電材料層，其防止下層受到損傷。在本實施例中，二氧化矽(SiO2)用作第二保護層150。磷矽玻璃(PSG)、SiON、SiCN、SiOCN或SiC亦可用作第二保護層150。第二保護層150可藉由原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)及/或其他製程來沉積。在一些實施例中，第二保護層150之厚度在約2nm至約6nm範圍內。
在形成第19圖中所示之鰭式結構之後，形成犧牲層360以使得鰭式結構經嵌入在犧牲層360中，如第20圖中所示。鰭式結構110A及210A可完全或部分地嵌入在犧牲層360中。在此實施例中，犧牲層為底部抗反射塗(BARC)層。BARC層可包括基於聚合物之材料。BARC層可藉由旋塗形成。可用其他有機材料(諸如光阻劑)或金屬化合物層(諸如TiN、TAN、TiO2或TAO2)替代BARC層。
隨後，如第21圖中所示，藉由例如反蝕刻製程降低犧牲層360之厚度以便使鰭式結構之一部分曝露。在某些實施例中，舉例而言，BARC層之反蝕刻製程係藉由使用氧氣、氮氣及/或其他氣體之乾式蝕刻法來執行。在某些實施例中，蝕刻時間為約50秒至約90秒。藉由調節蝕刻時間，可獲得剩 餘犧牲層360之所要厚度。剩餘犧牲層360之厚度(T11A)為自基板10之最上表面量測之在剩餘犧牲層360之高度之間的距離。在本揭露中，在一些實施例中，在剩餘犧牲層360之高度與第二基層212A之高度之間的距離(間隔dTB)在約5nm至約20nm範圍內。在一些實施例中，在剩餘犧牲層360之高度與第一基層112A之高度之間的距離(間隔dTA)在約5nm至約20nm範圍內。
隨後，如第22圖中所示，藉由蝕刻製程(例如，乾式/濕式蝕刻)移除第二保護層150之上部。隨後，如第23圖中所示，當犧牲層360由BARC層構成時，藉由例如灰化製程移除剩餘犧牲層360。隨後，如第24圖中所示，藉由濕式蝕刻製程諸如使用磷酸移除第一保護層140之上部。如第23圖中所示，在第二保護層150A覆蓋第一保護層140之一部分的情況下，可使用濕式蝕刻製程完全地蝕刻第一保護層140，其係歸因於在使用磷酸之濕式蝕刻製程中第一保護層140(例如，氮化矽)與第二保護層150A(例如，二氧化矽)之間的高選擇性。第一保護層140A為第一保護層140在濕式蝕刻製程之後的剩餘部分。在一些實施例中，與使用乾式蝕刻製程相比，藉由使用濕式蝕刻製程在矽上層113A、213A上之第一保護層140之殘留物較少。在一些實施例中，與使用乾式蝕刻製程相比，未由第一保護層140A及第二保護層150A覆蓋之矽上層113A、213A之表面粗糙度藉由使用濕式蝕刻製程得以改良。
在此實施例中，與使用乾式蝕刻製程相比，藉由使用濕式蝕刻製程以移除第一保護層140之上部可達成在襯墊 氧化物層330與第一保護層140之間的高選擇性。因此，可藉由使用濕式蝕刻製程防止在移除第一保護層140之上部之後對襯墊氧化物層330之損傷。舉例而言，可防止使用乾式蝕刻製程之一或多個底切，其歸因於在襯墊氧化物層330與氮化矽遮罩層340之間的低選擇性而減小襯墊氧化物層330之寬度(Wb1或Wa1)，從而導致氮化矽遮罩層340崩裂或剝落。
在一些實施例中，如第24圖中所示之硬遮罩圖案345A之襯墊氧化物層330之寬度(Wb1)與如第17圖中所示之寬度(Wob)實質上彼此相等。如第24圖中所示之硬遮罩圖案346A之襯墊氧化物層330之寬度(Wa1)與如第17圖中所示之寬度(Woa)實質上彼此相等。在一些實施例中，襯墊氧化物層330之寬度(Wb1)在約6nm至約18nm範圍內。在某些實施例中，襯墊氧化物層330之寬度在約8nm至約10nm範圍內。在一些實施例中，襯墊氧化物層330之寬度(Wa1)在約6nm至約18nm範圍內。在某些實施例中，襯墊氧化物層330之寬度在約8nm至約10nm範圍內。
在一些實施例中，第一鰭式結構110A之第一保護層140A之高度與第一鰭式結構110A之第二保護層150A之高度實質上彼此相等。在一些實施例中，第二鰭式結構210A之第一保護層140A之高度與第二鰭式結構210A之第二保護層150A之高度實質上彼此相等。在去除第一保護層140之部分及第二保護層150之部分之後，第一鰭式結構110A之第一保護層140A之高度與第二鰭式結構210A之第一保護層140A之高度實質上彼此相等。在一些實施例中，若存在，則第一鰭式結構 110A與第二鰭式結構210A之第一保護層140A之高度之差異在約0nm至約3nm之範圍內。
隨後，如第25圖中所示，形成隔離絕緣層130且移除硬遮罩圖案345。用於p通道區域及n通道區域之隔離絕緣層130實質上在n通道鰭式FET與p通道鰭式FET之間相同，且同時形成。隔離絕緣層130係由例如一或多個藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成之絕緣材料(諸如二氧化矽)層構成。在可流動CVD中，沉積可流動介電材料而非二氧化矽。正如其名稱所暗示，可流動介電材料在沉積期間可「流動」而以高縱橫比填充縫隙或間隔。通常，各種化學物質經添加至含矽前驅物以允許沉積薄膜流動。在一些實施例中，添加氫化氮鍵。可流動介電前驅物(尤其是可流動二氧化矽前驅物)之實例包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、三二氧化矽烷(HSQ)、MSQ/HSQ、全氫化矽氮烷(TCPS)、全氫化聚矽氮烷(PSZ)、正矽酸乙酯(TEOS)或矽烷基胺類(諸如三矽烷胺(TSA))。此等可流動二氧化矽材料在多操作製程中形成。在沉積可流動薄膜之後，其經固化且隨後退火以移除非所要的元素來形成二氧化矽。當移除非所要元素時，可流動薄膜密化且收縮。在一些實施例中，進行多個退火製程。可流動薄膜經固化及退火多於一次。可流動薄膜可摻雜有硼及/或磷。在一些實施例中，隔離絕緣層130係藉由SOG、SiO、SiON、SiOCN及/或氟矽酸鹽玻璃(FSG)中一或多層形成。
在形成隔離絕緣層130之後，執行熱製程(例如退火製程)以改良隔離絕緣層之品質。由於第一基層112A及第二基層212A之側壁分別由第一保護層140A覆蓋，因此第一基層112A及第二基層212A在用於形成隔離絕緣層130之熱製程期間未經氧化。
隨後，在n通道鰭式FET區域中在隔離絕緣層130上形成保護硬遮罩層350，如第26圖中所示。保護硬遮罩層350包括氮化矽雙層(在一些實施例中，在約10nm至約50nm範圍內)，且二氧化矽(在一些實施例中，在約5nm至50nm範圍內)在n通道鰭式FET區域中在隔離絕緣層130上形成。保護硬遮罩層350保護n通道鰭式FET免受在p通道鰭式FET上執行之後續製程之損傷。
藉由使用圖案化製程，藉由部分地移除隔離絕緣層130及第一矽層113A形成開口117。在一些實施例中，開口117之頂部之寬度Wa3在約10nm至約20nm範圍內，開口117之底部之寬度Wa4在約15nm至約30nm範圍內，且開口117之深度Da2在約60nm至約100nm範圍內。在一個實施例中，開口117之底部之寬度Wa4大於開口117之頂部之寬度Wa3。然而，開口117之底部之寬度可等於或小於開口117之頂部之寬度。開口117之橫截面形狀可為梯形、倒置的梯形、矩形或桶形。在開口之底部上，曝露矽層113A之蝕刻表面。
隨後，在矽層113A之曝露表面上磊晶生長矽鍺層115A以便填充開口117。隨後，藉由例如CMP方法移除不必要的矽鍺層及保護硬遮罩350，如第27圖中所示。
在形成如第27圖中所示之鰭式結構110A、210A之後，形成如第15圖中所示之閘極結構且可執行與閘極結構相關聯之一或多個後續操作。
本文所描述的各種實施例提供優於現有技術之若干優點。舉例而言，在本揭露中，當二氧化矽保護層覆蓋氮化矽保護層時，可能使用濕式蝕刻製程蝕刻氮化矽保護層，從而移除氮化矽保護層之一部分以具有與使用乾式蝕刻製程相比較少的殘留物。另外，在氮化矽保護層之後續反蝕刻製程中，與乾式蝕刻製程相比，在濕式蝕刻製程中可達成在氮化矽與二氧化矽之間較佳的選擇性。在氮化矽保護層之反蝕刻製程期間可有效地防止硬遮罩圖案中之襯墊氧化物層之損傷及氮化矽遮罩層之剝皮或崩裂。此外，可能歸因於硬遮罩圖案中之較小損傷而更精確地控制用於n通道及p通道鰭式FET之鰭式結構之寬度。
應理解，本文中不一定已論述所有優點，所有實施例並不需要某一特定優點，且其他實施例可提供不同的優點。
根據本揭露之一個態樣，半導體元件包括用於鰭式場效電晶體(FET)之鰭式結構。鰭式結構包括自基板突出之基層、設置在基層上之中間層及設置在中間層上之上層。鰭式結構進一步包括第一保護層，及由與第一保護層不同的材料構成之第二保護層。中間層包括設置在基層上之第一半導體層，第一保護層至少覆蓋第一半導體層之側壁且第二保護層至少覆蓋第一保護層之側壁。
根據本揭露之另一態樣，半導體元件包括用於第一FET之第一鰭式結構及用於第二鰭式FET之第二鰭式結構。第一鰭式結構包括自基板突出之第一基層、設置在第一基層上之第一中間層及設置在第一中間層上之第一通道層。第一鰭式結構亦包括第一保護層，及由與第一保護層不同的材料構成之第二保護層。第二鰭式結構包括自基板突出之第二基層、設置在第二基層上之第二中間層及設置在第二中間層上之第二通道層。第二鰭式結構亦包括覆蓋第二基層之側壁、第二中間層之側壁及第二通道層之側壁的第三保護層，及由與第三保護層不同的材料構成之第四保護層。第一通道層係由矽鍺構成。第一中間層包括設置在第一基層上之第一半導體層及設置在第一半導體層上之第二半導體層。第一保護層覆蓋第一基層之側壁、第一半導體層之側壁及第二半導體層之一部分之側壁。第二保護層至少覆蓋第一保護層之側壁且第四保護層至少覆蓋第三保護層之側壁。
根據本揭露之又一態樣，用於製造半導體元件之方法包括以下步驟。形成包括下層、設置在下層上之中間層及設置在中間層上之上層的鰭式結構。至少在鰭式結構之側壁上形成第一保護層。至少在鰭式結構之側壁上形成第二保護層以覆蓋中間層之側壁。第二保護層係由與第一保護層不同的材料構成。移除第二保護層之上部以使得第二保護層之下部保留且第一保護層之上部曝露。移除第一保護層之曝露上部之一部分以使得第一保護層之下部保留且由第二保護層之剩餘下部覆 蓋。形成隔離絕緣層以使得具有第一保護層及第二保護層之鰭式結構嵌入在隔離絕緣層中。
前述內容概述若干實施例之特徵以使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。熟習此項技術者應同時意識到，此等等效建構不偏離本揭露之精神及範疇，且其可在本文中進行各種變化、替代及修飾而不偏離本揭露之精神及範疇。
10‧‧‧基板
100‧‧‧鰭式FET
110‧‧‧鰭式結構
111‧‧‧基層
112‧‧‧半導體層
113‧‧‧半導體層/矽上層/應變層
114‧‧‧中間層
115‧‧‧通道層/矽鍺層
120‧‧‧閘電極
121‧‧‧閘極介電層
122‧‧‧功函數調節層
130‧‧‧隔離絕緣層
140A‧‧‧保護層
150A‧‧‧保護層
200‧‧‧鰭式FET
210‧‧‧鰭式結構
211‧‧‧基層
212‧‧‧應變層
213‧‧‧通道層/矽上層/應變層
214‧‧‧矽鍺氧化物層
220‧‧‧閘電極
222‧‧‧功函數調節層
L1‧‧‧長度
L2‧‧‧間隔
L3‧‧‧長度
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T5‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度

Claims (1)

  1. 一種半導體元件，包含：一鰭式結構，用於一鰭式場效電晶體(FET)，該鰭式結構包含自一基板突出之一基層、設置在該基層上之一中間層，及在該中間層上之一上層，其中該中間層包括設置在該基層上之一第一半導體層；一第一保護層，該第一保護層至少覆蓋該第一半導體層之側壁；以及一第二保護層，該第二保護層之材料與該第一保護層的材料不同，該第二保護層至少覆蓋該第一保護層之側壁。
TW105128819A 2015-09-16 2016-09-06 具有鰭式場效電晶體的半導體元件 TW201712762A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/856,547 US9680017B2 (en) 2015-09-16 2015-09-16 Semiconductor device including Fin FET and manufacturing method thereof

Publications (1)

Publication Number Publication Date
TW201712762A true TW201712762A (zh) 2017-04-01

Family

ID=58260028

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105128819A TW201712762A (zh) 2015-09-16 2016-09-06 具有鰭式場效電晶體的半導體元件

Country Status (3)

Country Link
US (2) US9680017B2 (zh)
CN (1) CN106847813A (zh)
TW (1) TW201712762A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861969B2 (en) 2018-07-16 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming FinFET structure with reduced Fin buckling
TWI724611B (zh) * 2018-11-19 2021-04-11 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016007034T5 (de) * 2016-07-01 2019-03-21 Intel Corporation Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand
DE102016222213A1 (de) * 2016-11-11 2018-05-17 Robert Bosch Gmbh MOS-Bauelement, elektrische Schaltung sowie Batterieeinheit für ein Kraftfahrzeug
US10062782B2 (en) * 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
US10580753B2 (en) * 2017-07-21 2020-03-03 Infineon Technologies Ag Method for manufacturing semiconductor devices
CN110391185B (zh) * 2018-04-17 2021-08-03 联华电子股份有限公司 制作半导体元件的方法
CN111682068B (zh) * 2019-03-11 2024-01-02 联华电子股份有限公司 半导体元件及其制作方法
US11569231B2 (en) * 2019-03-15 2023-01-31 Intel Corporation Non-planar transistors with channel regions having varying widths
EP3840035A1 (en) 2019-12-19 2021-06-23 Imec VZW A method for semiconductor device processing
CN113690312A (zh) * 2020-05-18 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
KR102852324B1 (ko) * 2021-01-15 2025-08-28 삼성전자주식회사 반도체 장치
US11942418B2 (en) * 2021-07-23 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for making the same
CN113990758B (zh) * 2021-11-26 2024-04-16 上海集成电路装备材料产业创新中心有限公司 鳍形态改善方法
US20230411168A1 (en) * 2022-06-16 2023-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structures

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496891B1 (ko) 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8823102B2 (en) 2012-11-16 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a strained Fin
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9276087B2 (en) * 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9378975B2 (en) 2014-02-10 2016-06-28 Tokyo Electron Limited Etching method to form spacers having multiple film layers
US9368493B2 (en) * 2014-07-08 2016-06-14 Globalfoundries Inc. Method and structure to suppress FinFET heating
US9461174B2 (en) 2014-08-01 2016-10-04 Stmicroelectronics, Inc. Method for the formation of silicon and silicon-germanium fin structures for FinFET devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861969B2 (en) 2018-07-16 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming FinFET structure with reduced Fin buckling
TWI713086B (zh) * 2018-07-16 2020-12-11 台灣積體電路製造股份有限公司 積體電路結構的形成方法和半導體結構
US11411107B2 (en) 2018-07-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure and method with reduced fin buckling
US12302611B2 (en) 2018-07-16 2025-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with a composite stress layer and reduced fin buckling
TWI724611B (zh) * 2018-11-19 2021-04-11 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法
US11296077B2 (en) 2018-11-19 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with recessed silicon cap and method forming same
US12266655B2 (en) 2018-11-19 2025-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with recessed silicon cap and method forming same

Also Published As

Publication number Publication date
US10068992B2 (en) 2018-09-04
US20170077286A1 (en) 2017-03-16
US9680017B2 (en) 2017-06-13
CN106847813A (zh) 2017-06-13
US20170243957A1 (en) 2017-08-24

Similar Documents

Publication Publication Date Title
US10068992B2 (en) Semiconductor device including fin FET and manufacturing method thereof
US9882029B2 (en) Semiconductor device including Fin-FET and manufacturing method thereof
US11158742B2 (en) Method of manufacturing a semiconductor device with multilayered channel structure
CN107154432B (zh) 半导体器件及其制造方法
CN106158854B (zh) 半导体器件及其制造方法
US12131901B2 (en) Semiconductor structure with patterned fin structure
KR101709395B1 (ko) 반도체 디바이스 및 반도체 디바이스 제조 방법
CN106098555B (zh) Fet及形成fet的方法
US10158018B2 (en) Semiconductor device and manufacturing method thereof
US20140264592A1 (en) Barrier Layer for FinFET Channels
CN108269850A (zh) 半导体器件及其制造方法
CN107154384A (zh) 半导体器件及其制造方法
CN106252231A (zh) 包括鳍结构的半导体器件及其制造方法
CN105895695A (zh) 具有延伸的栅极结构的半导体结构及其形成方法
CN106158967A (zh) 半导体器件及其制造方法
CN106992154B (zh) 半导体器件及其制造方法
TW201711092A (zh) 半導體裝置及其製造方法
CN107068755A (zh) 半导体器件及其制造方法
US10297454B2 (en) Semiconductor device and fabrication method thereof
TWI594305B (zh) 包含鰭式結構的半導體裝置及其製造方法