TW201717327A - 具有機械式去耦合的扇入和扇出區域的晶圓級封裝 - Google Patents

Abstract

本發明提供一種扇出微電子封裝，其中接合導線電性耦合在微電子元件(例如，可在其上具有額外跡線的半導體晶片)上的接合墊與鄰近於晶片的邊緣表面的介電元件的扇出區域的接點。接合導線將微電子元件與扇出區域機械去耦合，而可以使得電性互連較不易由於差別熱膨脹(諸如，在初始封裝製造、接合操作或熱循環期間由溫度的偏移所造成)的影響而發生可靠性問題。此外，由接合導線所提供的機械去耦合亦可補救其他的機械問題，諸如封裝元件的震動和可能的剝離。

Description

具有機械式去耦合的扇入和扇出區域的晶圓級封裝

本申請涉及諸如通稱為扇出晶圓級封裝的扇出微電子封裝以及其製造方法。

半導體晶片通常被提供作為個別、預先封裝的單元。標準的晶片具有扁平、矩形的主體，其具有龐大的前面，該前面具有被連接至晶片的內部電路的接點。每一個別的晶片通常被安裝在封裝中，封裝接著被安裝在電路板(諸如，印刷電路板)上且將晶片的接點連接至電路板的導體。在許多習知設計中，晶片封裝佔用電路板的面積明顯大於晶片本身的面積。如本揭示中參考具有前面的扁平晶片所使用的，「晶片的面積」應該被理解為表示該前面的面積。在被稱為「倒裝晶片」的設計的某些設計之中，晶片的前面是面對封裝基板(亦即，晶片載體)的面，並且晶片上的接點是藉由焊料球或其他連接元件而直接接合到晶片載體的接點。接著，晶片載體可經由上覆於晶片的前面的端子而接合到電路板。

然而，有些應用會希望有相對較大的封裝。這些包括其中需要相對大的扇出面積以達成到印刷電路板或類似物上的較大陣列的連接的實例。許多晶圓級封裝在此類相對較大尺寸之下由於會在封裝的構件之間 固有的增加變化熱膨脹係數的效果而引起可靠性問題。此效果亦可見於相對較小的應用中，特別是當接點被放置在特定位置時以及當封裝接受頻繁的熱循環時。

據此，在晶圓級封裝或類似結構的面積上作進一步的改善將是理想的。

尺寸在任何的晶片實體排列之下都是重要的考量因素。隨著可攜式電子裝置的快速發展，對於更小型晶片實體排列的需求已越來越強烈。僅作為舉例來說，一般稱為「智慧型手機」的裝置整合了行動電話的功能以及功能強大的資料處理器、記憶體以及從屬裝置(諸如，全球定位系統接收器、電子相機以及區域網路連線)，還有高解析度的顯示器以及相關聯的影像處理晶片。此裝置可提供多項能力，諸如，完整的網際網路連線、包含全解析度視訊的娛樂、導航、電子銀行以及更多者，全部都在口袋尺寸的裝置之中。複合式可攜式裝置需要將眾多晶片包裝於小型的空間之中。此外，一些晶片會具有許多輸入與輸出連接，一般稱為「I/O」。這些I/O必須和其它晶片的I/O互連。形成互連的構件不應該大幅增加組件的尺寸。其它應用中有雷同的需求，舉例來說，如同資料伺服器，諸如，需要高效能並且縮減尺寸的網際網路搜尋引擎中所使用的資料伺服器。

半導體晶片通常被封裝在單晶片或多晶片封裝和組件中。每一個封裝皆有許多電連接，用以在終端和位於其中的晶片之間攜載信號、電力以及接地。電連接可包括不同種類的導體，諸如：水平導體，舉例來說，跡線、樑式引線(beam lead)等等，它們延伸在相對於晶片的接點承載表面為水平的方向上；垂直導體，諸如通孔，它們延伸在相對於晶片的表 面為垂直的方向上；以及導線接合，它們延伸在相對於晶片的表面為水平和垂直的方向上。

隨著智慧型手機、平板電腦和其它裝置的製造商不斷地尋求高效能和更大的電路密度，這些裝置的趨勢是在電路板上空間的量隨時間可保持相同或減少的情況下提供越來越好的功能性能力。依據前述，可以對微電子封裝和包括微電子封裝的組件的結構進行特定改良。

根據本發明的態樣的扇出微電子封裝可包括微電子元件，其具有界定平面的面、在面處的多個接合墊以及每一者皆在橫向於平面的方向上延伸的多個邊緣表面。封裝的介電元件可包括由模製介電材料或玻璃所製成的單塊介電區域，介電元件具有每一者皆與微電子元件的對應邊緣表面並置或接觸的一或多個邊緣表面。多個端子和接點可被設置在介電元件的主要表面處而上覆於單塊介電區域，每一個端子皆被配置以與封裝外部的構件連接，端子經由在介電元件上所支撐的跡線與接點耦合。由擠出的金屬導線所製成的多個接合導線每一者皆可具有與接合墊連結的第一端和與接點連結的第二端，並且可跨越微電子元件和介電元件的對應邊緣表面，使得端子的至少一些經由接合導線與接合墊的至少一些電性耦合。

在一或多個實施例中，微電子元件可包括第一微電子元件和第二微電子元件，其中接合導線所連結到的第一微電子元件和第二微電子元件的接合墊的表面在50微米的公差內與各自的接點共平面。

在一或多個實施例中，微電子元件可包括第一半導體晶片和堆疊在第一半導體晶片頂上的第二半導體晶片，其中接合導線所連結到的 接合墊被設置在第一半導體晶片和第二半導體晶片的至少一者頂上。

在一或多個實施例中，介電元件可進一步包括至少一個介電層，其被沉積在單塊介電區域頂上，其中接點、端子或跡線的至少一者是由一或多個被沉積的介電層所支撐。

在一或多個實施例中，介電元件可包括模製區域，其接觸微電子元件的至少一個邊緣表面。

在一或多個實施例中，介電元件可具有面對微電子元件的至少一個邊緣表面的至少一個邊緣表面，而在介電元件的至少一個邊緣表面和微電子元件的至少一個邊緣表面之間具有間隙，其中接合導線的至少一些跨越間隙。

在一或多個實施例中，微電子封裝可包括可壓縮(collapsible)電連接元件，其提供在端子頂上，其中在壓縮狀態中可壓縮電連接元件在主要表面上的最小高度是大於接合導線在主要表面上的最大線環高度(loop height)。

在一或多個實施例中，微電子元件包括半導體晶片，其具有表面、在半導體晶片的表面處的多個晶片接點以及被沉積在半導體晶片的表面上的介電層，其中接合墊的至少一些經由介電層所支撐的跡線與晶片接點電性耦合。

在一或多個實施例中，微電子封裝可包括在微電子元件的面處且由介電層所支撐的第二端子，第二端子被配置以與微電子封裝外部的至少一個構件連接，第二端子的至少一些與晶片接點電性耦合。

在一或多個實施例中，微電子元件可包括半導體晶片，其具 有表面、在半導體晶片的表面處的多個晶片接點、被沉積在半導體晶片的表面上的介電層以及從晶片接點延伸而由介電層所支撐的跡線。在此一或多個實施例中，微電子封裝可進一步包括在微電子元件的面處的第二端子，而第二端子的至少一些經由跡線與晶片接點電性耦合。

根據本發明的態樣的扇出微電子封裝可包括微電子元件，其具有界定平面的前面、相對於前面的背面、在前面處的多個接合墊以及每一者皆在橫向於平面的方向上延伸的多個邊緣表面。微電子元件的背面可暴露於微電子封裝的外部。根據本發明的此態樣，封裝的介電元件可具有每一者皆與微電子元件的對應邊緣表面並置或接觸的一或多個邊緣表面。多個端子和多個接點可被設置在介電元件的主要表面處，多個接點經由在介電元件上所支撐的跡線與端子電性耦合，端子被配置以與封裝外部的構件連接。由擠出的金屬導線所製成的多個接合導線每一者皆可具有與多個接合墊的其中一個接合墊連結的第一端和與多個接點的其中一個接點連結的第二端，並且跨越微電子元件和介電元件的對應邊緣表面。端子的至少一些經由接合導線與接合墊的至少一些電性耦合。

在一或多個實施例中，端子可包括實質剛性的金屬柱，其中金屬柱在主要表面上的最小高度是大於接合導線在主要表面上的最大線環高度。

根據本發明的態樣的製造微電子封裝的方法可包括：形成由擠出的金屬導線所製成的多個接合導線，其每一者皆連結至微電子元件的面處的接合墊並且連結至介電元件的主要表面處的接點。微電子元件和介電元件可相對於彼此而定位，使得介電元件的邊緣表面與微電子元件的對 應邊緣表面並置，而在並置的邊緣表面之間具有間隙，每一個接合導線皆延伸跨越微電子元件和介電元件的並置的邊緣表面。在介電元件的主要表面處的多個端子可與接點電性耦合並且被配置以與封裝外部的構件連接。端子的至少一些經由接點和接合導線與接合墊電性耦合，並且介電元件可包括由模製介電材料或玻璃所製成的單塊介電區域，而多個端子和接點上覆於單塊介電區域。

在一或多個實施例中，介電元件可包括單塊介電區域和上覆於單塊介電區域的介電層，並且該方法可進一步包括將介電層沉積在單塊介電區域上並且接著形成以下的至少一者：由介電層所支撐的至少一些接點或至少一些端子。

在一或多個實施例中，微電子元件可包括半導體晶片，其具有表面、在表面處的多個晶片接點以及上覆於半導體晶片的表面的介電層。在此一或多個實施例中，方法可進一步包括：在形成接合導線之前，將介電層沉積在半導體晶片的表面上並且接著形成以下的至少一者：由介電層所支撐的至少一些接合墊，或是介電層所支撐的至少一些跡線，至少一些的接合墊經由跡線電性耦合至晶片接點。

在一或多個實施例中，微電子元件可包括半導體晶片，其具有表面和在晶片的表面處的多個晶片接點，其中接合墊經由從晶片接點延伸的金屬化通孔和在與半導體晶片的表面平行的方向上從金屬化通孔延伸的跡線與晶片的接點電性耦合。

根據本發明的態樣的製造扇出微電子封裝的方法可包括：將可流動的介電材料引入模具的設置有微電子元件的孔洞中，以形成接觸微 電子元件的至少一個邊緣表面的模製區域；形成上覆於模製區域的表面的多個電性傳導接點以及多個電性傳導端子；形成由擠出的導線所製成的多個接合導線，其每一者皆與在微電子元件的面處的多個接合墊的其中一個接合墊連結，並且每一個接合導線皆與多個接點的其中一個接點連結，端子被配置以與微電子封裝外部的構件連接，並且端子經由接點和接合導線與接合墊電性耦合。

在一或多個實施例中，形成電性傳導端子和電性傳導接點可包括沉積至少一個介電層以上覆於模製區域的表面，並且將電性傳導材料沉積在至少一個介電層上。

在一或多個實施例中，端子是第一端子，並且該方法進一步包括在微電子元件的面處形成第二端子，第二端子被配置以與微電子封裝外部的至少一個構件連接，第二端子與接合墊電性耦合。

在一或多個實施例中，接合導線所連結到的接合墊的表面在50微米的公差內與接合導線所連結到的接點的表面共平面。

100‧‧‧微電子封裝

102‧‧‧微電子元件

104‧‧‧前面

105‧‧‧背面

106‧‧‧接合墊

108‧‧‧邊緣表面

110‧‧‧邊緣表面

112‧‧‧單塊介電區域

120‧‧‧介電層

121‧‧‧介電元件

122‧‧‧表面

123‧‧‧表面

124‧‧‧間隙

130‧‧‧端子

131‧‧‧跡線

132‧‧‧連結元件

134‧‧‧接點

140‧‧‧接點

142‧‧‧接合導線

200‧‧‧微電子封裝

201‧‧‧接點

202‧‧‧半導體晶片

203‧‧‧跡線

204‧‧‧面

206‧‧‧接合墊

210‧‧‧電路板

238‧‧‧端子

250‧‧‧高度

252‧‧‧高度

430‧‧‧端子

431‧‧‧導體

434‧‧‧連接元件

444‧‧‧墊

450‧‧‧第二介電層

452‧‧‧高度

460‧‧‧表面

500‧‧‧微電子封裝

512‧‧‧模製區域

514‧‧‧背表面

602‧‧‧暫時性載體

604‧‧‧囊封物

606‧‧‧接合墊

608‧‧‧開口

612‧‧‧介電區域

614‧‧‧介電元件

622‧‧‧第一微電子元件

624‧‧‧第二微電子元件

626‧‧‧面積

628‧‧‧面積

630‧‧‧面積

640‧‧‧接點

642‧‧‧接點

650‧‧‧接合導線

652‧‧‧接合導線

654‧‧‧接合導線

702‧‧‧第一半導體晶片

704‧‧‧第二半導體晶片

706‧‧‧接合墊

708‧‧‧接合墊

712‧‧‧介電元件

725‧‧‧孔洞

740‧‧‧接點

750‧‧‧接合導線

752‧‧‧接合導線

1500‧‧‧系統

1501‧‧‧外殼

1502‧‧‧電路板

1504‧‧‧導體

1506‧‧‧構件

1508‧‧‧構件

1510‧‧‧構件

1511‧‧‧透鏡

圖1A是說明根據本發明的實施例的扇出微電子封裝的截面圖。

圖1B是說明根據本發明的實施例的被併入於扇出微電子封裝中的微電子元件的俯視圖。

圖1C是說明根據本發明的實施例的扇出微電子封裝中的模製區域和相關結構的俯視圖。

圖2是說明根據在圖1A至1C中所示的本發明的實施例的 變化例的扇出微電子封裝的截面圖。

圖3是進一步說明根據本發明的實施例的變化例而進一步與電路板電性耦合的扇出微電子封裝的截面圖。

圖4是說明根據在圖1A至1C中所示的本發明的實施例的變化例的扇出微電子封裝的截面圖。

圖5是說明根據在圖1A至1C中所示的本發明的實施例的變化例的扇出微電子封裝的截面圖。

圖6A是說明根據本發明的實施例的在微電子封裝的製造中的一階段中的微電子元件的截面圖，並且圖6B是對應的俯視圖。

圖7A是說明根據本發明的實施例的在微電子封裝的製造中的一階段中的模製區域的截面圖，並且圖7B是對應的俯視圖。

圖8說明根據本發明的實施例的微電子封裝的製造中的一階段。

圖9說明根據本發明的實施例的微電子封裝的製造中的一階段。

圖10說明根據本發明的實施例的微電子封裝的製造中的一階段。

圖11至圖13說明根據在圖6A至圖10中的本發明的實施例的變化例的微電子封裝的製造中的幾個階段。

圖14A說明根據本發明的實施例的微電子封裝的製造中的一階段。

圖14B說明根據本發明的實施例的微電子封裝的製造中的 一階段。

圖15A是描繪根據本發明的實施例的微電子封裝的俯視圖。

圖15B是描繪根據本發明的實施例的微電子封裝的俯視圖。

圖16是說明根據本發明的實施例的扇出微電子封裝的截面圖。

圖17描繪併入根據本發明的實施例的微電子封裝的系統。

參照圖1A至1C，其提供了根據本發明的實施例的扇出微電子封裝100。如圖1A中所示，封裝100包括微電子元件102，其具有前面104、在前面104的多個接合墊106以及與前面相對的背面105。在如圖1A中所示的範例中，微電子元件102是裸半導體晶片(bare semiconductor chip)，其中裸半導體晶片的表面是微電子元件的面104，並且接合墊106被設置在半導體晶片的表面處。如本揭示參考一構件(例如，插入物、微電子元件、電路板、基板等等)所使用的，電性傳導元件是“在”構件的表面或面“處”的聲明所表示的是，當構件未與任何其他元件組裝時，電性傳導元件是可用於與在垂直於構件的表面的方向上從構件外朝向構件的表面移動的理論點接觸。因此，在基板的表面處的端子或其他傳導元件可從此表面突出；可與此表面齊平；或可相對於此表面在基板中的孔或凹陷中凹入。

類似地，如在此處所使用的，電性傳導元件是“在”構件(諸如介電區域、介電層或電性絕緣層)的一區域或一層的表面“處”的聲明所表示的是，當層的表面被暴露並且未被任何其他元件或層所組裝或覆蓋 時，電性傳導元件是可用於與在垂直於區域或層的表面的方向上從區域或層外朝向區域或層的表面移動的理論點接觸。因此，在層的表面處的端子或其他傳導元件可從此表面突出；可與此表面齊平；或可相對於此表面而在從表面下向延伸的孔或凹陷中凹入。

如圖1B中進一步所示，微電子元件102具有多個邊緣表面108，其每一者皆在與由前面104所界定的平面橫向(亦即，與平面呈一角度或是與平面垂直)的方向上延伸。微電子元件包括多個主動裝置，諸如，具有放大功能而被配置以放大信號的裝置及/或被配置以在二或多個狀態之間的多個循環作切換的裝置。

微電子封裝100包括介電元件121，其具有主要表面123，而端子130和接點140提供在主要表面123處，端子諸如經由跡線131而與接點電性耦合。每一個端子皆上覆於介電元件121的至少一部分。在橫向於主要表面的方向上延伸的介電元件的邊緣表面110是與微電子元件102的邊緣表面108並置。端子130上覆於介電元件的至少一部分並且被配置以與微電子封裝外部的構件連接，諸如經由一組連結元件，諸如圖2中於端子130上所說明的連結元件132。如圖1A中所示，背面105可暴露於微電子封裝100的外部。在一範例中，經暴露的背面105可與由介電元件所包含的單塊介電區域112的底部表面共平面。

單塊介電區域是在整個區域中具有實質上相同組成的介電材料的區域。在一實施例中，介電元件包括單塊介電區域112，其可利用玻璃或陶瓷介電元件來實現。在特定範例中，單塊介電區域可由聚合性材料所形成，聚合性材料可具有熱塑性或熱固性的性質。在特定範例中，此聚 合性材料可與介電或半傳導性填充物材料結合，以提供單塊介電區域。在一範例中，介電元件可包括聚合性區域，其可以或可以不併入介電或半傳導性填充物材料。在任何上述的範例中，此介電元件可以是模製聚合性區域，其在某些情況下可具有微粒複合結構，其包括聚合性基質和在聚合性基質內的微粒負載(particulate loading)。此複合層可(舉例而言)藉由將具有未固化的聚合性材料(諸如，包覆成型材料(overmold)或灌封化合物(potting compound))的可流動介電材料引入模具的孔洞中所形成，未固化的聚合性材料在其中具有微粒負載材料，微粒負載材料選擇性而言可以是具有低熱膨脹係數(“CTE”)的介電或半導體材料。填充物可包括介電或半導體材料(諸如，氧化鋁、二氧化鈰、玻璃、矽等等)的顆粒。

在某些情況下，與僅含有聚合性成分的模製區域相比，填充物材料可增加模製區域的硬度和/或減少模製區域的熱膨脹係數(CTE)。舉例而言，介電元件112可具有小於每攝氏度百萬分之20(以下稱為“ppm/℃”)的CTE、或小於12ppm/℃、或小於10ppm/℃、或小於8ppm/℃。

如圖1A中進一步所示，介電元件可包括上覆於單塊區域的介電層120。在某些情況下，介電層120被沉積在單塊介電區域或模製區域112的表面上。介電層可支撐在介電元件的主要表面123處的多個端子130和接點140，並且多個端子130和接點140上覆於單塊介電區域。端子可被配置以與微電子封裝外部的構件連接。舉例而言，如圖3中所示，微電子封裝200可具有多個端子130，其被連結至外部構件(諸如，電路板210)的構件接點134。

多個接合導線142與微電子元件102的接合墊106和接點140 連結，以跨越並置的邊緣表面108和110。接合導線由擠出的金屬導線所形成，通常是金、銅、銅合金或其他金屬，其可或可不具有在其上的包覆，導線通常具有5至100微米的直徑。導線接合(舉例而言)是利用毛細管或楔形接合類型的接合工具所形成，其施加熱和/或壓力以將相鄰於毛細管或楔形接合工具的表面的導線的部分接合至接點或接合墊的其中一者，並且接著利用熱和/或壓力以將導線上另一點的導線接合至接點或接合墊的另一者。此後，工具通常將導線的被接合部分與接合工具內延伸的導線的剩餘部分斷開。以此方式，微電子元件的接合墊106與接點140電性耦合。此外，端子130藉由接點140和接合墊106經由電性傳導的結構(例如，跡線、金屬化通孔等等)與微電子元件的接合墊電性耦合。如圖1中進一步所示，接合導線142所連結到的接點和接合墊的表面可在微電子元件102的面104的高度上或下的方向上在50微米的公差內共平面，“微米(micron)”是等於微米(micrometer)的一個量測單元。

如圖1A中進一步所示，介電元件112可具有邊緣表面110，其面對微電子元件的邊緣表面108，而在介電元件的至少一個邊緣表面110和微電子元件的至少一個邊緣表面108之間具有間隙124，其中接合導線142的至少一些跨越間隙。

如圖1A中所示，微電子封裝可被製造以使得接合導線142在任一端所連結到的接合墊106和接點140的表面在一公差內共平面。在一範例中，微電子元件和介電元件可彼此組裝，以使得接合導線所連結到的接點的表面和對應接合墊106的表面在50微米的公差內共平面。在一範例中，接點的表面和對應接合墊的表面可在30微米的公差內共平面。在另一 範例中，接點的表面和對應接合墊的表面可在10微米的公差內共平面。

在微電子封裝100中，接合導線142將微電子元件102與上覆於模製區域112的扇出區域機械去耦合，而可以使在其間的電性互連較不易發生可靠性問題。舉例而言，相較於從在微電子元件上的面積延伸至扇出的模製區域的跡線而言，接合導線可較不易受到差別熱膨脹(differential thermal expansion)的影響，因為接合導線是可撓的並且通常具有鬆弛性以使得接合導線可響應在其上所施加的力而彎曲和彎折。因此，相較於延伸橫跨微電子元件和模製區域之間的邊界的跡線而言，在響應於初始封裝製造、接合操作或熱循環等等的期間的溫度偏移時，接合導線142可較不易有可靠性的顧慮。此外，由接合導線所提供的機械去耦合亦可補救亦可能以更嚴重的方式影響此跡線的其他機械問題，諸如封裝元件的震動和可能的剝離。以此方式，在此處所描述的本發明的實施例可對具有從在微電子元件上的面積延伸至扇出模製區域的跡線的封裝提供改善。

圖2說明根據圖1A至1C中所示的實施例的變化例的微電子封裝，其中微電子元件包括半導體晶片，其具有在半導體晶片的面處的多個晶片接點201，晶片接點電性耦合至半導體晶片內的電路。接合墊206經由電性傳導的結構與晶片接點201電性耦合，電性傳導的結構可包括在平行於半導體晶片202的面204的一或多個方向上延伸的跡線203。在一範例中，介電層220可被沉積在微電子元件的半導體晶片的表面上，並且跡線203和/或接合墊206可由介電層所支撐。在此範例中，接合墊206可被設置於在平行於半導體晶片的面的一或多個橫向方向上從晶片接點位移的位置處。此外，如以上所討論的範例(圖1A至1C)中，微電子元件和介 電元件可彼此組裝，以使得接合導線所連結到的接點的表面和對應接合墊206的表面在50微米的公差內共平面。在一範例中，接點的表面和對應接合墊的表面可在30微米的公差內共平面。在另一範例中，接點的表面和對應接合墊的表面可在10微米的公差內共平面。

亦如圖2中所示，額外的端子238(例如，“第二端子”)可上覆於半導體晶片202的面，用以與微電子封裝外部的構件連接，諸如上面相對於圖1所描述的。以此方式，接合墊和/或第二端子可被設置於在平行於半導體晶片的面204的一或多個橫向方向上從晶片接點201位移的位置處。在某些情況下，在微電子元件的表面處的第二端子238可與併入於微電子元件中的半導體晶片的表面處的晶片接點201電性耦合。在其他情況下，在微電子元件的表面處的第二端子238是不與併入於微電子元件中的半導體晶片的晶片接點電性耦合。舉例而言，微電子元件上的一或多個第二端子可被電性耦合於介電元件121上的電路內，而不具有到此半導體晶片的電連接。

如圖2中進一步所示，可壓縮的(collapsible)電連接元件132可被提供於端子130頂上。諸如，經由如上所述的端子而連結微電子封裝與外部構件的使用。因此，在一範例中，可壓縮的電連接元件132可包括電性傳導接合材料或接合金屬，其被配置用於在端子和將被電連接至端子130的一或多個外部構件的對應接點之間的附接。在如圖2中所示的特定範例中，可壓縮的電連接元件可額外地被提供於微電子元件的面處的端子238頂上。

如圖3中進一步所示，在壓縮狀態中可壓縮電連接元件在介 電層120的頂部表面上的最小高度252是大於接合導線142在介電層的表面上的最大線環高度250。舉例而言，接合導線142的最大線環高度250可以是大約100微米或更少，並且在壓縮(連結)狀態中連接元件132的最小高度252可以是150微米或更多，其通常是用於球閘陣列(BGA)類型的連接元件。在特定範例中，最大線環高度可以甚至更小，諸如60微米。替代而言，或是除此之外，連接元件在壓縮狀態中可具有大於150微米的高度。

在特定實施例中，參照圖2，介電層120和220可以由順應材料所製成，並且可具有順應性質。舉例而言，順應材料可以是具有小於4.5吉帕斯卡(Gigapascal；GPa)的楊氏模量的材料，其可包括諸如聚亞醯胺、聚矽氧等等的材料。藉由順應介電層120和220，端子130和238可相對地與由介電層將它們與其隔開的模製區域和微電子元件機械去耦合。以此方式，端子130和238可藉由經由它們與外部構件的接點134的連接而施加至端子130和238的力而在平行於此順應層的方向上偏移位置，以便容納外部構件、微電子元件和模製區域之間的差別熱膨脹。

在特定實施例中，端子130或238或端子130和238兩者可包括實質剛性的金屬柱，諸如，由銅或銅合金所形成的柱，其是藉由在開口內的電鍍或片狀元件的蝕刻以形成柱。在此情況下，金屬柱在介電層的表面上的最小高度是大於接合導線在介電層的表面上的最大線環高度。

圖4說明進一步變化例，其中介電元件可包括上覆於第一介電層120的第二介電層450。第二介電層可包括囊封物材料(例如，包覆成型材料)，或是可包括如上所述的順應材料。如圖4中所示，多個電性導體431在第二介電層450內延伸至介電元件的單塊介電區域的表面上的至少50 微米的高度452，而至第二介電層450的表面460處的端子430。在某些情況下，電性導體431可以是由擠出的導線所形成，例如金或銅的導線，其在某些情況下可包括包覆。在此情況下，電性導體431可藉由形成從第一介電層的表面處的墊444延伸的導線接合所形成，導線接合在當充分形成時具有在第二介電層的表面460處的自由端430。在特定範例中，導線接合可藉由諸如(舉例而言)在共同擁有的美國專利第8,940,630號中所描述的製程所形成，其揭示內容在此處通過引用併入本文。在某些情況下，電性導體(例如，導線接合)的自由端430可作用為微電子封裝的端子。可壓縮的電連接元件434(諸如，接合材料或接合金屬的塊體)可被附接至如上面描述的實施例中的端子，其可直接地附接，或者是經由可被提供以接觸導線接合的表面或上覆於導線接合的表面的阻障金屬層所附接。

圖5說明上述實施例的變化例，其中，相反於具有彼此隔開的邊緣表面的介電元件和微電子元件，介電元件反而可被提供而包括被形成在微電子元件102的邊緣表面108上的模製區域512。模製區域512可被形成以接觸或上覆於微電子元件102的背表面514，以形成將被模製的微電子元件102併入於其中的整合式模製單元。此後，介電層120、端子、接點和接合導線142可以被形成，並且電性傳導接合材料或接合金屬的塊體可如上面所述而被提供在端子的表面處。

如在圖6A至10中進一步所說明的，現在將描述製造微電子封裝的方法。具有邊緣表面108的微電子元件102(圖6A至6B)可相對於諸如上面所述的介電元件112(圖7A至7B)而被定位，其中介電元件112可包括單塊介電區域，而相對薄的介電層120是被沉積或以其他方式被提 供在單塊介電區域上。微電子元件108和介電元件112被定位在暫時性載體602(圖8)上，諸如暫時性黏著結構或膠帶。以這種方式，介電元件的邊緣表面110與微電子元件的對應邊緣表面108並置，而在並置的邊緣表面之間具有間隙124，其中介電元件的邊緣表面110在遠離介電元件112的單塊介電區域的主要表面122的方向上延伸。

此後，如圖9中所示，由擠出的金屬導線所製成的多個接合導線142可被形成而連結至在微電子元件的面處的接合墊106和上覆於介電元件112的接點140。接合導線142跨越微電子元件102和介電元件112的並置邊緣表面之間的間隙124。以這種方式，與接點140電性耦合而上覆於介電元件112的端子130可經由接合導線142而與接合墊106電性耦合。囊封物604可接著被提供而上覆於接合導線142並且在並置的邊緣表面之間的間隙124內延伸。

此後，如圖10中進一步所示，可壓縮的電連接元件134可被附接至上覆於介電元件的端子130。暫時性載體可接著被移除，使得微電子封裝100如圖10中所示而呈現，並且可具有諸如上面相對於圖1A至1B、2和/或3所描述的特徵。替代而言，載體602可以是組件的永久支撐元件，其在上述的製造步驟之後仍保持在原位。

如圖11、12及13中進一步所示，現在將描述用於製造微電子封裝500的方法，諸如在前面相對於圖5所描述的微電子封裝500。如在圖11中所繪，微電子元件102是被設置在暫時性載體704上，使得微電子元件102的接點承載面104面向並且可接觸暫時性載體704，選擇性而言可經由暫時性黏著劑。被尺寸化以容納微電子元件102之具有內部孔洞725 的模板可接著被帶入一位置而覆蓋微電子元件102的背表面514和邊緣表面108。在特定實作中，諸如圖11至13中所示，內部孔洞可以在所有維度中皆是較大的，以允許模製材料在背表面514上。可流動的(例如，液體)材料可接著被引入模具的設置有微電子元件的孔洞中，以形成接觸微電子元件的至少一個邊緣表面108的模製區域512。在一範例中，可流動材料是囊封物。此後，如圖12中所示，模板和暫時性載體可在部分地或充分地固化可流動材料之後移除，其中微電子元件102的設置有接合墊的面104面向與模製區域的主要表面122相同的方向。

一或多個介電層120可接著可選擇性地被設置在模製區域的主要表面頂上。在一或多個介電層的表面處，或在模製區域的表面處，多個接點140被形成以及跡線131被形成，其可由一或多個介電層120或模製區域的主要表面122所支撐。接點和跡線可藉由將電性傳導材料沉積在模製區域的表面122上或上覆於模製區域的介電層120的表面上而形成。

如圖13中進一步所示，多個接合導線142被形成，其電性耦合在微電子元件的面處的接合墊106與在介電層120的表面處的接點140。多個端子130可被設置在介電元件的主要表面處，端子是在模製區域的主要表面122處或上覆於模製區域的主要表面122，並且端子130被配置以與微電子封裝外部的構件連接。端子130(舉例而言)經由諸如跡線131和/或金屬化通孔的電性傳導結構與接點140電性耦合。圖13說明藉此形成的微電子封裝500。

此外，在特定實施例中，如圖11中所示的微電子元件和/或模製區域在與其面和主要表面正交的方向上的厚度可以在形成模製區域 512之後被減少。以這種方式，可以解決可能發生的翹曲問題，同時亦提供較薄的微電子封裝。

在上述實施例的另外變化例中，上覆於介電元件的介電層120(舉例而言，見圖1A)或微電子元件的介電層220(舉例而言，見圖2或圖5)的一或多者可以為順應層。舉例而言，由如同具有小於4.5GPa的楊氏模數的本質上順應的介電材料所製成的順應層可被形成在介電元件的模製區域或單塊介電區域的主要表面104頂上，及/或形成在半導體晶片頂上，並且接點、端子等等可接著被形成在此順應層上或之上。在另一範例中，可使用具有大於4.5Gpa的楊氏模數的相對厚的介電層，並且接著介電層可藉由將該層圖案化以形成開口、間隙等等而製作成順應的，例如，延伸在介電層的面積上方的一組相交的間隙，其間隔是足夠小以允許殘留的介電層的每一部分與通過間隙與其隔開的介電層的其他部分相對地或充分地機械隔離。在如圖1A至1C中所示的實施例的又另一變化例中，順應層可被形成在模製或單塊介電區域的表面122上並且在微電子元件102的面104上，並且接著進一步介電層可被形成而上覆於順應層，其中電性傳導結構(諸如，跡線、接合墊、接點、端子等等)的至少部分可被形成以接觸進一步介電層。

圖14A說明根據本發明的實施例而可製造微電子封裝的一範例。在一範例中，一或多個單塊介電區域或模製介電區域612可被定位在載體上602。在一範例中，介電區域612可具有由其周長所界定的面積，面積是等於或實質上等於面板的面積(例如，500毫米乘500毫米的正方形)，或者其可以是更小、更大或是具有不同的形狀。介電區域612具有由 邊緣表面110所界定的開口608，開口被尺寸化以容納個別的微電子元件102。介電區域612可相對於微電子元件102而定位在載體602(暫時性或永久性載體)上，使得每一個微電子元件102皆被定位以面朝上的在載體602上且在開口608的其中一者的面積內。

在一範例中，上覆於介電區域的電性傳導結構(例如，接點140、跡線以及在某些情況下的端子130)現在可以被沉積在單塊介電區域612上，或是被沉積在上覆於介電區域612或形成在介電區域612上的一或多個介電層120的表面上，或是以其他方式來提供。替代而言，上覆於介電區域的介電層120和電性傳導結構(例如，接點140、跡線以及在某些情況下的端子130)的製造可在將一或多個此單塊介電區域和微電子元件設置在暫時性載體上之前被完成。

此後，導線接合142被形成以延伸在微電子元件的接合墊106和介電元件的表面處的對應接點140之間，並且囊封物604可被形成以覆蓋導線接合142，囊封物延伸至微電子元件102和介電區域612之間的間隙124中。在某些情況下，囊封物可由順應材料所形成，以在微電子封裝的各種操作或非操作情形下容許接合導線的移動，諸如響應於施加至導線接合的經連接端部(亦即，在接合墊106和接點140處)的力。

此後，如圖14A中所示的結構可藉由在微電子封裝100之間的邊界161處將介電區域612斷開而被單粒化成個別的微電子封裝100。

圖14B說明類似的製造方法，該方法可在當介電層220和第二端子238被提供在微電子元件202的面處且電性傳導結構耦合晶片接點201與第二端子238時來使用。在特定實施例中，一或多個介電層220和傳 導結構可在將微電子元件與其他結構(諸如，介電元件612或單塊介電區域)組裝之前被形成。在另一範例中，一或多個介電層220和傳導結構可在將微電子元件與其他結構(諸如，介電元件612或單塊介電區域)組裝之後被形成。在其他態樣中，該方法是與上面相對於圖14A所述的方法相同。

圖15A說明上面相對於圖1至4或圖5至13所述的實施例的變化例，其中微電子封裝600包括多個橫向定位的微電子元件622和624，其每一者皆具有經由各自的接合導線650和652而與介電元件612上的各自接點640和642和端子(未圖示)電性耦合的接合墊606。如圖15A中所示，每一個微電子元件皆被定位在由介電元件所橫向包圍的個別面積626和628內。在特定範例中，接合導線650和652所連結到的第一和第二微電子元件的接合墊606的表面可在50微米的公差內與各自的接點640和642共平面。在進一步變化例中，一或多個附加的微電子元件可以用類似的方式被定位在單一封裝內。

圖15B說明進一步變化例，其中第一和第二微電子元件622和624被定位在由介電元件614所圍繞的共同面積630內。在這種情況下，第一微電子元件622上的至少一些接合墊606可經由接合導線654與第二微電子元件624上的至少一些接合墊606電性耦合，接合導線654被連結至各別的接合墊606。

在進一步變化例中，如圖16中所繪，微電子元件可包括第一半導體晶片702和堆疊在第一半導體晶片頂上的第二半導體晶片704，其中延伸至介電元件712上的接點740的接合導線750和752所連結到的接合 墊706和708是被設置在第一和第二半導體晶片702和704的至少一者頂上。上面參考圖1A至13以及圖15至16所描述的微電子封裝和組件可被利用於各種電子系統(諸如圖17中所示的系統1500)的建構。在特定範例中並且不具限制性而言，系統可以是平板電腦、智慧型手機、其他行動裝置，或是筆記型電腦、膝上型電腦、其他類型的處理器實施裝置或電腦。舉例而言，根據本發明的進一步實施例的系統1500可包括如上所述而結合其他電子構件1508和1510的一或多個微電子封裝或組件。

在所示的示範性系統1500中，系統可包括電路板、主機板或豎式面板(riser panel)1502(諸如，可撓性印刷電路板)，並且電路板可包括將模組或構件1506彼此互連的眾多導體1504，在圖17中僅描繪導體1504中之一者。此電路板1502可將信號輸送至系統1500中包括的微電子封裝和/或微電子組件中之每一者且從系統1500中包括的微電子封裝和/或微電子組件中之每一者輸送信號。然而，此情形僅為示範性的；在模組或構件1506之間形成電連接的任何合適結構皆可被使用。

在特定實施例中，系統1500亦可包括諸如半導體晶片1508的另一構件，以及包括可以為顯示螢幕的構件1510，但任何其他構件皆可用於系統1500中。當然，儘管為了說明清楚起見而在圖15中僅描繪兩個額外組件1508和1510，但系統1500可包括任何數目的此組件。

模組或構件1506以及構件1508和1510可安裝於以虛線示意性地描繪的共同外殼1501中，且可在必要時彼此電互連以形成所要電路。外殼1501被描繪為可用於(舉例而言)智慧型手機或行動電話的類型的可攜式外殼，且螢幕1510可曝露於外殼的表面處。在微電子封裝1506 包括光敏感元件(諸如，成像晶片)的實施例中，透鏡1511或其他光學裝置亦可被提供，以將光繞送至該結構。再者，圖17中所示的簡化系統僅僅是示範性的；可使用上面所討論的結構製造包括通常視為固定結構的系統(諸如，桌上型電腦、路由器及其類似者)的其他系統。

儘管在圖示中未具體示出或在前文中特別描述，但在各圖示和所描述的各實施例中的元件可以在本發明的另外變化例中結合在一起。

儘管本發明在此處已經參考特定實施例來加以描述，但將理解的是，這些實施例僅僅是說明本發明的原理及應用而已。因此應該理解的是，可對說明的實施例做出許多修改，並且可設計出其它配置，而不脫離如同所附的申請專利範圍所界定的本發明的精神與範疇。

100‧‧‧微電子封裝

102‧‧‧微電子元件

104‧‧‧前面

105‧‧‧背面

106‧‧‧接合墊

108‧‧‧邊緣表面

110‧‧‧邊緣表面

112‧‧‧單塊介電區域

120‧‧‧介電層

121‧‧‧介電元件

122‧‧‧表面

123‧‧‧表面

124‧‧‧間隙

130‧‧‧端子

131‧‧‧跡線

140‧‧‧接點

142‧‧‧接合導線

Claims (20)

1. 一種扇出微電子封裝，其包括：微電子元件，其具有界定平面的面、在所述面處的多個接合墊以及每一者皆在橫向於所述平面的方向上延伸的多個邊緣表面；介電元件，其包括由模製介電材料或玻璃所製成的單塊介電區域，所述介電元件具有每一者皆與所述微電子元件的對應邊緣表面並置或接觸的一或多個邊緣表面以及上覆於所述單塊介電區域而在所述介電元件的主要表面處的多個端子和多個接點，每一個端子皆被配置以與所述封裝外部的構件連接，所述端子經由在所述介電元件上所支撐的跡線與所述接點耦合；以及由擠出的金屬導線所製成的多個接合導線，其每一者皆具有與所述多個接合墊的其中一個接合墊連結的第一端和與所述多個接點的其中一個接點連結的第二端，並且跨越所述微電子元件和所述介電元件的對應的所述邊緣表面，其中所述端子的至少一些經由所述接合導線與所述接合墊的至少一些電性耦合。
2. 如申請專利範圍第1項所述的微電子封裝，其中所述微電子元件包括第一微電子元件和第二微電子元件，其中所述接合導線所連結到的所述第一微電子元件和所述第二微電子元件的所述接合墊的表面在50微米的公差內與各自的所述接點共平面。
3. 如申請專利範圍第1項所述的微電子封裝，其中所述微電子元件包括第一半導體晶片和堆疊在所述第一半導體晶片頂上的第二半導體晶片，其中所述接合導線所連結到的所述接合墊被設置在所述第一半導體晶片和 所述第二半導體晶片的至少一者頂上。
4. 如申請專利範圍第1項所述的微電子封裝，其中所述介電元件進一步包括被沉積在所述單塊介電區域頂上的至少一個介電層，其中所述接點、所述端子或所述跡線的至少一者是由一或多個被沉積的所述介電層所支撐。
5. 如申請專利範圍第1項所述的微電子封裝，其中所述介電元件包括接觸所述微電子元件的至少一個所述邊緣表面的模製區域。
6. 如申請專利範圍第1項所述的微電子封裝，其中所述介電元件具有面對所述微電子元件的至少一個所述邊緣表面的至少一個邊緣表面，而在所述介電元件的至少一個所述邊緣表面和所述微電子元件的至少一個所述邊緣表面之間具有間隙，其中所述接合導線的至少一些跨越所述間隙。
7. 如申請專利範圍第1項所述的微電子封裝，進一步包括提供在所述端子頂上的可壓縮(collapsible)電連接元件，其中在壓縮狀態中所述可壓縮電連接元件在所述主要表面上的最小高度是大於所述接合導線在所述主要表面上的最大線環高度(loop height)。
8. 如申請專利範圍第1項所述的微電子封裝，其中所述微電子元件包括半導體晶片，其具有表面、在所述半導體晶片的所述表面處的多個晶片接點以及被沉積在所述半導體晶片的所述表面上的介電層，其中所述接合墊的至少一些經由所述介電層所支撐的跡線與所述晶片接點電性耦合。
9. 如申請專利範圍第8項所述的微電子封裝，進一步包括在所述微電子元件的所述面處且由所述介電層所支撐的第二端子，所述第二端子被配置以與所述微電子封裝外部的至少一個構件連接，所述第二端子的至少一 些與所述晶片接點電性耦合。
10. 如申請專利範圍第1項所述的微電子封裝，其中所述微電子元件包括半導體晶片，其具有表面、在所述半導體晶片的所述表面處的多個晶片接點、被沉積在所述半導體晶片的所述表面上的介電層以及從所述晶片接點延伸而由所述介電層所支撐的跡線，所述微電子封裝進一步包括在所述微電子元件的所述面處的第二端子，所述第二端子的至少一些經由所述跡線與所述晶片接點電性耦合。
11. 一種扇出微電子封裝，其包括：微電子元件，其具有界定平面的前面、相對於所述前面的背面、在所述前面處的多個接合墊以及每一者皆在橫向於所述平面的方向上延伸的多個邊緣表面，其中所述背面暴露於所述微電子封裝的外部；介電元件，其具有每一者皆與所述微電子元件的對應邊緣表面並置或接觸的一或多個邊緣表面以及在所述介電元件的主要表面處的多個端子以及多個接點，所述多個接點經由在所述介電元件上所支撐的跡線與所述端子電性耦合，所述端子被配置以與所述封裝外部的構件連接；以及由擠出的金屬導線所製成的多個接合導線，其每一者皆具有與所述多個接合墊的其中一個接合墊連結的第一端和與所述多個接點的其中一個接點連結的第二端，並且跨越所述微電子元件和所述介電元件的對應的所述邊緣表面，其中所述端子的至少一些經由所述接合導線與所述接合墊的至少一些電性耦合。
12. 如申請專利範圍第11項所述的微電子封裝，其中所述端子包括實質剛性的金屬柱，其中所述金屬柱在所述主要表面上的最小高度是大於所 述接合導線在所述主要表面上的最大線環高度。
13. 一種製造扇出微電子封裝的方法，其包括：形成由擠出的金屬導線所製成的多個接合導線，所述多個接合導線每一者皆連結至在微電子元件的面處的接合墊和在介電元件的主要表面處的接點，所述微電子元件和所述介電元件相對於彼此而定位，使得所述介電元件的邊緣表面與所述微電子元件的對應邊緣表面並置，而在並置的所述邊緣表面之間具有間隙，每一個接合導線皆延伸跨越所述微電子元件和所述介電元件的並置的所述邊緣表面，其中在所述介電元件的所述主要表面處的多個端子與所述接點電性耦合並且被配置以與所述封裝外部的構件連接，所述端子的至少一些經由所述接點和所述接合導線與所述接合墊電性耦合，其中所述介電元件包括由模製介電材料或玻璃所製成的單塊介電區域，並且所述多個端子和所述接點上覆於所述單塊介電區域。
14. 申請專利範圍第13項所述的方法，其中所述介電元件包括所述單塊介電區域和上覆於所述單塊介電區域的介電層，所述方法進一步包括將所述介電層沉積在所述單塊介電區域上並且接著形成以下的至少一者：由所述介電層所支撐的至少一些接點或至少一些端子。
15. 申請專利範圍第13項所述的方法，其中所述微電子元件包括半導體晶片，其具有表面、在所述表面處的多個晶片接點以及上覆於所述半導體晶片的所述表面的介電層，所述方法進一步包括：在形成所述接合導線之前，將所述介電層沉積在所述半導體晶片的所述表面上並且接著形成以下的至少一者：由所述介電層所支撐的至少一些接合墊，或是由所述介電 層所支撐的至少一些跡線，所述至少一些接合墊經由所述跡線電性耦合至所述晶片接點。
16. 如申請專利範圍第15項所述的方法，其中所述微電子元件包括半導體晶片，其具有表面和在所述晶片的所述表面處的多個晶片接點，其中所述接合墊經由從所述晶片接點延伸的金屬化通孔和在與所述半導體晶片的所述表面平行的方向上從所述金屬化通孔延伸的跡線與所述晶片的所述接點電性耦合。
17. 一種製造扇出微電子封裝的方法，其包括：將可流動的介電材料引入模具的設置有微電子元件的孔洞中，以形成接觸所述微電子元件的至少一個邊緣表面的模製區域；形成上覆於所述模製區域的表面的多個電性傳導接點以及多個電性傳導端子；形成由擠出的導線所製成的多個接合導線，所述多個接合導線每一者皆與在所述微電子元件的面處的多個接合墊的其中一個接合墊連結，並且每一個接合導線皆與所述多個接點的其中一個接點連結，其中所述端子被配置以與所述微電子封裝外部的構件連接，所述端子經由所述接點和所述接合導線與所述接合墊電性耦合。
18. 如申請專利範圍第17項所述的方法，其中所述形成電性傳導端子和電性傳導接點包括沉積至少一個介電層以上覆於所述模製區域的所述表面，並且將電性傳導材料沉積在所述至少一個介電層上。
19. 如申請專利範圍第17項所述的方法，其中所述端子是第一端子，所述方法進一步包括在所述微電子元件的所述面處形成第二端子，所述第 二端子被配置以與所述微電子封裝外部的至少一個構件連接，所述第二端子與所述接合墊電性耦合。
20. 如申請專利範圍第17項所述的方法，其中所述接合導線所連結到的所述接合墊的表面在50微米的公差內與所述接合導線所連結到的所述接點的表面共平面。