TW201703136A - 半導體裝置及其製造方法 - Google Patents

Abstract

在樹脂封裝型的半導體裝置中，在導電性的晶片焊墊DP上，透過具有絶緣性的接合材料BD2搭載半導體晶片CP2，並透過具有導電性的接合材料BD1搭載半導體晶片CP1。半導體晶片CP2的第1側面與第2側面交叉所形成之第1邊被接合材料BD2所覆蓋之部分的第1長度，比半導體晶片CP1的第3側面與第4側面交叉所形成之第2邊被接合材料BD1所覆蓋之部分的第2長度更大。

Description

半導體裝置及其製造方法

本發明係關於一種半導體裝置以及其製造方法，其可適當應用於例如將複數個半導體晶片並排配置並製成封裝件的半導體裝置以及其製造方法。

在晶片焊墊上搭載半導體晶片，將半導體晶片的焊墊電極與引線透過導線電連接，並將該等構件以樹脂封裝，藉此便可製得半導體封裝件態樣的半導體裝置。

國際公開號第WO2003／034495號（專利文獻1）記載了關於將功率半導體晶片與邏輯晶片搭載於基板的多晶片封裝件的技術。 ［先前技術文獻］ ［專利文獻］

［專利文獻1］國際公開號第WO2003／034495號

［發明所欲解決的問題］ 在將複數個半導體晶片並排配置並製成封裝件的半導體裝置中，亦期望盡可能使可靠度提高。

其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 ［解決問題的手段］

本發明一實施態樣之半導體裝置，係在導電性的晶片搭載部上，透過具有絶緣性的第1接合材料搭載第1半導體晶片，並透過具有導電性的第2接合材料搭載第2半導體晶片的樹脂封裝型的半導體裝置。然後，該第1半導體晶片的第1側面與第2側面交叉所形成之第1邊被該第1接合材料所覆蓋之部分的第1長度，比該第2半導體晶片的第3側面與第4側面交叉所形成之第2邊被該第2接合材料所覆蓋之部分的第2長度更大。

另外，本發明另一實施態樣之半導體裝置的製造方法，具有：（a）在具有導電性的晶片搭載部上，透過具有絶緣性的第1接合材料搭載第1半導體晶片，並透過具有導電性的第2接合材料搭載第2半導體晶片的步驟；以及（b）形成封裝該第1半導體晶片、該第2半導體晶片以及該晶片搭載部的至少一部分的封裝體的步驟。然後，該第1半導體晶片的第1側面與第2側面交叉所形成之第1邊被該第1接合材料所覆蓋之部分的第1長度，比該第2半導體晶片的第3側面與第4側面交叉所形成之第2邊被該第2接合材料所覆蓋之部分的第2長度更大。 ［發明的功效］

根據本發明一實施態樣，便可使半導體裝置的可靠度提高。

在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於所提及的數值，在所提及的數值以上或以下均可。再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。

以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。

另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。

（實施態樣1） 參照圖式説明本發明一實施態樣的半導體裝置。

＜關於半導體裝置（半導體封裝件）的構造＞ 圖1，係本發明一實施態樣之半導體裝置PKG的俯視圖；圖2～圖4，係半導體裝置PKG的平面透視圖；圖5，係半導體裝置PKG的仰視圖（背面圖）；圖6～圖8，係半導體裝置PKG的剖面圖。圖2，顯示出透視封裝部MR時的半導體裝置PKG的頂面側的平面透視圖。另外，圖3，顯示出在圖2中更進一步透視（省略）導線BW時的半導體裝置PKG的頂面側的平面透視圖。另外，圖4，顯示出在圖3中更進一步透視（省略）半導體晶片CP1、CP2時的半導體裝置PKG的頂面側的平面透視圖。另外，在圖1～圖4中，半導體裝置PKG的朝向相同。另外，在圖2～圖4中，將封裝部MR的外周圍的位置以虛線表示。另外，在圖1、圖2以及圖5的A－A線的位置的半導體裝置PKG的剖面，大致對應圖6，在圖1、圖2以及圖5的B－B線的位置的半導體裝置PKG的剖面，大致對應圖7，在圖1、圖2以及圖5的C－C線的位置的半導體裝置PKG的剖面，大致對應圖8。另外，圖9，係將圖2的一部分放大的部分放大平面透視圖。

圖1～圖9所示之本實施態樣的半導體裝置（半導體封裝件）PKG，係樹脂封裝型的半導體封裝件態樣的半導體裝置，在此為QFP（Quad Flat Package，四面扁平封裝）態樣的半導體裝置。以下，一邊參照圖1～圖9，一邊針對半導體裝置PKG的構造進行説明。

圖1～圖9所示之本實施態樣的半導體裝置PKG，具有：半導體晶片CP1、CP2；搭載半導體晶片CP1、CP2的晶片焊墊DP；由導電體所形成的複數條引線LD；將半導體晶片CP1、CP2的複數個焊墊電極P1、P2與複數條引線LD電連接的複數條導線BW；以及封裝該等構件的封裝部MR。

作為封裝體的封裝部（封裝樹脂部、封裝體）MR，係由例如熱硬化性樹脂材料等的樹脂材料等所構成，亦可含有填料等。例如，可用含有填料的環氧樹脂等形成封裝部MR。除了環氧系的樹脂以外，基於達到低應力化之目的等的理由，亦可使用添加了例如酚系硬化劑、矽氧橡膠以及填料等的聯苯系的熱硬化性樹脂，作為封裝部MR的材料。

封裝部MR具有：一側的主面，亦即頂面（表面）MRa；頂面MRa的相反側的主面，亦即底面（背面）MRb；以及和頂面MRa與底面MRb交叉的側面MRc1、MRc2、MRc3、MRc4（參照圖1以及圖5～圖8）。亦即，封裝部MR的外觀，形成被頂面MRa、底面MRb以及側面MRc1、MRc2、MRc3、MRc4所包圍的薄板狀。另外，在俯視下，封裝部MR的各側面MRc1、MRc2、MRc3、MRc4，亦可視為係封裝部MR的邊。

封裝部MR的頂面MRa以及底面MRb的平面形狀，形成例如矩形形狀，亦可使該矩形（平面矩形）的角部帶有圓形。另外，亦可截去該矩形（平面矩形）的4個角部之中的任何角部。當封裝部MR的頂面MRa以及底面MRb的平面形狀為矩形時，封裝部MR，與其厚度交叉的平面形狀（外形形狀）為矩形（四角形）。在封裝部MR的側面MRc1、MRc2、MRc3、MRc4之中，側面MRc1與側面MRc3互相對向，側面MRc2與側面MRc4互相對向，側面MRc1與側面MRc2、MRc4互相交叉，側面MRc3與側面MRc2、MRc4互相交叉。

複數條引線（引線部）LD，係由導電體所構成，宜由銅（Cu）或銅合金等的金屬材料所構成。複數條引線LD，各自的一部分被封裝在封裝部MR內，另一部分則從封裝部MR的側面往封裝部MR的外部突出。以下，將引線LD之中的位在封裝部MR內的部分稱為內引線部，並將引線LD之中的位在封裝部MR外的部分稱為外引線部。

另外，本實施態樣的半導體裝置PKG，係構成各引線LD的一部分（外引線部）從封裝部MR的側面突出的構造，以下係針對該構造進行説明，惟並非僅限於該等構造，例如，亦可採用各引線LD大致並未從封裝部MR的側面突出，且各引線LD的一部分在封裝部MR的底面MRb露出的構造（QFN型的構造）等。

複數條引線LD，係由配置在封裝部MR的側面MRc1側的複數條引線LD、配置在封裝部MR的側面MRc2側的複數條引線LD、配置在封裝部MR的側面MRc3側的複數條引線LD，以及配置在封裝部MR的側面MRc4側的複數條引線LD所構成。

配置在封裝部MR的側面MRc1側的複數條引線LD的各外引線部，從封裝部MR的側面MRc1向封裝部MR外突出。另外，配置在封裝部MR的側面MRc2側的複數條引線LD的各外引線部，從封裝部MR的側面MRc2向封裝部MR外突出。另外，配置在封裝部MR的側面MRc3側的複數條引線LD的各外引線部，從封裝部MR的側面MRc3向封裝部MR外突出。另外，配置在封裝部MR的側面MRc4側的複數條引線LD的各外引線部，從封裝部MR的側面MRc4向封裝部MR外突出。

各引線LD的外引線部，以外引線部的端部附近的底面與封裝部MR的底面MRb大致位在同一平面上的方式，受到彎曲加工。引線LD的外引線部，具有作為半導體裝置PKG的外部連接用端子部（外部端子）的功能。

晶片焊墊（晶片搭載部、墊片）DP，係搭載半導體晶片CP1以及半導體晶片CP2的晶片搭載部。晶片焊墊DP的平面形狀，形成例如矩形形狀。半導體晶片CP1與半導體晶片CP2，在晶片焊墊DP上並排配置，封裝部MR，封裝晶片焊墊DP的一部分，複數條引線LD，配置在晶片焊墊DP的周圍。

晶片焊墊DP具有：側面MRc1側的邊（側面）DP1；側面MRc2側的邊（側面）DP2；側面MRc3側的邊（側面）DP3；以及側面MRc4側的邊（側面）DP4（參照圖1、圖3以及圖4）。晶片焊墊DP的邊（側面）DP1，係沿著封裝部MR的側面MRc1的邊（側面），晶片焊墊DP的邊（側面）DP2，係沿著封裝部MR的側面MRc2的邊（側面），晶片焊墊DP的邊（側面）DP3，係沿著封裝部MR的側面MRc3的邊（側面），晶片焊墊DP的邊（側面）DP4，係沿著封裝部MR的側面MRc4的邊（側面）。

配置在封裝部MR的側面MRc1側的複數條引線LD，沿著晶片焊墊DP的邊DP1配置（排列），配置在封裝部MR的側面MRc2側的複數條引線LD，沿著晶片焊墊DP的邊DP2配置（排列）。另外，配置在封裝部MR的側面MRc3側的複數條引線LD，沿著晶片焊墊DP的邊DP3配置（排列），配置在封裝部MR的側面MRc4側的複數條引線LD，沿著晶片焊墊DP的邊DP4配置（排列）。

亦即，在晶片焊墊DP的邊DP1與封裝部MR的側面MRc1之間，沿著封裝部MR的側面MRc1，配置（排列）了複數條引線LD（的內引線部），在晶片焊墊DP的邊DP2與封裝部MR的側面MRc2之間，沿著封裝部MR的側面MRc2，配置（排列）了複數條引線LD（的內引線部）。另外，在晶片焊墊DP的邊DP3與封裝部MR的側面MRc3之間，沿著封裝部MR的側面MRc3，配置（排列）了複數條引線LD（的內引線部），在晶片焊墊DP的邊DP4與封裝部MR的側面MRc4之間，沿著封裝部MR的側面MRc4，配置（排列）了複數條引線LD（的內引線部）。

在封裝部MR的底面MRb，晶片焊墊DP的底面（背面）露出。在封裝部MR的頂面MRa，晶片焊墊DP並未露出。

晶片焊墊DP係由導電體所構成，宜由銅（Cu）或銅合金等的金屬材料所構成。構成半導體裝置PKG的晶片焊墊DP與複數條引線LD若以相同材料（相同金屬材料）形成，為更佳的態樣。藉此，晶片焊墊DP以及複數條引線LD所連結的引線框架便更容易製作，使用引線框架的半導體裝置PKG的製造也變得更容易。

在構成晶片焊墊DP的平面形狀的矩形的四個角部，分別以形成一體的方式設置了懸置引線TL。各懸置引線TL，係由與晶片焊墊DP相同的材料，和晶片焊墊DP形成一體。懸置引線TL以形成一體的方式分別設置在晶片焊墊DP的外緣的四個角部，各懸置引線TL的與晶片焊墊DP連接之側的相反側的端部以到達平面矩形形狀的封裝部MR的四個角部（角落）側面的方式，在封裝部MR內延伸。懸置引線TL，在封裝部MR形成後，從封裝部MR突出的部分會被切斷，懸置引線TL的被切斷所產生之切斷剖面（端面）在封裝部MR的四個角部側面露出。

半導體晶片CP1，以其表面（主面、頂面）向上，且其背面（底面）面向晶片焊墊DP的狀態，搭載在晶片焊墊DP的頂面（主面）上（參照圖2、圖3、圖6、圖7以及圖9）。另外，半導體晶片CP2，以其表面（主面、頂面）向上，且其背面（底面）面向晶片焊墊DP的狀態，搭載在晶片焊墊DP的頂面（主面）上（參照圖2、圖3、圖6、圖8以及圖9）。在晶片焊墊DP的頂面中，搭載半導體晶片CP1之區域與搭載半導體晶片CP2之區域，彼此分開，因此，半導體晶片CP1與半導體晶片CP2，在俯視下，彼此分開。

亦即，半導體晶片CP1與半導體晶片CP2，在晶片焊墊DP的頂面上並排配置。換言之，半導體晶片CP1與半導體晶片CP2，並未互相堆疊，而係在晶片焊墊DP的頂面上彼此分開並排配置。晶片焊墊DP的平面尺寸（平面面積），比半導體晶片CP1、CP2的各平面尺寸（平面面積）更大，在俯視下，半導體晶片CP1以及半導體晶片CP2，位在晶片焊墊DP的頂面內，惟半導體晶片CP1與半導體晶片CP2並未重疊。

半導體晶片CP1的背面，透過接合材料（接合材料層、接合層）BD1與晶片焊墊DP的頂面接合（接著）固定，半導體晶片CP2的背面，透過接合材料（接合材料層、接合層）BD2與晶片焊墊DP的頂面接合（接著）固定（參照圖6～圖8）。半導體晶片CP1、CP2，被封裝在封裝部MR內，並未從封裝部MR露出。

半導體晶片CP1，於其背面（與晶片焊墊DP接合的該側的主面）形成了背面電極BE（參照圖6以及圖7）。然後，用來接合半導體晶片CP1的接合材料BD1具有導電性，透過該導電性的接合材料BD1，半導體晶片CP1的背面電極BE被接合固定於晶片焊墊DP，同時與其電連接。因此，可從晶片焊墊DP透過導電性的接合材料BD1對半導體晶片CP1的背面電極BE供給所期望的電位。半導體晶片CP1的背面電極BE，與形成在半導體晶片CP1內的功率MOSFET（對應後述的功率MOSFETQ1）的汲極電連接。作為接合材料BD1，可適當使用例如銀（Ag）膠等的導電性膠型接合材料（接著材料）。另外，作為接合材料BD1用的導電性膠型接合材料，可適當使用熱硬化型接合材料，惟在所製造的半導體裝置PKG中，接合材料BD1已經硬化。

在晶片焊墊DP的頂面之中，於半導體晶片CP1所搭載之區域，形成了銀（Ag）電鍍層GM。銀電鍍層GM，形成於晶片焊墊DP的頂面的一部分，在俯視下，半導體晶片CP1，涵蓋銀電鍍層GM。半導體晶片CP1，透過導電性的接合材料BD1搭載並接合在晶片焊墊DP的頂面的銀電鍍層GM上。亦即，半導體晶片CP1的背面電極BE，透過導電性的接合材料BD1，接合固定於晶片焊墊DP的頂面的銀電鍍層GM，同時與其電連接。因此，半導體晶片CP1的背面電極BE，便透過導電性的接合材料BD1與銀電鍍層GM，與晶片焊墊DP電連接。

銀電鍍層GM，亦可省略，當並未設置銀電鍍層GM時，半導體晶片CP1便透過接合材料BD1搭載在由銅（Cu）或銅（Cu）合金等所構成的晶片焊墊DP上。然而，於晶片焊墊DP的頂面的一部分設置銀電鍍層GM，並在該銀電鍍層GM上透過接合材料BD1搭載半導體晶片CP1，為較佳的態樣。若在由銅（Cu）或銅（Cu）合金等所構成的晶片焊墊DP的頂面形成了氧化物層，而半導體晶片CP1透過接合材料BD1搭載在該氧化物層形成區域上的話，則雖可將半導體晶片CP1的背面電極BE與晶片焊墊DP之間電連接，惟其間的連接電阻會有變高之虞。相對於此，由於銀電鍍層GM的表面比晶片焊墊DP的表面更不易被氧化，故若在晶片焊墊DP的頂面設置銀電鍍層GM，並在該銀電鍍層GM上透過接合材料BD1搭載半導體晶片CP1的話，便可將半導體晶片CP1的背面電極BE與晶片焊墊DP之間，以低電阻確實地電連接。

另一方面，於半導體晶片CP2的背面並未形成背面電極（參照圖6以及圖8）。用來接合半導體晶片CP2的接合材料BD2，並不具有導電性，而係具有絶緣性。亦即，接合材料BD2，係由絶緣性的接合材料所構成。藉此，晶片焊墊DP與半導體晶片CP2，隔著絶緣性的接合材料BD2而互相絶緣，從晶片焊墊DP透過導電性的接合材料BD1供給到半導體晶片CP1的背面電極BE的電位，便無法供給到半導體晶片CP2的背面。作為接合材料BD2，可適當使用絶緣性膠型接合材料（接著材料）。另外，作為接合材料BD2用的絶緣性膠型接合材料，雖可適當使用熱硬化型接合材料，惟在所製造的半導體裝置PKG中，接合材料BD2已經硬化。

另外，在晶片焊墊DP的頂面之中，於半導體晶片CP2所搭載之區域，並未形成銀電鍍層GM。因此，半導體晶片CP2，透過絶緣性的接合材料BD2搭載並接合在晶片焊墊DP的頂面中的並未形成銀電鍍層GM的區域上。

亦可在晶片焊墊DP的頂面中，於搭載半導體晶片CP2的區域也設置像銀電鍍層GM那樣的銀電鍍層，並在該銀電鍍層上透過接合材料BD2搭載半導體晶片CP2。然而，在晶片焊墊DP的頂面中，於搭載半導體晶片CP2的區域並未設置像銀電鍍層GM那樣的銀電鍍層，並在晶片焊墊DP的頂面中的並未形成銀電鍍層的區域上透過接合材料BD2搭載半導體晶片CP2，為較佳的態樣。亦即，在由銅或銅合金所構成的晶片焊墊DP的露出面上透過接合材料BD2搭載半導體晶片CP2，為較佳的態樣。這是因為，比起銀電鍍層GM與封裝部MR的密合性（密合強度）而言，封裝部MR與晶片焊墊DP的密合性（密合強度）較高的關係。就並無必要與晶片焊墊DP電連接的半導體晶片CP2而言，在其搭載區域不設置銀電鍍層GM，可確保封裝部MR與晶片焊墊DP的高密合性。另一方面，就有必要與晶片焊墊DP電連接的半導體晶片CP1而言，在其搭載區域設置銀電鍍層GM，可使半導體晶片CP1的背面電極BE與晶片焊墊DP之間的電連接的可靠度提高。

晶片焊墊DP，亦可具有作為用來發散半導體晶片CP1所產生之熱的散熱器的功能。半導體晶片CP1所產生之熱，可透過接合材料BD1傳導至晶片焊墊DP，並從封裝部MR所露出的晶片焊墊DP的底面（背面），發散到半導體裝置PKG的外部。由於隔設在半導體晶片CP1與晶片焊墊DP之間的接合材料BD1，具有導電性，故比起隔設在半導體晶片CP2與晶片焊墊DP之間的絶緣性的接合材料BD2而言，熱傳導率較高。隔設在半導體晶片CP1與晶片焊墊DP之間的接合材料BD1的熱傳導率較高，有利於使半導體晶片CP1所產生之熱，透過接合材料BD1以及晶片焊墊DP發散到半導體裝置PKG的外部。

另一方面，半導體晶片CP2的發熱量，比半導體晶片CP1的發熱量更小。這是因為，如後所述的，半導體晶片CP1內建了流過較大電流的功率電晶體，相對於此，半導體晶片CP2，並未內建該等功率電晶體，比起流過半導體晶片CP1的電流而言，流過半導體晶片CP2的電流較小的關係。因此，即使隔設在半導體晶片CP2與晶片焊墊DP之間的接合材料BD2，因為具有絶緣性而熱傳導率較低，也不易產生關於半導體晶片CP2的發熱的問題。

半導體晶片CP1、CP2，例如，係在由單晶矽等所構成的半導體基板（半導體晶圓）的主面上形成各種半導體元件或半導體積體電路之後，利用切割等方式將半導體基板分割成各半導體晶片所製得者。半導體晶片CP1、CP2，與其厚度交叉的平面形狀為矩形（四角形）。

半導體晶片CP1，係IPD（Intelligent Power Device，智慧型功率裝置）晶片。因此，詳細內容如後所述，惟半導體晶片CP1具有功率電晶體（對應後述的功率MOSFETQ1），以及控制該功率電晶體的控制電路（對應後述的控制電路CLC）。半導體晶片CP2，係微電腦晶片。因此，半導體晶片CP2，具有控制半導體晶片CP1（特別是半導體晶片CP1的控制電路CLC）的電路，例如具有運算電路（CPU）或記憶體電路等。半導體晶片CP2，可作為控制半導體晶片CP1的控制用晶片（控制用的半導體晶片）使用。亦即，半導體晶片CP2，係用來控制半導體晶片CP1的半導體晶片。

半導體晶片CP1，比起半導體晶片CP2而言，其平面面積更大，該平面面積的差異，係根據以下的理由。亦即，半導體晶片CP2，考慮半導體裝置PKG整體的尺寸，期望盡可能將外形尺寸縮小。相對於此，半導體晶片CP1，形成了功率電晶體，該功率電晶體，期望盡可能降低在電晶體內所產生的導通電阻。導通電阻的降低，可藉由將構成功率電晶體的複數個單位電晶體單元的通道寬度擴大而實現。因此，半導體晶片CP1的外形尺寸，比半導體晶片CP2的外形尺寸更大。

於半導體晶片CP1的表面（主面、頂面），形成了複數個焊墊電極（襯墊、結合襯墊、端子）P1（參照圖2、圖3、圖6、圖7以及圖9）。另外，於半導體晶片CP2的表面（主面、頂面），形成了複數個焊墊電極（襯墊、結合襯墊、端子）P2（參照圖2、圖3、圖6、圖8以及圖9）。另外，以下，有時會將「焊墊電極」簡稱為「襯墊」。

在此，在半導體晶片CP1中，在彼此位於相反側的2個主面之中，將形成了複數個焊墊電極P1的該側的主面稱為半導體晶片CP1的表面，並將該表面的相反側且為對向晶片焊墊DP的該側的主面稱為半導體晶片CP1的背面。同樣地，在半導體晶片CP2中，在彼此位於相反側的2個主面之中，將形成了複數個焊墊電極P2的該側的主面稱為半導體晶片CP2的表面，並將該表面的相反側且為對向晶片焊墊DP的該側的主面稱為半導體晶片CP2的背面。

半導體晶片CP1的表面，具有矩形的平面形狀（參照圖3以及圖9）。因此，半導體晶片CP1，具有連結半導體晶片CP1的表面與半導體晶片CP1的背面的4個側面SM1、SM2、SM3、SM4。亦即，半導體晶片CP1具有：一側的主面，亦即表面；表面的相反側的主面，亦即背面；以及和表面與背面交叉的側面SM1、SM2、SM3、SM4。在此，在半導體晶片CP1中，側面SM1與側面SM3彼此位於相反側，側面SM2與側面SM4彼此位於相反側，側面SM1與側面SM3互相平行，側面SM2與側面SM4互相平行，側面SM1與側面SM2、SM4正交，側面SM3與側面SM2、SM4正交。另外，在俯視下，半導體晶片CP1的各側面SM1、SM2、SM3、SM4，亦可視為係半導體晶片CP1的邊。

另外，半導體晶片CP2的表面，具有矩形的平面形狀（參照圖3以及圖9）。因此，半導體晶片CP2，具有連結半導體晶片CP2的表面與半導體晶片CP2的背面的4個側面SM5、SM6、SM7、SM8。亦即，半導體晶片CP2具有：一側的主面，亦即表面；表面的相反側的主面，亦即背面；以及和表面與背面交叉的側面SM5、SM6、SM7、SM8。在此，在半導體晶片CP2中，側面SM5與側面SM7彼此位於相反側，側面SM6與側面SM8彼此位於相反側，側面SM5與側面SM7互相平行，側面SM6與側面SM8互相平行，側面SM5與側面SM6、SM8正交，側面SM7與側面SM6、SM8正交。另外，在俯視下，半導體晶片CP2的各側面SM5、SM6、SM7、SM8，亦可視為係半導體晶片CP2的邊。

半導體晶片CP1以及半導體晶片CP2，以半導體晶片CP1的側面SM3與半導體晶片CP2的側面SM5互相對向的方式，搭載在晶片焊墊DP的頂面上（參照圖3以及圖9）。半導體晶片CP1的側面SM3與半導體晶片CP2的側面SM5互相對向，半導體晶片CP1的側面SM3與半導體晶片CP2的側面SM5，可大略平行。

在半導體晶片CP1中，側面SM1，係沿著封裝部MR的側面MRc1或晶片焊墊DP的邊DP1的側面；側面SM2，係沿著封裝部MR的側面MRc2或晶片焊墊DP的邊DP2的側面。另外，在半導體晶片CP1中，側面SM3，係沿著封裝部MR的側面MRc3或晶片焊墊DP的邊DP3的側面；側面SM4，係沿著封裝部MR的側面MRc4或晶片焊墊DP的邊DP4的側面。另外，在半導體晶片CP2中，側面SM5，係沿著封裝部MR的側面MRc1或晶片焊墊DP的邊DP1的側面；側面SM6，係沿著封裝部MR的側面MRc2或晶片焊墊DP的邊DP2的側面。另外，在半導體晶片CP2中，側面SM7，係沿著封裝部MR的側面MRc3或晶片焊墊DP的邊DP3的側面；側面SM8，係沿著封裝部MR的側面MRc4或晶片焊墊DP的邊DP4的側面。

在晶片焊墊DP的頂面上，在半導體晶片CP1、CP2之中，半導體晶片CP1配置在靠近封裝部MR的側面MRc1的該側，半導體晶片CP2配置在靠近封裝部MR的側面MRc3的該側。亦即，在晶片焊墊DP的頂面上，在半導體晶片CP1、CP2之中，半導體晶片CP1配置在靠近晶片焊墊DP的邊DP1的該側，半導體晶片CP2配置在靠近晶片焊墊DP的邊DP3的該側。

在俯視下，半導體晶片CP1的側面SM1，與配置在封裝部MR的側面MRc1側的複數條引線LD的內引線部互相對向；半導體晶片CP1的側面SM2，與配置在封裝部MR的側面MRc2側的複數條引線LD的內引線部互相對向。另外，半導體晶片CP1的側面SM3，與半導體晶片CP2的側面SM5互相對向；半導體晶片CP1的側面SM4，與配置在封裝部MR的側面MRc4側的複數條引線LD的內引線部互相對向。另外，在俯視下，半導體晶片CP2的側面SM5，與半導體晶片CP1的側面SM3互相對向；半導體晶片CP2的側面SM6，與配置在封裝部MR的側面MRc2側的複數條引線LD的內引線部互相對向。另外，半導體晶片CP2的側面SM7，與配置在封裝部MR的側面MRc3側的複數條引線LD的內引線部互相對向；半導體晶片CP2的側面SM8，與配置在封裝部MR的側面MRc4側的複數條引線LD的內引線部互相對向。

半導體晶片CP1、CP2的複數個焊墊電極P1、P2與複數條引線LD透過複數條導線（結合導線）BW分別電連接，另外，半導體晶片CP1的複數個焊墊電極P1與半導體晶片CP2的複數個焊墊電極P2，透過複數條導線BW分別電連接。

亦即，半導體晶片CP1的複數個焊墊電極P1，係由透過導線BW與引線LD電連接的焊墊電極P1，以及透過導線BW與半導體晶片CP2的焊墊電極P2電連接的焊墊電極P1所構成。另外，半導體晶片CP2的複數個焊墊電極P2，係由透過導線BW與引線LD電連接的焊墊電極P2，以及透過導線BW與半導體晶片CP1的焊墊電極P1電連接的焊墊電極P2所構成。另外，半導體裝置PKG，具有複數條導線BW，該等複數條導線BW，係由將半導體晶片CP1的焊墊電極P1與引線LD電連接的導線BW、將半導體晶片CP2的焊墊電極P2與引線LD電連接的導線BW，以及將半導體晶片CP1的焊墊電極P1與半導體晶片CP2的焊墊電極P2電連接的導線BW所構成。

另外，在形成於半導體晶片CP1的表面的複數個焊墊電極P1之中，沿著側面SM1配置的複數個焊墊電極P1，與配置在封裝部MR的側面MRc1側的複數條引線LD，透過複數條導線BW分別電連接。另外，在形成於半導體晶片CP1的表面的複數個焊墊電極P1之中，沿著側面SM2配置的複數個焊墊電極P1，與配置在封裝部MR的側面MRc2側的複數條引線LD，透過複數條導線BW分別電連接。另外，在形成於半導體晶片CP1的表面的複數個焊墊電極P1之中，沿著側面SM4配置的複數個焊墊電極P1，與配置在封裝部MR的側面MRc4側的複數條引線LD，透過複數條導線BW分別電連接。另外，在形成於半導體晶片CP2的表面的複數個焊墊電極P2之中，沿著側面SM6配置的複數個焊墊電極P2，與配置在封裝部MR的側面MRc2側的複數條引線LD，透過複數條導線BW分別電連接。另外，在形成於半導體晶片CP2的表面的複數個焊墊電極P2之中，沿著側面SM7配置的複數個焊墊電極P2，與配置在封裝部MR的側面MRc3側的複數條引線LD，透過複數條導線BW分別電連接。另外，在形成於半導體晶片CP2的表面的複數個焊墊電極P2之中，沿著側面SM8配置的複數個焊墊電極P2，與配置在封裝部MR的側面MRc4側的複數條引線LD，透過複數條導線BW分別電連接。另外，在形成於半導體晶片CP1的表面的複數個焊墊電極P1之中的沿著側面SM3配置的複數個焊墊電極P1，與在形成於半導體晶片CP2的表面的複數個焊墊電極P2之中的沿著側面SM5配置的複數個焊墊電極P2，透過複數條導線BW分別電連接。

另外，形成於半導體晶片CP1的表面的複數個焊墊電極P1，包含複數個源極用焊墊電極P1S（參照圖9）。在半導體晶片CP1的表面中，源極用焊墊電極P1S，沿著側面SM1複數配置，且分別與配置在封裝部MR的側面MRc1側的引線LD透過導線BW電連接。因此，源極用焊墊電極P1S，為透過導線BW與引線LD電連接的焊墊電極P1所包含。源極用焊墊電極P1S，係源極用的焊墊電極（襯墊、結合襯墊），與形成在半導體晶片CP1內的功率電晶體（對應後述的功率MOSFETQ1）的源極電連接。源極用焊墊電極P1S，在半導體晶片CP1的表面中，可沿著側面SM1配置複數個，亦可配置成與側面SM1間隔某種程度的距離。

導線（結合導線）BW，係導電性的連接構件，更特定而言係導電性的導線。導線BW，由於係由金屬所構成，故亦可視為係金屬線（金屬細線）。導線BW，被封裝在封裝部MR內，並未從封裝部MR露出。在各引線LD中，導線BW的連接部位，係位在封裝部MR內的內引線部。

在半導體裝置PKG所具有的複數條導線BW（對應圖2所示的導線BW）中，亦可將全部的導線BW設為相同的粗細（直徑）。然而，在半導體裝置PKG所具有的複數條導線BW（對應圖2所示的導線BW）中，若將連接半導體晶片CP1的源極用焊墊電極P1S與引線LD的導線BW的粗細（直徑），設為比其他的導線BW的粗細（直徑）更大，則為較佳的態樣。亦即，在半導體裝置PKG所具有的複數條導線BW（對應圖2所示的導線BW）之中，若將源極用焊墊電極P1S所連接之導線BW的粗細（直徑），設成比源極用焊墊電極P1S以外的焊墊電極P1、P2所連接之導線BW的粗細（直徑）更大，則為較佳的態樣。其理由，如以下所述。

亦即，由於將半導體晶片CP1的源極用焊墊電極P1S與引線LD連接的導線BW，比其他的導線BW流過更大的電流，故藉由將粗細（直徑）設為較大，便可降低電阻並減少損失。另一方面，由於將半導體晶片CP1的源極用焊墊電極P1S與引線LD連接的導線BW以外的導線BW，並未流過這麼大的電流，故藉由將導線BW的粗細（直徑）設為較小，便可縮小該導線BW所連接之焊墊電極P1、P2的尺寸，有利於半導體晶片CP1、CP2的小型化。試舉一例，將源極用焊墊電極P1S所連接之導線BW的直徑設為35μm左右，源極用焊墊電極P1S以外的焊墊電極P1、P2所連接之導線BW的直徑，便可設為20μm左右。

作為導線BW，可適當使用金（Au）導線、銅（Cu）導線，或鋁（Al）導線等。

另外，如上所述的，亦可針對源極用焊墊電極P1S所連接的導線BW，將粗細（直徑）設為較大，同時使用銅導線，針對源極用焊墊電極P1S以外的焊墊電極P1、P2所連接的導線BW，將粗細（直徑）設為較小，同時使用金導線。亦即，可使源極用焊墊電極P1S所連接之導線BW與源極用焊墊電極P1S以外的焊墊電極P1、P2所連接之導線BW的材料相異，針對前者，使用直徑較大的銅（Cu）導線，針對後者使用直徑較小的金（Au）導線。藉由對直徑較大的導線BW（亦即源極用焊墊電極P1S所連接之導線BW），使用銅（Cu）導線，便可抑制半導體裝置PKG的製造成本。另外，藉由對直徑較小的導線BW（亦即源極用焊墊電極P1S以外的焊墊電極P1、P2所連接之導線BW），使用金（Au）導線，即使將連接該導線BW的焊墊電極P1、P2的尺寸縮小，仍可對較小的焊墊電極P1、P2輕易且確實地連接導線BW。這是因為，對較小的襯墊，金導線比銅導線更容易連接的關係。藉此，便可一邊抑制製造成本，一邊達到提高導線BW的連接可靠度之目的。

另外，若就焊墊電極P1、P2的尺寸等而言，對焊墊電極P1、P2連接銅導線不會有問題的話，則除了源極用焊墊電極P1S所連接的導線BW之外，針對源極用焊墊電極P1S以外的焊墊電極P1、P2所連接的導線BW亦可使用銅（Cu）導線。亦即，針對半導體裝置PKG所具有的全部的導線BW，均可使用銅（Cu）導線。藉此，便可更進一步抑制半導體裝置PKG的製造成本。

＜關於半導體裝置的製造步驟＞ 接著，針對上述圖1～圖9所示之半導體裝置PKG的製造步驟進行説明。圖10，係表示上述圖1～圖9所示之半導體裝置PKG的製造步驟的流程圖。圖11～圖15，係半導體裝置PKG的製造步驟中的剖面圖。另外，圖11～圖15，顯示出相當於上述圖6的剖面。

欲製造半導體裝置PKG，首先，準備引線框架LF以及半導體晶片CP1、CP2（圖10的步驟S1）。

如圖11所示的，引線框架LF，以形成一體的方式具有：框架框（圖中未顯示）、連結於框架框的複數條引線LD，以及透過複數條懸置引線TL連結於框架框的晶片焊墊DP。

在步驟S1中，引線框架LF的準備、半導體晶片CP1的準備，以及半導體晶片CP2的準備，可依照任何順序實行，亦可同時實行。

接著，如圖12所示的，實行半導體晶片CP1、CP2的晶片結合步驟，將半導體晶片CP1透過導電性的接合材料BD1搭載並接合在引線框架的晶片焊墊DP上，並將半導體晶片CP2透過絶緣性的接合材料BD2搭載並接合在引線框架的晶片焊墊DP上（圖10的步驟S2）。由於在半導體晶片CP1的背面形成了背面電極BE，故在步驟S2中，半導體晶片CP1的背面電極BE，透過導電性的接合材料BD1與晶片焊墊DP接合。針對步驟S2，會在之後更詳細地説明。

在實行過步驟S2的晶片結合步驟之後，如圖13所示的，實行導線結合步驟（圖10的步驟S3）。

在該步驟S3中，將半導體晶片CP1的複數個焊墊電極P1與引線框架LF的複數條引線LD之間、半導體晶片CP2的複數個焊墊電極P2與引線框架LF的複數條引線LD之間，以及半導體晶片CP1的複數個焊墊電極P1與半導體晶片CP2的複數個焊墊電極P2之間，透過複數條導線BW分別電連接。

如上所述的，當將連接半導體晶片CP1的源極用焊墊電極P1S與引線LD的導線BW的粗細（直徑），設為比其他的導線BW的粗細（直徑）更大時，在步驟S3中，宜將導線結合步驟分2階段實行。亦即，首先，第1階段，實行使用直徑較大之導線BW的導線結合，然後第2階段，實行使用直徑較小之導線BW的導線結合。

具體而言，首先第1階段，實行上述圖10所示的針對導線BW的導線結合。藉此，將半導體晶片CP1的複數個源極用焊墊電極P1S與複數條引線LD之間，透過直徑較大的導線BW分別電連接。之後，實行上述圖11所示的針對導線BW的導線結合。藉此，將源極用焊墊電極P1S以外的半導體晶片CP1的複數個焊墊電極P1與複數條引線LD之間、半導體晶片CP2的複數個焊墊電極P2與複數條引線LD之間，以及半導體晶片CP1的複數個焊墊電極P1與半導體晶片CP2的複數個焊墊電極P2之間，透過直徑較小的導線BW分別電連接。

直徑較小的導線比直徑較大的導線更容易變形。因此，在步驟S3中，藉由先實行使用直徑較大之導線BW的導線結合，之後再實行使用直徑較小之導線BW的導線結合，便可降低在步驟S3的導線結合步驟中造成導線BW變形的可能性。

接著，實行成模步驟（樹脂成形步驟）的樹脂封裝，如圖14所示的，利用封裝部MR封裝半導體晶片CP1、CP2以及與其連接的複數條導線BW（圖10的步驟S4）。藉由該步驟S4的成模步驟，形成封裝半導體晶片CP1、CP2、晶片焊墊DP、複數條引線LD的內引線部、複數條導線BW以及懸置引線TL的封裝部MR。

接著，對從封裝部MR露出的引線LD的外引線部，因應需要實施電鍍處理，然後在封裝部MR的外部，將引線LD以及懸置引線TL在既定的位置切斷，使其從引線框架LF的框架框分離（圖10的步驟S5）。

接著，如圖15所示的，對從封裝部MR突出的引線LD的外引線部進行彎曲加工（引線加工、引線成形）（圖10的步驟S6）。

如是，製造出上述圖1～圖9所示的半導體裝置PKG。

＜關於晶片結合步驟＞ 針對上述步驟S2的晶片結合步驟的詳細內容，參照圖式進行説明。圖16～圖19，係表示上述圖10的流程之中的步驟S2的晶片結合步驟的詳細內容的流程圖。另外，圖20～圖30，係半導體裝置PKG的製造步驟中的俯視圖或剖面圖。在圖20～圖30之中，圖20、圖21、圖23、圖25、圖27、圖29以及圖30，係俯視圖；圖22、圖24、圖26以及圖28，顯示出相當於上述圖6的剖面。另外，圖20的A1－A1線的剖面圖對應上述圖11；圖21的A1－A1線的剖面圖對應圖22；圖23的A1－A1線的剖面圖對應圖24；圖25的A1－A1線的剖面圖對應圖26；圖27的A1－A1線的剖面圖對應圖28。

圖20，顯示出實行步驟S2的晶片結合步驟之前的階段的引線框架LF的俯視圖，其顯示出之後取得1個半導體裝置PKG的區域的俯視圖。圖21、圖23、圖25、圖27、圖29以及圖30，顯示出與圖20相同的平面區域。

步驟S2，具體而言，可按照圖16的方式實行。

亦即，首先，如圖21以及圖22所示的，對晶片焊墊DP的頂面的半導體晶片CP2的搭載預定區域供給絶緣性的接合材料BD2（圖16的步驟S2a）。

然後，如圖23以及圖24所示的，在晶片焊墊DP的頂面上透過接合材料BD2搭載半導體晶片CP2（圖16的步驟S2b）。

接合材料BD2，宜由絶緣性膠型接合材料（接著材料）所構成。在步驟S2a、S2b中，接合材料BD2尚未硬化，呈現具有粘性的膠狀。

作為接合材料BD2，若使用含有絶緣性間隔件（絶緣性粒子、絶緣性間隔件粒子）的絶緣性膠型接合材料（接著材料），則為更佳的態樣。藉由接合材料BD2中所含之絶緣性間隔件隔設在半導體晶片CP2與晶片焊墊DP之間，便可確保半導體晶片CP2與晶片焊墊DP之間的間隔。亦即，半導體晶片CP2與晶片焊墊DP之間的間隔，與接合材料BD2中所含之絶緣性間隔件的大小（直徑）大略相同。藉此，便可防止隔設在半導體晶片CP2與晶片焊墊DP之間的接合材料BD2的厚度變薄，並可將所期望之厚度的接合材料BD2隔設在半導體晶片CP2與晶片焊墊DP之間。藉此，便可防止隔設在半導體晶片CP2與晶片焊墊DP之間的接合材料BD2的厚度變薄導致半導體晶片CP2與晶片焊墊DP之間的耐壓降低。

接合材料BD2中所含之絶緣性間隔件，由例如異丁烯酸酯共聚物等所構成，其大小（平均粒徑），可為例如10～40μm左右。藉此，隔設在半導體晶片CP2與晶片焊墊DP之間的接合材料BD2的厚度，便可為例如10～40μm左右。

然後，如圖25以及圖26所示的，對晶片焊墊DP的頂面的半導體晶片CP1的搭載預定區域供給導電性的接合材料BD1（圖16的步驟S2c）。

然後，如圖27以及圖28所示的，在晶片焊墊DP的頂面上透過接合材料BD1搭載半導體晶片CP1（圖16的步驟S2d）。

接合材料BD1，宜由銀（Ag）膠等的導電性膠型接合材料（接著材料）所構成。在步驟S2c、S2d中，接合材料BD1尚未硬化，呈現具有粘性的膠狀。

作為接合材料BD1，若使用含有絶緣性間隔件（絶緣性粒子、絶緣性間隔件粒子）的導電性膠型接合材料（接著材料），則為更佳的態樣。藉由接合材料BD1中所含之絶緣性間隔件隔設在半導體晶片CP1與晶片焊墊DP之間，便可確保半導體晶片CP1與晶片焊墊DP之間的間隔。亦即，半導體晶片CP1與晶片焊墊DP之間的間隔，與接合材料BD1中所含之絶緣性間隔件的大小（直徑）大略相同。藉此，便可防止隔設在半導體晶片CP1與晶片焊墊DP之間的接合材料BD1的厚度變薄，並可將所期望的厚度的接合材料BD1隔設在半導體晶片CP1與晶片焊墊DP之間。若隔設在半導體晶片CP1與晶片焊墊DP之間的接合材料BD1的厚度變薄，則半導體晶片CP1與晶片焊墊DP之間的接合材料BD1會有容易因為熱應力等而發生裂縫之虞，藉由在接合材料BD1中含有絶緣性間隔件，便可消除該等疑慮。

接合材料BD1中所含之絶緣性間隔件的大小（平均粒徑），可為例如10～20μm左右。藉此，隔設在半導體晶片CP1與晶片焊墊DP之間的接合材料BD1的厚度，便可為例如10～20μm左右。

之後，實行熱處理（烘烤處理），使接合材料BD1以及接合材料BD2硬化（圖16的步驟S2e）。若在步驟S2a所供給的接合材料BD2與在步驟S2c所供給的接合材料BD1，均為熱硬化型的接合材料，則可在步驟S2e中，藉由實行熱處理，使接合材料BD1、BD2硬化。

藉此，半導體晶片CP1，透過接合材料BD1搭載並固定在引線框架的晶片焊墊DP上，半導體晶片CP2，透過接合材料BD2搭載並固定在引線框架的晶片焊墊DP上。

如是，便可實現步驟S2的晶片結合步驟。

步驟S2，亦可按照圖17的方式實行。

亦即，首先，如圖21以及圖22所示的，對晶片焊墊DP的頂面的半導體晶片CP2的搭載預定區域供給絶緣性的接合材料BD2（圖17的步驟S2a）。接合材料BD2的材料，與在圖21～圖24的態樣中所説明者相同。

然後，如圖23以及圖24所示的，在晶片焊墊DP的頂面上透過接合材料BD2搭載半導體晶片CP2（圖17的步驟S2b）。

然後，實行熱處理（烘烤處理），使接合材料BD2硬化（圖17的步驟S2e1）。若在步驟S2a所供給的接合材料BD2為熱硬化型的接合材料，則可在步驟S2e1中，藉由實行熱處理使接合材料BD2硬化。

藉此，半導體晶片CP2，透過接合材料BD2搭載並固定在引線框架的晶片焊墊DP上。

然後，如圖25以及圖26所示的，對晶片焊墊DP的頂面的半導體晶片CP1的搭載預定區域供給導電性的接合材料BD1（圖16的步驟S2c）。接合材料BD1的材料，與在圖25～圖28的態樣中所説明者相同。

然後，如圖27以及圖28所示的，在晶片焊墊DP的頂面上透過接合材料BD1搭載半導體晶片CP1（圖17的步驟S2d）。

之後，實行熱處理（烘烤處理），使接合材料BD1硬化（圖17的步驟S2e2）。若在步驟S2c所供給的接合材料BD1為熱硬化型的接合材料，則可在步驟S2e2中，藉由熱處理使接合材料BD1硬化。

藉此，半導體晶片CP1，透過接合材料BD1搭載並固定在引線框架的晶片焊墊DP上。

如是，便可實現步驟S2的晶片結合步驟。

圖21以及圖22，顯示出在步驟S2a中從噴嘴（接合材料BD2供給用的噴嘴）將接合材料BD2供給到晶片焊墊DP上的態樣，圖25以及圖26，顯示出在步驟S2c中從噴嘴（接合材料BD1供給用的噴嘴）將接合材料BD1供給到晶片焊墊DP上的態樣。作為其他的態樣，亦可在步驟S2a中，利用印刷法將接合材料BD2供給（印刷）到晶片焊墊DP上，該態樣顯示於圖29。另外，在步驟S2c中，亦可利用印刷法將接合材料BD1供給（印刷）到晶片焊墊DP上，該態樣顯示於圖30。

另外，圖21以及圖29，係俯視圖，為了使圖式更容易檢視，對供給到晶片焊墊DP上的接合材料BD2附上影線，另外，圖25以及圖30，亦為俯視圖，為了使圖式更容易檢視，對供給到晶片焊墊DP上的接合材料BD1附上影線。另外，在圖21以及圖29中，將步驟S2b搭載半導體晶片CP2的位置（半導體晶片CP2的搭載預定位置）以虛線表示。另外，在圖25以及圖30中，將步驟S2d搭載半導體晶片CP1的位置（半導體晶片CP1的搭載預定位置）以虛線表示。

圖16的流程與圖17的流程的差異在於，圖16的流程的態樣，係將接合材料BD1的硬化與接合材料BD2的硬化，以同一步驟（同一熱處理步驟）實行，相對於此，圖17的流程的態樣，係將接合材料BD1的硬化與接合材料BD2的硬化，以各別步驟實行。亦即，圖16的流程的態樣，將接合材料BD1的硬化與接合材料BD2的硬化，利用步驟S2e的熱處理實行，另一方面，在圖17的流程的態樣中，接合材料BD1的硬化係利用步驟S2e2的熱處理實行，接合材料BD2的硬化係利用步驟S2e1的熱處理實行。

圖16的流程與圖17的流程的共通點在於，首先，實行步驟S2a、S2b，在晶片焊墊DP的頂面上透過接合材料BD2搭載半導體晶片CP2，之後，實行步驟S2c、S2d，在晶片焊墊DP的頂面上透過接合材料BD1搭載半導體晶片CP1。

圖18，係對應在圖16的流程中，將步驟S2a、S2b與步驟S2c、S2d的順序對調，先實行步驟S2c以及步驟S2d，然後再實行步驟S2a以及步驟S2b的態樣。另外，圖19，係對應在圖17的流程中，將步驟S2a、S2b、S2e1與步驟S2c、S2d、S2e2的順序對調，先實行步驟S2c、步驟S2d以及步驟S2e2，然後再實行步驟S2a、步驟S2b以及步驟S2e1的態樣。

作為步驟S2的晶片結合步驟，使用圖16的流程、圖17的流程、圖18的流程以及圖19的流程的其中任一流程均可。

然而，作為步驟S2的晶片結合步驟，不採用圖18的流程或圖19的流程，而係採用圖16的流程以及圖17的流程的其中之一，為較佳的態樣。亦即，宜以圖16的流程或圖17的流程所示的順序，實行各步驟，因此，宜先實行步驟S2a以及步驟S2b，然後實行步驟S2c以及步驟S2d。其理由，如以下所述。

亦即，半導體晶片CP1，具有背面電極BE，有必要將該背面電極BE與晶片焊墊DP電連接。另一方面，半導體晶片CP2，不具有背面電極，並未與晶片焊墊DP電連接，而係有必要形成電性絶緣。因此，半導體晶片CP1用的晶片結合材料（在此為接合材料BD1）具有導電性，半導體晶片CP2用的晶片結合材料（在此為接合材料BD2）具有絶緣性。然而，若具有導電性的晶片結合材料（在此為接合材料BD1）的一部分，附著於晶片焊墊DP的半導體晶片CP2的搭載預定區域，並在其上搭載半導體晶片CP2的話，則會有妨礙半導體晶片CP2與晶片焊墊DP之間的絶緣，並導致半導體晶片CP2與晶片焊墊DP之間電連接（短路）之虞。當半導體晶片CP2與晶片焊墊DP之間電連接（短路）時，由於會在製造後的檢査步驟，將產生該等現象的半導體裝置剔除，故會使半導體裝置的製造產能降低，並導致半導體裝置的製造成本的增加。因此，有必要盡可能防止具有導電性的晶片結合材料（在此為接合材料BD1）附著於晶片焊墊DP的半導體晶片CP2的搭載預定區域。

相對於此，圖16的流程的態樣或圖17的流程的態樣，係先實行步驟S2a以及步驟S2b，將半導體晶片CP2透過絶緣性的接合材料BD2搭載在晶片焊墊DP的頂面上，之後，實行步驟S2c以及步驟S2d，將半導體晶片CP1透過導電性的接合材料BD1搭載在晶片焊墊DP的頂面上。因此，係在半導體晶片CP2已經透過絶緣性的接合材料BD2搭載在晶片焊墊DP的頂面上的狀態下，在步驟S2c對晶片焊墊DP的頂面上供給導電性的晶片結合材料（在此為接合材料BD1）。因此，便可輕易防止具有導電性的晶片結合材料（在此為接合材料BD1）附著於晶片焊墊DP的半導體晶片CP2的搭載預定區域，藉此，便可輕易防止半導體晶片CP2與晶片焊墊DP之間透過導電性的晶片結合材料電連接（短路）。因此，可使半導體裝置的製造產能提高，另外，可降低半導體裝置的製造成本。因此，步驟S2的晶片結合步驟，宜以圖16的流程或圖17的流程所示的順序，實行各步驟，亦即，宜先實行步驟S2a以及步驟S2b，然後再實行步驟S2c以及步驟S2d。

另外，由於有必要使半導體晶片CP1的背面電極BE透過導電性的接合材料BD1與晶片焊墊DP電連接，故形成良好的透過導電性的接合材料BD1的半導體晶片CP1與晶片焊墊DP的接合狀態，相當重要。然而，若在對晶片焊墊DP上供給接合材料BD1之後，且在實行接合材料BD1的硬化步驟之前，接合材料BD1中的溶劑揮發掉的話，則會有接合材料BD1的接合性降低之虞。因此，在對晶片焊墊DP上供給接合材料BD1之後到實行接合材料BD1的硬化步驟所需要的時間，宜縮短到某種程度，藉此，便可抑制或防止在實行接合材料BD1的硬化步驟之前接合材料BD1中的溶劑揮發掉。從該觀點來看，圖16的流程以及圖17的流程仍為較佳的態樣。

亦即，比起圖18的流程以及圖19的流程而言，圖16的流程以及圖17的流程，更可縮短從半導體晶片CP1的搭載步驟（步驟S2d）到接合材料BD1的硬化步驟（步驟S2e、S2e2）之間的時間。由於圖16的流程以及圖17的流程，可抑制或防止在步驟S2c對晶片焊墊DP上供給接合材料BD1之後，且在接合材料BD1的硬化步驟（步驟S2e、S2e2）之前接合材料BD1中的溶劑揮發掉，故可抑制或防止接合材料BD1中的溶劑揮發導致接合材料BD1的接合性降低。因此，可使接合材料BD1的接合性提高，並可使透過導電性的接合材料BD1的半導體晶片CP1與晶片焊墊DP的接合狀態良好。

像這樣，比起圖18的流程以及圖19的流程而言，圖16的流程以及圖17的流程為較佳的態樣。

另外，若比較圖16的流程與圖17的流程，圖16的流程，具有以下的優點。

亦即，圖17的流程的態樣，係將接合材料BD2的硬化步驟（步驟S2e1）與接合材料BD1的硬化步驟（步驟S2e2），各別實行，惟圖16的流程的態樣，係將接合材料BD2的硬化步驟與接合材料BD1的硬化步驟，以同一步驟（步驟S2e）實行。因此，比起圖17的流程而言，圖16的流程，更可減少半導體裝置PKG的製造步驟數。因此，可抑制半導體裝置PKG的製造成本。另外，可使半導體裝置PKG的產量提高。

另外，若比較圖16的流程與圖17的流程，圖17的流程，具有以下的優點。

亦即，圖16的流程，由於係在步驟S2e使接合材料BD1與接合材料BD2雙方硬化，故用來使接合材料BD1硬化的熱處理溫度與用來使接合材料BD2硬化的熱處理溫度相同。相對於此，圖17的流程，由於係各別地實行接合材料BD2的硬化步驟（步驟S2e1）與接合材料BD1的硬化步驟（步驟S2e2），故可令用來使接合材料BD1硬化的熱處理溫度（步驟S2e2的熱處理溫度）與用來使接合材料BD2硬化的熱處理溫度（步驟S2e1的熱處理溫度）不同。因此，圖17的流程的態樣，可在步驟S2e1中以對於使接合材料BD2硬化而言為最佳的熱處理溫度使接合材料BD2硬化，另外，可在步驟S2e2中以對於使接合材料BD1硬化而言為最佳的熱處理溫度使接合材料BD1硬化。

＜關於半導體裝置的電路構造＞ 接著，一邊參照圖31，一邊針對半導體裝置PKG的電路構造進行説明。圖31，係半導體裝置PKG的電路圖（電路方塊圖）。

如上所述的，本實施態樣的半導體裝置PKG，內建了半導體晶片CP1、CP2。在半導體晶片CP1內，形成了作為功率電晶體的功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體）Q1、用來檢測流過功率MOSFETQ1的電流的感測MOSFETQ2，以及控制電路CLC。功率MOSFETQ1，可作為開關用的功率電晶體而發揮其功能。

另外，在本案中，當提及MOSFET時，不僅閘極絶緣膜使用氧化膜（氧化矽膜）的MISFET（Metal Insulator Semiconductor Field Effect Transistor，MIS型電場效應電晶體），亦包含將氧化膜（氧化矽膜）以外的絶緣膜使用於閘極絶緣膜的MISFET。

控制電路CLC，包含驅動功率MOSFETQ1以及感測MOSFETQ2的驅動電路（drive circuit）。因此，控制電路CLC，可因應從半導體晶片CP1的外部對控制電路CLC所供給的信號，控制功率MOSFETQ1的閘極（對應後述的閘極電極8）的電位，以控制功率MOSFETQ1的動作。亦即，功率MOSFETQ1的閘極，與控制電路CLC連接，藉由從控制電路CLC對功率MOSFETQ1的閘極供給導通信號（使功率MOSFETQ1成為導通狀態的閘極電壓），便可使功率MOSFETQ1成為導通狀態。

當從控制電路CLC對功率MOSFETQ1的閘極供給導通信號而使功率MOSFETQ1成為導通狀態時，電源BAT的電壓便從功率MOSFETQ1輸出並供給到負載LOD。當從控制電路CLC對功率MOSFETQ1的閘極供給切斷信號（或是停止供給導通信號）而使功率MOSFETQ1成為切斷狀態時，從電源BAT到負荷LOD的電壓的供給便停止。該等半導體晶片CP1的功率MOSFETQ1的導通／切斷的控制，係藉由半導體晶片CP1的控制電路CLC實行。

像這樣，半導體裝置PKG，可作為實行從電源BAT到負載LOD的電壓的施加的導通、切斷的切換的開關用的半導體裝置而發揮其功能。另外，半導體晶片CP1的功率MOSFETQ1可作為開關元件而發揮其功能。另外，由於功率MOSFETQ1的輸出供給到負載LOD，故功率MOSFETQ1亦可視為係輸出電路。另外，作為負載LOD，可適用期望透過開關用的半導體裝置PKG與電源BAT連接的任意的電子裝置或電子零件。例如，可將馬達、燈或加熱器等，當作負載LOD使用。

另外，在半導體裝置PKG的半導體晶片CP1內，設置了電流檢測用的感測MOSFETQ2。流過功率MOSFETQ1的電流被感測MOSFETQ2所檢測，因應流過感測MOSFETQ2的電流，功率MOSFETQ1受到控制。例如，當根據流過感測MOSFETQ2的電流，判斷（檢測出）過量的電流（規定値以上的電流）流過功率MOSFETQ1時，控制電路CLC，控制功率MOSFETQ1的閘極電壓，將功率MOSFETQ1的電流限制在既定値以下，或者，強制地切斷功率MOSFETQ1。藉此，便可防止過量的電流流過功率MOSFETQ1，進而保護半導體裝置PKG以及使用該半導體裝置PKG的電子裝置。

感測MOSFETQ2，其汲極以及閘極與功率MOSFETQ1共通。亦即，形成在半導體晶片CP1內的功率MOSFETQ1的汲極與感測MOSFETQ2的汲極，均與半導體晶片CP1的上述背面電極BE電連接，故彼此電連接。因此，半導體晶片CP1的上述背面電極BE，係功率MOSFETQ1以及感測MOSFETQ2的汲極用的背面電極。

功率MOSFETQ1以及感測MOSFETQ2的汲極所連接之半導體晶片CP1的背面電極BE，與半導體裝置PKG的端子TE1連接。上述晶片焊墊DP對應該端子TE1。從半導體裝置PKG的端子TE1（亦即晶片焊墊DP），透過上述接合材料BD1以及半導體晶片CP1的背面電極BE，對感測MOSFETQ2的汲極以及功率MOSFETQ1的汲極供給相同電位。端子TE1（晶片焊墊DP），由於與配置在半導體裝置PKG的外部的電源（電池）BAT連接，故電源BAT的電壓，從半導體裝置PKG的端子TE1（亦即晶片焊墊DP），透過上述接合材料BD1以及半導體晶片CP1的背面電極BE，供給到功率MOSFETQ1的汲極以及感測MOSFETQ2的汲極。

另外，感測MOSFETQ2與功率MOSFETQ1，其閘極之間互相電連接而共通，該共通閘極與控制電路CLC連接，而變成從控制電路CLC對感測MOSFETQ2的閘極以及功率MOSFETQ1的閘極輸入相同的閘極信號（閘極電壓）。具體而言，形成在半導體晶片CP1內的感測MOSFETQ2的閘極（閘極電極）與功率MOSFETQ1的閘極（閘極電極），透過半導體晶片CP1的內部配線，與半導體晶片CP1內的控制電路CLC電連接。

另一方面，感測MOSFETQ2的源極與功率MOSFETQ1的源極並非共通，功率MOSFETQ1的源極與感測MOSFETQ2的源極之間並未形成短路。

功率MOSFETQ1的源極，與半導體裝置PKG的端子TE2連接，該端子TE2，與配置在半導體裝置PKG的外部的負載LOD連接。亦即，功率MOSFETQ1的源極，與負載LOD連接。在半導體裝置PKG所具有的複數條引線LD之中，與半導體晶片CP1的源極用焊墊電極P1S透過導線BW電連接的引線LD，對應該端子TE2。具體而言，形成在半導體晶片CP1內的功率MOSFETQ1的源極，透過半導體晶片CP1的內部配線，與半導體晶片CP1的源極用焊墊電極P1S電連接，該源極用焊墊電極P1S，透過導線BW與端子TE2（引線LD）電連接，該端子TE2（引線LD）與負載LOD連接。因此，當從控制電路CLC對功率MOSFETQ1的閘極供給導通信號而使功率MOSFETQ1成為導通狀態（ON狀態）時，電源BAT的電壓，便透過導通狀態的功率MOSFETQ1，供給到負載LOD。

另一方面，感測MOSFETQ2的源極，與控制電路CLC連接。具體而言，形成在半導體晶片CP1內的感測MOSFETQ2的源極，透過半導體晶片CP1的內部配線，與半導體晶片CP1內的控制電路CLC電連接。

另外，在圖31中，符號D1係表示功率MOSFETQ1的汲極，符號S1係表示功率MOSFETQ1的源極，符號D2係表示感測MOSFETQ2的汲極，符號S2係表示感測MOSFETQ2的源極。

感測MOSFETQ2，與功率MOSFETQ1一起，形成在半導體晶片CP1內，該感測MOSFETQ2，以在半導體晶片CP1內與功率MOSFETQ1構成電流鏡電路的方式形成，例如，具備功率MOSFETQ1的1／20000的尺寸。該尺寸比可因應需要而變更。

另外，形成在半導體晶片CP1內的控制電路CLC，透過半導體晶片CP1的內部配線，與半導體晶片CP1的複數個焊墊電極P1之中的若干焊墊電極P1電連接。半導體晶片CP1的複數個焊墊電極P1，包含輸入用的焊墊電極、輸出用的焊墊電極以及接地用的焊墊電極，從該等焊墊電極P1，對控制電路CLC輸入或供給信號（輸入信號）或接地電位，另外，從控制電路CLC輸出的信號（輸出信號），會從該等焊墊電極P1輸出。

半導體晶片CP1的各焊墊電極P1，透過導線BW，與引線LD或半導體晶片CP2的焊墊電極P2通電。亦即，半導體晶片CP1的焊墊電極P1，具有透過導線BW與引線LD通電的焊墊電極P1，以及透過導線BW與半導體晶片CP2的焊墊電極P2通電的焊墊電極P1。

半導體晶片CP2，係微電腦晶片（控制用晶片），可作為控制半導體晶片CP1的動作的控制用的半導體晶片而發揮其功能。

在圖31中，雖並未顯示出半導體晶片CP2內的電路，惟實際上，在半導體晶片CP2內，形成了控制半導體晶片CP1（半導體晶片CP1內的電路）的電路。亦即，控制形成在半導體晶片CP1內的控制電路CLC的電路，形成在半導體晶片CP2內。

半導體晶片CP2的內部電路，透過半導體晶片CP2的內部配線，與半導體晶片CP2的複數個焊墊電極P2電連接。半導體晶片CP2的各焊墊電極P2，透過導線BW，與引線LD或半導體晶片CP1的焊墊電極P1通電。亦即，半導體晶片CP2的焊墊電極P2，具有透過導線BW與引線LD通電的焊墊電極P2，以及透過導線BW與半導體晶片CP1的焊墊電極P1通電的焊墊電極P2。

與半導體晶片CP2透過導線BW連接的複數條引線LD，包含輸入用的引線、輸出用的引線以及接地用的引線，從該等引線LD，對半導體晶片CP2的內部電路輸入或供給信號（輸入信號）或接地電位，另外，從半導體晶片CP2的內部電路輸出的信號（輸出信號），從該等引線LD輸出。

與半導體晶片CP2透過導線BW連接的複數條引線LD的其中之一，與配置在半導體裝置PKG的外部的電源BAT透過調節器REG連接。電源BAT的電壓，在以調節器REG轉換成適合作為半導體晶片CP2的電源電壓的電壓之後，供給到調節器REG所連接之引線LD，並透過與該引線LD連接的導線BW供給到半導體晶片CP2。

半導體晶片CP2的複數個焊墊電極P2之中的若干焊墊電極P2，與半導體晶片CP1的複數個焊墊電極P1之中的若干焊墊電極P1，分別透過導線BW電連接。可將半導體晶片CP2的內部電路，透過半導體晶片CP2的焊墊電極P2、導線BW（連接焊墊電極P1、P2之間的導線BW）以及半導體晶片CP1的焊墊電極P1，與半導體晶片CP1的內部電路（例如控制電路CLC）電連接。

另外，亦可將與半導體晶片CP2電連接的引線LD，以及與半導體晶片CP1電連接的引線LD，在半導體裝置PKG的外部電連接。例如，可將半導體裝置PKG安裝於配線基板（安裝基板），並在該配線基板中，將與半導體晶片CP2電連接的引線LD，以及與半導體晶片CP1電連接的引線LD，透過該配線基板的配線等電連接。藉此，便可將半導體晶片CP2的內部電路，經由半導體裝置PKG的外部的配線（例如安裝了半導體裝置PKG的配線基板的配線）等，與半導體晶片CP1的內部電路（例如控制電路CLC）電連接。

在此，半導體晶片CP1的內部電路，對應形成在半導體晶片CP1內的電路，半導體晶片CP2的內部電路，對應形成在半導體晶片CP2內的電路。半導體晶片CP1的內部配線，對應形成在半導體晶片CP1內的配線，半導體晶片CP2的內部配線，對應形成在半導體晶片CP2內的配線。

＜關於半導體晶片的構造＞ 接著，針對半導體晶片CP1的構造進行説明。

圖32，係半導體晶片CP1的主要部位剖面圖，其顯示出在半導體晶片CP1中，構成上述功率MOSFETQ1的電晶體的形成區域（功率MOSFET形成區域）的主要部位剖面圖。

在此，在半導體晶片CP1中，將構成上述功率MOSFETQ1的電晶體的形成區域（平面區域），稱為功率MOSFET形成區域。另外，在半導體晶片CP1中，將構成上述感測MOSFETQ2的電晶體的形成區域（平面區域），稱為感測MOSFET形成區域。另外，在半導體晶片CP1中，將上述控制電路CLC的形成區域（平面區域），稱為控制電路形成區域。半導體晶片CP1、CP2，以比起半導體晶片CP1的功率MOSFET形成區域而言半導體晶片CP1的控制電路形成區域更靠近半導體晶片CP2的方式，在上述晶片焊墊DP上並排配置。

針對在半導體晶片CP1中，構成上述功率MOSFETQ1的電晶體的形成區域（功率MOSFET形成區域）的構造，參照圖32進行説明。另外，圖32，係顯示出功率MOSFET形成區域的剖面構造，惟感測MOSFET形成區域的剖面構造，亦與圖32的構造基本上相同，惟在感測MOSFET形成區域中，後述的源極配線M2S，被保護膜13所覆蓋，而並未露出。

上述功率MOSFETQ1，形成於構成半導體晶片CP1的半導體基板1的主面。

如圖32所示的，構成半導體晶片CP1的半導體基板1，係由導入了例如砷（As）等的n型雜質的n型單晶矽等所構成。作為半導體基板1，亦可使用在由n型單晶矽基板所構成的基板本體上形成了由雜質濃度比其更低的n^－ 型單晶矽所構成的磊晶層（半導體層）的半導體基板（所謂磊晶晶圓）。

於半導體基板1的主面，形成了由例如氧化矽等所構成的場絶緣膜（圖中未顯示）。

在功率MOSFET形成區域中，於被場絶緣膜所包圍的活性區域，形成了構成功率MOSFETQ1的複數個單位電晶體單元，功率MOSFETQ1，係由設置於功率MOSFET形成區域的該等複數個單位電晶體單元並聯連接所形成。另外，在感測MOSFET形成區域中，於被場絶緣膜所包圍的活性區域，形成了構成感測MOSFETQ2的複數個單位電晶體單元，感測MOSFETQ2，係由設置於感測MOSFET形成區域的該等複數個單位電晶體單元並聯連接所形成。

形成於功率MOSFET形成區域的各個單位電晶體單元，與形成於感測MOSFET形成區域的各個單位電晶體單元，基本上具有相同的構造（構成），功率MOSFET形成區域與感測MOSFET形成區域，其面積不同，感測MOSFET形成區域的面積比功率MOSFET形成區域的面積更小。因此，單位電晶體單元的連接數，在功率MOSFETQ1與感測MOSFETQ2並不相同，構成感測MOSFETQ2的並聯連接的單位電晶體單元的數目，比構成功率MOSFETQ1的並聯連接的單位電晶體單元的數目更少。因此，若感測MOSFETQ2與功率MOSFETQ1的源極電位相同，則於感測MOSFETQ2，會流過比流過功率MOSFETQ1的電流更小的電流。功率MOSFET形成區域以及感測MOSFET形成區域的各單位電晶體單元，係由例如溝槽閘極構造的n通道型的MOSFET所形成。

半導體基板1，具有作為上述單位電晶體單元的汲極區域的功能。於半導體基板1（半導體晶片CP1）的背面整體，形成了汲極用的背面電極（背面汲極電極、汲極電極）BE。該背面電極BE，例如係從半導體基板1的背面依序堆疊鈦（Ti）層、鎳（Ni）層以及金（Au）層所形成。在上述半導體裝置PKG中，半導體晶片CP1的該背面電極BE，透過上述接合材料BD1與上述晶片焊墊DP接合並電連接。

另外，在功率MOSFET形成區域以及感測MOSFET形成區域中，形成於半導體基板1中的p型的半導體區域3，具有作為上述單位電晶體單元的通道形成區域的功能。再者，形成在該p型的半導體區域3的上部的n^＋ 型的半導體區域4，具有作為上述單位電晶體單元的源極區域的功能。因此，半導體區域4係源極用的半導體區域。另外，在p型的半導體區域3的上部且在相鄰的n^＋ 型的半導體區域4之間，形成了p^＋ 型的半導體區域5。該p^＋ 型的半導體區域5的雜質濃度，比p型的半導體區域3的雜質濃度更高。

另外，在功率MOSFET形成區域以及感測MOSFET形成區域中，於半導體基板1，形成了從該主面往半導體基板1的厚度方向延伸的溝槽（trench）6。溝槽6，以從n^＋ 型的半導體區域4的頂面貫通n^＋ 型的半導體區域4以及p型的半導體區域3，且端部位於其下層的半導體基板1之中的方式形成。於該溝槽6的底面以及側面，形成了由氧化矽等所構成的閘極絶緣膜7。另外，在溝槽6內，隔著閘極絶緣膜7，埋入了由摻雜多晶矽等所構成的閘極電極8。閘極電極8，具有作為上述單位電晶體單元的閘極電極的功能。

在半導體基板1的主面上，以覆蓋閘極電極8的方式，形成了層間絶緣膜9。於層間絶緣膜9，形成了接觸孔（貫通孔），在形成於層間絶緣膜9的各接觸孔，埋入了導電性的栓塞（介層部）10。

在埋入了栓塞10的層間絶緣膜9上，形成了配線M1。配線M1，係第1層的配線層的配線。

在層間絶緣膜9上，以覆蓋配線M1的方式，形成了層間絶緣膜11。於層間絶緣膜11，形成了貫通孔（through hole），在形成於層間絶緣膜11的各貫通孔中，埋入了導電性的栓塞（介層部）12。

在埋入了栓塞12的層間絶緣膜11上，形成了配線M2以及焊墊電極（結合襯墊）P1。配線M2，係第2層的配線層的配線。

配線M1，係由導電膜所構成，具體而言係由金屬膜所構成，宜由鋁膜或鋁合金膜所構成。同樣地，配線M2以及焊墊電極P1，係由導電膜所構成，具體而言係由金屬膜所構成，宜由鋁膜或鋁合金膜所構成。

配線M1，包含閘極配線（圖中未顯示）與源極配線M1S。配線M2，包含閘極配線（圖中未顯示）與源極配線M2S。

源極用的n^＋ 型的半導體區域4，透過配置在半導體區域4上的栓塞10，與源極配線M1S電連接，p^＋ 型的半導體區域5，透過配置在半導體區域5上的栓塞10，與該源極配線M1S電連接。亦即，彼此相鄰的半導體區域4與半導體區域5，各自透過栓塞10與共通的源極配線M1S電連接。然後，該源極配線M1S，透過配置在源極配線M1S與源極配線M2S之間的栓塞12，與源極配線M2S電連接。

p^＋ 型的半導體區域5，由於與p型的半導體區域3相同導電型且與p型的半導體區域3接觸，故p^＋ 型的半導體區域5與p型的半導體區域3電連接。因此，源極配線M2S，通過栓塞12、源極配線M1S以及栓塞10，與源極用的n^＋ 型的半導體區域4電連接，同時亦與通道形成用的p型的半導體區域3電連接。

與功率MOSFETQ1的源極（功率MOSFET形成區域的半導體區域4）電連接的源極配線M2S，形成於功率MOSFET形成區域的幾乎全部，一部分從保護膜13的開口部14露出，藉由該源極配線M2S的露出部形成上述源極用焊墊電極P1S。

另外，與感測MOSFETQ2的源極（感測MOSFET形成區域的半導體區域4）電連接的源極配線M2S，形成於感測MOSFET形成區域的幾乎全部，由於被保護膜13所覆蓋，故並未露出。與感測MOSFETQ2的源極電連接的源極配線M1S、M2S，與形成在半導體晶片CP1內的控制電路CLC電連接。與功率MOSFETQ1的源極電連接的源極配線M1S、M2S，以及與感測MOSFETQ2的源極電連接的源極配線M1S、M2S，並未電連接，而係互相分離。

另外，形成於功率MOSFET形成區域以及感測MOSFET形成區域的複數個閘極電極8，彼此電連接，同時透過栓塞10、配線M1之中的閘極配線（圖中未顯示）、栓塞12，以及配線M2之中的閘極配線（圖中未顯示），與形成在半導體晶片CP1內的控制電路CLC電連接。

在層間絶緣膜11上，以覆蓋配線M2以及焊墊電極的方式，形成了絶緣性的保護膜（絶緣膜）13。保護膜13，例如，係由聚醯亞胺樹脂等的樹脂膜所構成。該保護膜13，係半導體晶片CP1的最上層的膜層。於保護膜13形成了複數個開口部14，構成焊墊電極P1的導體圖案的一部分或源極配線M2S的一部分從各開口部14露出。其中，上述源極用焊墊電極P1S，係由從保護膜13的開口部14露出的源極配線M2S所形成，上述源極用焊墊電極P1S以外的焊墊電極P1，係由與配線M2形成於同一層的導體圖案（焊墊電極P1電極用的導體圖案）所形成。構成上述源極用焊墊電極P1S以外的焊墊電極P1的導體圖案（在圖32中未顯示），以同一步驟與配線M2形成於同一層，並具有例如矩形形狀的平面形狀。有時會在從開口部14露出的焊墊電極P1（亦包含源極用焊墊電極P1S）的表面，以電鍍法等形成金屬層（圖中未顯示）。

另外，在上述圖9中，上述功率MOSFETQ1的源極用的焊墊電極，亦即複數個源極用焊墊電極P1S，雖因為最上層的保護膜13而互相分離，惟仍通過源極配線M2S或源極配線M1S而互相電連接。

在該等構造的半導體晶片CP1中，上述功率MOSFETQ1以及感測MOSFETQ2的單位電晶體的動作電流，在汲極用的n型的半導體基板1與源極用的n^＋ 型的半導體區域4之間沿著閘極電極8的側面（亦即溝槽6的側面）在半導體基板1的厚度方向上流動。亦即，通道係沿著半導體晶片CP1的厚度方向形成。

像這樣，半導體晶片CP1，係形成了具有溝槽型閘極構造的縱型的MOSFET的半導體晶片，上述功率MOSFETQ1以及感測MOSFETQ2，各自係由溝槽閘極型MISFET所形成。在此，所謂縱型的MOSFET，係對應源極、汲極之間的電流在半導體基板的厚度方向（與半導體基板的主面大略垂直的方向）上流動的MOSFET。

另外，在半導體晶片CP1中，於控制電路形成區域，形成了構成上述控制電路CLC的複數個電晶體或配線M1、M2，惟在此其圖式以及説明省略。

另外，半導體晶片CP1，亦可內建複數個上述功率MOSFETQ1。

＜關於檢討例＞ 圖33，係本發明人所檢討之檢討例的半導體裝置（半導體封裝件）PKG101的剖面圖，其顯示出相當於上述圖6的剖面圖。

圖33所示之檢討例的半導體裝置PKG101，主要在以下的點，與本實施態樣的半導體裝置PKG有所不同。

亦即，圖33所示之檢討例的半導體裝置PKG101，具有2個晶片焊墊DP101、DP102，半導體晶片CP1透過接合材料BD101搭載在其中一方的晶片焊墊DP101上，半導體晶片CP2透過接合材料BD102搭載在另一方的晶片焊墊DP102上。晶片焊墊DP101與晶片焊墊DP102，並未形成一體，而係在電性上分離。亦即，晶片焊墊DP101、DP102，雖被封裝部MR所封裝，惟在晶片焊墊DP101與晶片焊墊DP102之間隔設著封裝部MR的一部分，而在電性上分離。另外，在封裝部MR的背面，晶片焊墊DP101、DP102的各底面露出。

於半導體晶片CP1的背面形成了背面電極BE，接合材料BD101，具有導電性。因此，半導體晶片CP1的背面電極BE，透過導電性的接合材料BD101與晶片焊墊DP101電連接。

另一方面，於半導體晶片CP2的背面並未形成背面電極，另外，搭載半導體晶片CP2的晶片焊墊DP102與搭載半導體晶片CP1的晶片焊墊DP101，在電性上分離。因此，接合材料BD102，可具有導電性，亦可具有絶緣性。

由於晶片焊墊DP102與晶片焊墊DP101在電性上分離，故從晶片焊墊DP101透過導電性的接合材料BD101供給到半導體晶片CP1的背面電極BE的電壓，不會供給到晶片焊墊DP102。因此，即使因為接合材料BD102具有導電性，而使半導體晶片CP2的背面與晶片焊墊DP102電連接，對半導體晶片CP1的背面電極BE所供給之電壓，也不會供給到半導體晶片CP2的背面，故不會對半導體晶片CP2的動作造成不良影響。

然而，在該等檢討例的半導體裝置PKG101中，會產生以下的問題。

亦即，由於半導體晶片CP1搭載用的晶片焊墊DP101與半導體晶片CP2搭載用的晶片焊墊DP102各自均為必要構件，且有必要利用封裝部MR將晶片焊墊DP101與晶片焊墊DP102隔開，故半導體裝置PKG101的平面尺寸會變大。因此，會變得不利於半導體裝置PKG101的小型化。

另外，由於晶片焊墊DP101用的懸置引線與晶片焊墊DP102用的懸置引線存在於封裝部MR內，故懸置引線的數目會增多，而引線LD的數目便減少。因此，不利於半導體裝置PKG101的引腳數（引線LD的數目）的增加。另外，懸置引線的數目增多，也會導致半導體裝置PKG101的平面尺寸的增大。

另外，會有於夾在晶片焊墊DP101與晶片焊墊DP102之間的部分的封裝部MR發生應力而產生裂縫之虞。此會導致半導體裝置PKG101的可靠度降低。

另外，由於會產生必須配合半導體晶片CP1、CP2各自的尺寸設計晶片焊墊DP101、DP102之必要，故製造半導體裝置PKG101所使用的引線框架的通用性會降低，進而會導致半導體裝置PKG101的製造成本增加。

＜關於晶片焊墊的共通化與晶片結合材料＞ 因此，本實施態樣的半導體裝置PKG，係將半導體晶片CP1與半導體晶片CP2搭載在共通的晶片焊墊DP上。

藉此，由於比起圖33所示之檢討例的半導體裝置PKG101而言，更可縮小本實施態樣的半導體裝置PKG的平面尺寸，故可達到使半導體裝置PKG趨向小型化之目的。另外，比起圖33所示之檢討例的半導體裝置PKG101而言，本實施態樣的半導體裝置PKG，可減少懸置引線的數目。因此，可使半導體裝置PKG的引腳數（引線LD的數目）增加。另外，由於圖33所示之檢討例的半導體裝置PKG101可能會產生的於夾在晶片焊墊DP101與晶片焊墊DP102之間的部分的封裝部MR產生裂縫的疑慮，在本實施態樣的半導體裝置PKG並無，故可使半導體裝置PKG的可靠度提高。另外，由於本實施態樣的半導體裝置PKG，無須配合半導體晶片CP1、CP2各自的尺寸設置晶片焊墊DP101、DP102，故製造半導體裝置PKG所使用之引線框架的通用性較高，可降低半導體裝置PKG的製造成本。另外，由於即使不增大半導體裝置PKG的尺寸，仍可使晶片焊墊DP的尺寸比上述晶片焊墊DP101的尺寸更大，故可更容易將半導體晶片CP1所產生的熱從晶片焊墊DP釋放到半導體裝置PKG的外部，而使半導體裝置PKG的散熱特性提高。

如上所述的，在本實施態樣的半導體裝置PKG中，在具有導電性的晶片焊墊上，半導體晶片CP1與半導體晶片CP2並排配置，在半導體晶片CP1、CP2之中，半導體晶片CP1，透過具有導電性的接合材料BD1搭載在晶片焊墊DP上，半導體晶片CP2，透過具有絶緣性的接合材料BD2搭載在晶片焊墊DP上。

半導體晶片CP1，具有背面電極BE，有必要使半導體晶片CP1的背面電極BE透過接合材料BD1與晶片焊墊DP電連接。因此，半導體晶片CP1用的晶片結合材料，亦即接合材料BD1，有必要具有導電性。如是便可對半導體晶片CP1的背面電極BE，透過晶片焊墊DP以及接合材料BD1，供給所期望的電壓（例如上述電源BAT的電壓）。

另一方面，半導體晶片CP2，不具有背面電極。然後，為了使半導體晶片CP2確實地動作，吾人期望透過晶片焊墊DP以及接合材料BD1對半導體晶片CP1的背面電極BE所供給之電壓，不會供給到半導體晶片CP2。因此，吾人期望半導體晶片CP2與晶片焊墊DP在電性上絶緣。因此，半導體晶片CP2用的晶片結合材料，亦即接合材料BD2，有必要不具有導電性，而係具有絶緣性。

因此，在晶片焊墊DP上搭載半導體晶片CP1、CP2，半導體晶片CP1用的晶片結合材料使用導電性的接合材料BD1，半導體晶片CP2用的晶片結合材料使用絶緣性的接合材料BD2。藉此，便可對半導體晶片CP1的背面電極BE，透過晶片焊墊DP以及接合材料BD1，供給所期望的電壓（例如上述電源BAT的電壓），同時可避免該電壓供給到半導體晶片CP2的背面，故可使半導體晶片CP1與半導體晶片CP2雙方均確實地動作。

＜關於靜電破壞＞ 雖在半導體晶片CP2與晶片焊墊DP之間，隔設著絶緣性的接合材料BD2，而在電性上絶緣，惟為了提高半導體裝置PKG的可靠度，吾人期望提高半導體晶片CP2與晶片焊墊DP之間的耐壓。例如，當半導體晶片CP2與晶片焊墊DP之間的耐壓較低時，會有在半導體晶片CP2與晶片焊墊DP之間，產生因為靜電放電（ESD，Electro-Static Discharge）所造成之破壞（亦即靜電破壞）的可能性。為了避免產生靜電破壞，吾人期望盡可能提高半導體晶片CP2與晶片焊墊DP之間的耐壓。另外，所謂耐壓，意指絶緣耐壓。

在上述圖33所示之檢討例的半導體裝置PKG101中，當半導體晶片CP2用的晶片結合材料（上述接合材料BD102）使用絶緣性的接合材料時，在半導體晶片CP2與晶片焊墊DP102之間會有產生靜電破壞的可能性。然而，上述圖33所示之檢討例的半導體裝置PKG101的態樣，由於搭載了半導體晶片CP1的晶片焊墊DP101與搭載了半導體晶片CP2的晶片焊墊DP102彼此分離，故半導體晶片CP2可透過導電性的晶片結合材料（上述接合材料BD102）搭載在晶片焊墊DP102上。此時，由於半導體晶片CP2與晶片焊墊DP102透過導電性的晶片結合材料（上述接合材料BD102）導通，故半導體晶片CP2與晶片焊墊DP102的接合部不會累積電荷，在半導體晶片CP2與晶片焊墊DP102之間不會發生靜電放電，因此不會產生靜電破壞。因此，上述圖33所示之檢討例的半導體裝置PKG101，不去在意半導體晶片CP2與晶片焊墊DP102之間的耐壓也沒有關係。

另外，假設與本實施態樣不同，半導體裝置PKG並不具有半導體晶片CP1，在晶片焊墊DP上並未搭載半導體晶片CP1而僅搭載半導體晶片CP2的情況。此時，半導體晶片CP2，可取代絶緣性的接合材料BD2，而透過導電性的晶片結合材料（例如銀膠）搭載在晶片焊墊DP上。此時，由於半導體晶片CP2與晶片焊墊DP係透過導電性的晶片結合材料導通，故半導體晶片CP2與晶片焊墊DP的接合部不會累積電荷，在半導體晶片CP2與晶片焊墊DP之間不會發生靜電放電，因此不會產生靜電破壞。因此，不去在意半導體晶片CP2與晶片焊墊DP之間的耐壓也沒有關係。

然而，本實施態樣的態樣，係將具有背面電極BE的半導體晶片CP1，與半導體晶片CP2一起，並排搭載在共通的晶片焊墊DP上。因此，由於在與半導體晶片CP1的背面電極BE電連接的晶片焊墊DP上搭載半導體晶片CP2，故半導體晶片CP2用的晶片結合材料（在此為接合材料BD2），有必要不具有導電性，而係具有絶緣性。此時，由於半導體晶片CP2與晶片焊墊DP透過絶緣性的晶片結合材料（在此為接合材料BD2）絶緣，故會有在半導體晶片CP2與晶片焊墊DP的接合部累積電荷之虞，且會有在半導體晶片CP2與晶片焊墊DP之間發生靜電放電而產生靜電破壞之虞。

亦即，當在導電性的晶片焊墊上透過導電性的晶片結合材料搭載半導體晶片時，在該半導體晶片與晶片焊墊之間並無產生靜電破壞的疑慮，惟當在導電性的晶片焊墊上透過絶緣性的晶片結合材料搭載半導體晶片時，在該半導體晶片與晶片焊墊之間會有產生靜電破壞的風險。然而，如上所述的，半導體晶片CP2，不得不透過絶緣性的晶片結合材料搭載在導電性的晶片焊墊DP上。

因此，為了使半導體裝置PKG的可靠度提高，吾人期望盡可能提高半導體晶片CP2與晶片焊墊DP之間的耐壓，以避免在半導體晶片CP2與晶片焊墊DP之間產生靜電破壞。因此，為了防止半導體晶片CP2與晶片焊墊DP之間的靜電破壞，吾人期望即使比在半導體裝置PKG的正常動作時對半導體晶片CP1的背面電極BE所供給之電壓（例如數十V左右）高得更多的電壓（例如2000V以上）施加於半導體晶片CP2與晶片焊墊DP之間，仍可避免半導體晶片CP2與晶片焊墊DP之間受到絶緣破壞。

＜關於半導體晶片CP2與接合材料BD2＞ 圖34以及圖35，係將半導體裝置PKG的一部分放大表示的平面透視圖。圖34，放大顯示出透過接合材料BD2搭載在晶片焊墊DP上的半導體晶片CP2，另外，圖35，放大顯示出透過接合材料BD1搭載在晶片焊墊DP上的半導體晶片CP1。其中，圖34以及圖35，與上述圖3同樣，透視封裝部MR以及導線BW。因此，圖34，顯示出半導體晶片CP2與接合材料BD2，圖35，顯示出半導體晶片CP1與接合材料BD1。

圖36以及圖37，係將半導體裝置PKG的一部分放大表示的立體圖，封裝部MR被透視。在此，圖36，對應從圖34的箭號F1、F2、F3、F4的其中任一個的方向觀察半導體晶片CP2時的立體圖，圖37，對應從圖35的箭號H1、H2、H3、H4的其中任一個的方向觀察半導體晶片CP1時的立體圖。因此，圖36，顯示出正面觀察半導體晶片CP2的邊SD2的立體圖，圖37，顯示出正面觀察半導體晶片CP1的邊SD1的立體圖。

圖38以及圖39，係將半導體裝置PKG的一部分放大表示的剖面圖。圖38，對應圖34的E1－E1線、E2－E2線、E3－E3線以及E4－E4線的其中任一條的剖面圖，圖39，對應圖35的G1－G1線、G2－G2線、G3－G3線以及G4－G4線的其中任一條的剖面圖。因此，圖38，表示沿著半導體晶片CP2的邊SD2的剖面，圖39，表示沿著半導體晶片CP1的邊SD1的剖面。

當在共通的晶片焊墊DP上搭載半導體晶片CP1與半導體晶片CP2時，因為半導體晶片CP2用的晶片結合材料有必要使用絶緣性的晶片結合材料，故在半導體晶片CP2與晶片焊墊DP之間會有產生靜電破壞的風險，因此本發明人針對提高半導體晶片CP2與晶片焊墊DP之間的耐壓進行檢討。其結果發現，為了提高半導體晶片CP2與晶片焊墊DP之間的耐壓，以絶緣性的接合材料BD2盡可能地覆蓋半導體晶片CP2的邊SD2是有效的。

在此，半導體晶片CP2的邊（角）SD2，對應由半導體晶片CP2的2個側面交叉所形成的邊（角）（參照圖34、圖36以及圖38）。半導體晶片CP2，由於具有4個側面SM5、SM6、SM7、SM8，故由相鄰的各側面（SM5、SM6、SM7、SM8）交叉所形成的邊SD2也有4個。亦即，半導體晶片CP2的邊SD2，具有由側面SM5與側面SM6交叉所形成的邊SD2（SD2a）、由側面SM6與側面SM7交叉所形成的邊SD2（SD2b）、由側面SM7與側面SM8交叉所形成的邊SD2（SD2c），以及由側面SM8與側面SM5交叉所形成的邊SD2（SD2d）。

在此，在半導體晶片CP2中，對由側面SM5與側面SM6交叉所形成的邊SD2，附上符號SD2a並稱為邊SD2a，對由側面SM6與側面SM7交叉所形成的邊SD2，附上符號SD2b並稱為邊SD2b。另外，在半導體晶片CP2中，對由側面SM7與側面SM8交叉所形成的邊SD2，附上符號SD2c並稱為邊SD2c，對由側面SM8與側面SM5交叉所形成的邊SD2，附上符號SD2d並稱為邊SD2d。邊SD2a，存在於側面SM5與側面SM6之間，邊SD2b，存在於側面SM6與側面SM7之間，邊SD2c，存在於側面SM7與側面SM8之間，邊SD2d，存在於側面SM8與側面SM5之間。

另外，半導體晶片CP1的邊（角）SD1，對應由半導體晶片CP1的2個側面交叉所形成的邊（角）（參照圖35、圖37以及圖39）。半導體晶片CP1，由於具有4個側面SM1、SM2、SM3、SM4，故由相鄰的側面（SM1、SM2、SM3、SM4）交叉所形成的邊SD1也有4個。亦即，半導體晶片CP1的邊SD1，具有由側面SM1與側面SM2交叉所形成的邊SD1（SD1a）、由側面SM2與側面SM3交叉所形成的邊SD1（SD1b）、由側面SM3與側面SM4交叉所形成的邊SD1（SD1c），以及由側面SM4與側面SM1交叉所形成的邊SD1（SD1d）。

在此，在半導體晶片CP1中，對由側面SM1與側面SM2交叉所形成的邊SD1，附上符號SD1a並稱為邊SD1a，對由側面SM2與側面SM3交叉所形成的邊SD1，附上符號SD1b並稱為邊SD1b。另外，在半導體晶片CP1中，對由側面SM3與側面SM4交叉所形成的邊SD1，附上符號SD1c並稱為邊SD1c，對由側面SM4與側面SM1交叉所形成的邊SD1，附上符號SD1d並稱為邊SD1d。邊SD1a，存在於側面SM1與側面SM2之間，邊SD1b，存在於側面SM2與側面SM3之間，邊SD1c，存在於側面SM3與側面SM4之間，邊SD1d，存在於側面SM4與側面SM1之間。

根據本發明人的檢討，已知在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞的路徑，並非在接合材料BD2中，而主要是在接合材料BD2與封裝部MR之間的界面（分界面）KM。亦即，在圖38中，半導體晶片CP2與晶片焊墊DP之間的洩漏路徑，係接合材料BD2與封裝部MR之間的界面KM，半導體晶片CP2與晶片焊墊DP之間所夾的接合材料BD2的內部，不易成為洩漏路徑。因此，當對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，接合材料BD2與封裝部MR之間的界面KM會成為洩漏路徑，而容易產生像靜電破壞那樣的絶緣破壞。

另外，當對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，在半導體晶片CP2中電場容易集中的部位，是在半導體晶片CP2中的尖端部分（角部），具體而言，在半導體晶片CP2的邊SD2，電場容易集中，尤其在半導體晶片CP2的邊SD2的下端LE，電場容易集中。在此，半導體晶片CP2的邊SD2的下端LE，顯示於圖36以及圖38，對應在半導體晶片CP2中隔著邊SD2相鄰的2個側面與背面交叉的點（角部）。亦即，半導體晶片CP2的邊SD2的下端LE，對應半導體晶片CP2的背面的四個角部的前端。

根據該等知識，為了提高半導體晶片CP2與晶片焊墊DP之間的耐壓，以絶緣性的接合材料BD2盡可能地覆蓋半導體晶片CP2的邊SD2是有效的。亦即，已知增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，對提高半導體晶片CP2與晶片焊墊DP之間的耐壓是有效的。以下，針對其理由，更詳細地進行説明。

亦即，如上所述的，在對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，電場尤其會集中在半導體晶片CP2的邊SD2的下端LE。另外，接合材料BD2與封裝部MR之間的界面KM，容易成為洩漏路徑。因此，如果，電場集中的下端LE，接近容易成為洩漏路徑的界面KM，則在半導體晶片CP2的邊SD2的下端LE與晶片焊墊DP之間，經由接合材料BD2與封裝部MR之間的界面KM而洩漏的像靜電破壞那樣的絶緣破壞便容易發生。因此，使容易成為洩漏路徑的界面KM遠離電場容易集中的半導體晶片CP2的邊SD2的下端LE，對提高半導體晶片CP2與晶片焊墊DP之間的耐壓是有效的。

對此，若增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，便可增大從半導體晶片CP2的邊SD2的下端LE，到接合材料BD2與封裝部MR之間的界面KM的距離。藉此，當對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，便可抑制或防止在半導體晶片CP2的邊SD2的下端LE與晶片焊墊DP之間，經由接合材料BD2與封裝部MR之間的界面KM產生像靜電破壞那樣的絶緣破壞。藉此，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓提高。因此，可使半導體裝置PKG的可靠度提高。

另外，如上所述的，當對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，接合材料BD2與封裝部MR之間的界面KM會成為洩漏路徑，而容易產生像靜電破壞那樣的絶緣破壞。因此，增大沿著接合材料BD2與封裝部MR之間的界面KM的從半導體晶片CP2的邊SD2到晶片焊墊DP的距離L3，對於抑制沿著接合材料BD2與封裝部MR之間的界面KM產生絶緣破壞，並提高半導體晶片CP2與晶片焊墊DP之間的耐壓，也是有效的。

對此，若增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，便可增大沿著接合材料BD2與封裝部MR之間的界面KM的從半導體晶片CP2的邊SD2到晶片焊墊DP的距離L3。亦即，即使改變半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，界面KM與晶片焊墊DP的頂面所形成之角度θ也不會有太大的變化。因此，欲增大沿著接合材料BD2與封裝部MR之間的界面KM的從半導體晶片CP2的邊SD2到晶片焊墊DP的距離L3，必須增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2。亦即，若增大長度L2，便可增大沿著界面KM的從半導體晶片CP2的邊SD2到晶片焊墊DP的距離L3，故可抑制或防止在對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，在半導體晶片CP2與晶片焊墊DP之間，經由界面KM產生像靜電破壞那樣的絶緣破壞。藉此，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓提高。因此，可使半導體裝置PKG的可靠度提高。

另外，如上所述的，當對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，電場容易集中在半導體晶片CP2的邊SD2。另外，比起構成封裝部MR的材料的耐壓（每單位距離的絶緣耐壓）而言，構成接合材料BD2的材料的耐壓（每單位距離的絶緣耐壓）較高。這是因為，針對封裝部MR，必須考慮在封裝步驟（成模步驟）的封裝部MR的形成容易度來選擇材料，考慮耐壓進而變更封裝部MR的材料比較困難，另一方面，針對接合材料BD2，由於並非封裝體，故接合材料BD2的材料可選擇容易加工、耐壓較高的材料。因此，電場容易集中的半導體晶片CP2的邊SD2，比起被耐壓較低的封裝部MR所覆蓋而言，被耐壓較高的接合材料BD2所覆蓋，在對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，更容易抑制在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞。

對此，若增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，便可增大在電場容易集中的半導體晶片CP2的邊SD2之中，被耐壓高的接合材料BD2所覆蓋之部分的比率。藉此，便可在對半導體晶片CP2與晶片焊墊DP之間施加高電壓時，抑制或防止在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞。藉此，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓提高。因此，可使半導體裝置PKG的可靠度提高。

像這樣，增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，對提高半導體晶片CP2與晶片焊墊DP之間的耐壓是有效的。

＜關於半導體晶片CP1與接合材料BD1＞ 另一方面，關於半導體晶片CP1，由於係透過導電性的接合材料BD1搭載在晶片焊墊DP上，故半導體晶片CP1的背面電極BE與晶片焊墊DP，透過導電性的接合材料BD1互相導通，在半導體晶片CP1與晶片焊墊DP之間不會產生像靜電破壞那樣的絶緣破壞。因此，無須在意半導體晶片CP1與晶片焊墊DP之間的耐壓。因此，無須增大半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1。

另外，半導體晶片CP1用的晶片結合材料，亦即接合材料BD1，具有導電性。若導電性的晶片結合材料的一部分附著於半導體晶片CP1的表面，則可能會導致半導體晶片CP1的各焊墊電極P1之間的短路等問題。此會使半導體裝置PKG的可靠度降低，而且，會使半導體裝置PKG的製造產能降低。因此，有必要盡可能防止導電性的晶片結合材料附著於半導體晶片CP1的表面。

因此，半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1，宜縮小。這是因為，半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1越大，導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面的可能性越高的關係。因此，藉由縮小半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1，便可降低導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面的可能性。藉此，由於可抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面，故可使半導體裝置PKG的可靠度提高。另外，可使半導體裝置PKG的製造產能提高。

另一方面，對半導體晶片CP2，係使用絶緣性的晶片結合材料。因此，即使晶片結合材料（在此為接合材料BD2）的一部分附著於半導體晶片CP2的表面，由於該晶片結合材料係絶緣性的構件，故不會導致各焊墊電極P2之間的電性短路。因此，絶緣性的晶片結合材料的一部分附著於半導體晶片CP2的表面，比起導電性的晶片結合材料的一部分附著於半導體晶片CP1的表面而言，更不易造成問題。

＜關於主要的特徴與功效＞ 因此，本實施態樣的主要特徴的其中一個，係使半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2比起半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1更大（亦即L2＞L1）。

亦即，本實施態樣的半導體裝置PKG，具備：具有導電性的晶片焊墊DP（晶片搭載部）；透過具有絶緣性的接合材料BD2（第1接合材料）搭載在晶片焊墊DP上的半導體晶片CP2（第1半導體晶片）；以及透過具有導電性的接合材料BD1（第2接合材料）搭載在晶片焊墊DP上的半導體晶片CP1（第2半導體晶片）。半導體裝置PKG，更具備：封裝半導體晶片CP1、半導體晶片CP2以及晶片焊墊DP的至少一部分的封裝部MR（封裝體）。半導體晶片CP1，具有背面電極BE，半導體晶片CP1的背面電極BE，透過接合材料BD1與晶片焊墊DP電連接。然後，半導體晶片CP2的第1側面與第2側面交叉所形成之邊SD2（第1邊）被接合材料BD2所覆蓋之部分的長度L2（第1長度），比半導體晶片CP1的第3側面與第4側面交叉所形成之邊SD1（第2邊）被接合材料BD1所覆蓋之部分的長度L1（第2長度）更大（L2＞L1）。

本實施態樣，針對搭載在共通的晶片焊墊DP上的半導體晶片CP1、CP2之中的用絶緣性的接合材料BD2所搭載的半導體晶片CP2，為了提高半導體晶片CP2與晶片焊墊DP之間的耐壓，令長度L2比長度L1更大。然後，針對搭載在共通的晶片焊墊DP上的半導體晶片CP1、CP2之中的用導電性的接合材料BD1所搭載的半導體晶片CP1，為了防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面，令長度L1比長度L2更小。藉此，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓提高，故可抑制或防止在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞，另外，可抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。因此，可使半導體裝置PKG的整體的可靠度提高。

亦即，由於在半導體晶片CP1、CP2之中，針對半導體晶片CP2，使用絶緣性的晶片結合材料，故使其與晶片焊墊DP之間的耐壓提高，是很重要的；由於針對半導體晶片CP1，使用導電性的晶片結合材料，故避免導電性的晶片結合材料附著於半導體晶片CP1的表面，是很重要的。在本實施態樣中，比起半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1而言，使半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2更大（L2＞L1），藉此便可滿足上述分別對半導體晶片CP1、CP2的不同要求，進而使半導體裝置PKG的整體的可靠度提高。

在此，在共通的晶片焊墊DP上用導電性的晶片結合材料搭載半導體晶片CP1且用絶緣性的晶片結合材料搭載半導體晶片CP2的態樣，若非發現半導體晶片CP2與晶片焊墊DP之間的靜電破壞的問題，便無法思及上述的應為L2＞L1之關係的此等本實施態樣的技術思想。這是因為，無論晶片結合材料係導電性或是絶緣性，皆欲避免該晶片結合材料附著於半導體晶片的表面，乃係一般的想法。因此，若非發現半導體晶片CP2與晶片焊墊DP之間的靜電破壞的問題，則在半導體晶片CP2中，盡可能縮小邊SD2被接合材料BD2所覆蓋之部分的長度L2，乃係理所當然的想法。

然而，本發明人，發現當在共通的晶片焊墊DP上用導電性的晶片結合材料搭載半導體晶片CP1並用絶緣性的晶片結合材料搭載半導體晶片CP2時，在半導體晶片CP2與晶片焊墊DP之間會產生靜電破壞的問題，為了因應該問題，而增大上述長度L2。另一方面，考慮到在半導體晶片CP1與晶片焊墊DP之間並不會產生靜電破壞，更考慮到比起絶緣性的晶片結合材料附著於半導體晶片的表面而言，導電性的晶片結合材料附著於半導體晶片的表面，會造成焊墊電極P1之間短路等更嚴重的問題，而縮小上述長度L1。

因此，可以說，從各別地準備並未包含半導體晶片CP2而僅包含半導體晶片CP1的半導體封裝件與並未包含半導體晶片CP1而僅包含半導體晶片CP2的半導體封裝件的狀態，並無法認識到本案的問題，故無法思及本實施態樣的技術思想。另外，可以說，在共通的晶片焊墊DP上用導電性的晶片結合材料搭載半導體晶片CP1並用絶緣性的晶片結合材料搭載半導體晶片CP2的態樣中，若並未發現半導體晶片CP2與晶片焊墊DP之間的靜電破壞的問題，亦無法思及本實施態樣的技術思想。亦即，可以說，正因針對在共通的晶片焊墊DP上用導電性的晶片結合材料搭載半導體晶片CP1並用絶緣性的晶片結合材料搭載半導體晶片CP2的態樣進行檢討，並發現半導體晶片CP2與晶片焊墊DP之間的靜電破壞的問題，才能夠思及本實施態樣的技術思想。

另外，半導體晶片CP2的邊SD2，具有4個邊SD2a、SD2b、SD2c、SD2d，半導體晶片CP1的邊SD1，具有4個邊SD1a、SD1b、SD1c、SD1d。

在半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d之中，若存在被接合材料BD2所覆蓋之部分的長度L2較小的邊，則在該邊與晶片焊墊DP之間耐壓會變低。因此，吾人期望，在半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d之中，被接合材料BD2所覆蓋之部分的長度L2均夠大，藉此，便可確實地提高半導體晶片CP2與晶片焊墊DP之間的耐壓。

另外，在半導體晶片CP1的4個邊SD1a、SD1b、SD1c、SD1d之中，若存在被接合材料BD1所覆蓋之部分的長度L1較大的邊時，則會有因為該等情況而導致導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面之虞。因此，吾人期望在半導體晶片CP1的4個邊SD1a、SD1b、SD1c、SD1d之中，被接合材料BD1所覆蓋之部分的長度L1均較小，藉此，便可確實地防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。

因此，假設吾人比較半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d之中的任意的邊SD2與半導體晶片CP1的4個邊SD1a、SD1b、SD1c、SD1d之中的任意的邊SD1。此時，無論選擇哪個邊SD1、SD2，該任意的邊SD2被接合材料BD2所覆蓋之部分的長度L2與任意的邊SD1被接合材料BD1所覆蓋之部分的長度L1，必定成立L2＞L1的關係，為較佳的態樣。亦即，L2＞L1的關係，於半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d與半導體晶片CP1的4個邊SD1a、SD1b、SD1c、SD1d的任何組合均成立，為較佳的態樣。

在此，在半導體晶片CP2中，在邊SD2a被接合材料BD2所覆蓋之部分的長度L2、邊SD2b被接合材料BD2所覆蓋之部分的長度L2、邊SD2c被接合材料BD2所覆蓋之部分的長度L2，以及邊SD2d被接合材料BD2所覆蓋之部分的長度L2之中，將最小値，稱為最小値L2min。另外，在半導體晶片CP1中，在邊SD1a被接合材料BD1所覆蓋之部分的長度L1、邊SD1b被接合材料BD1所覆蓋之部分的長度L1、邊SD1c被接合材料BD1所覆蓋之部分的長度L1，以及邊SD1d被接合材料BD1所覆蓋之部分的長度L1之中，將最大値，稱為最大値L1max。此時，最小値L2min，宜比最大値L1max更大（亦即L2min＞L1max）。亦即，半導體晶片CP2的邊SD2a、SD2b、SD2c、SD2d被接合材料BD2所覆蓋之部分的長度L2的最小値L2min，宜比半導體晶片CP1的邊SD1a、SD1b、SD1c、SD1d被接合材料BD1所覆蓋之部分的長度L1的最大値L1max更大（L2min＞L1max）。

藉此，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓確實地提高，同時可確實地抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。因此，可使半導體裝置PKG的整體的可靠度確實地提高。

另外，如上所述的，藉由增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓提高。為了確實地獲得該耐壓提高功效，半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，宜在半導體晶片CP2的厚度T2的1／2以上（亦即L2≧T2×1／2）（參照圖38）。另外，若半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d被接合材料BD2所覆蓋之部分的長度L2，均在半導體晶片CP2的厚度T2的1／2以上（亦即L2≧T2×1／2），則為更佳的態樣。亦即，若上述最小値L2min在半導體晶片CP2的厚度T2的1／2以上（亦即L2min≧T2×1／2），則為更佳的態樣。藉此，由於可使半導體晶片CP2與晶片焊墊DP之間的耐壓更確實地提高，故可更確實地抑制或防止在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞。因此，可使半導體裝置PKG的可靠度更確實地提高。

另外，如上所述的，藉由縮小半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1，便可降低導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面的可能性。因此，半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1，宜未達半導體晶片CP1的厚度T1的1／2（亦即L1＜T1×1／2），若在半導體晶片CP1的厚度T1的1／4以下（亦即L1≦T1×1／4）則為更佳的態樣（參照圖39）。另外，若半導體晶片CP1的4個邊SD1a、SD1b、SD1c、SD1d被接合材料BD1所覆蓋之部分的長度L1，均未達半導體晶片CP1的厚度T1的1／2（亦即L1＜T1×1／2），則為較佳的態樣，若在半導體晶片CP1的厚度T1的1／4以下（亦即L1≦T1×1／4），則為更佳的態樣。亦即，若上述最大値L1max，未達半導體晶片CP1的厚度T1的1／2（亦即L1max＜T1×1／2），則為較佳的態樣，若在半導體晶片CP1的厚度T1的1／4以下（亦即L1max≦T1×1／4），則為更佳的態樣。藉此，便可更確實地抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。因此，可使半導體裝置PKG的可靠度更確實地提高。另外，可使半導體裝置PKG的製造產能更確實地提高。另外，半導體晶片CP1，由於具有背面電極BE，故半導體晶片CP1的厚度T1，亦包含背面電極BE的厚度在內。

另外，半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1，亦可為零（亦即L1＝0）。當L1＝0時，半導體晶片CP1的邊SD1，並未被接合材料BD1所覆蓋。

另外，本實施態樣，若適用於接合材料BD2的耐壓（每單位距離的耐壓），比封裝部MR的耐壓（每單位距離的耐壓）更大的情況下，其功效非常大。換言之，本實施態樣，若適用於封裝部MR的耐壓（每單位距離的耐壓）比接合材料BD2的耐壓（每單位距離的耐壓）更小的情況下，其功效非常大。

針對封裝部MR，必須考慮在封裝步驟（成模步驟）的封裝部MR的形成容易度來選擇材料，考慮耐壓進而改變封裝部MR的材料比較困難，另一方面，針對接合材料BD2，由於並非封裝體，故接合材料BD2的材料可選擇容易進行加工且耐壓較高的材料。因此，若著眼於半導體裝置PKG的各構件的耐壓，則預料封裝部MR的耐壓（每單位距離的耐壓）會比接合材料BD2的耐壓（每單位距離的耐壓）更小。封裝部MR的耐壓（每單位距離的耐壓），例如為10～30kV／mm左右，接合材料BD2的耐壓（每單位距離的耐壓），例如為80～150kV／mm左右。

若封裝部MR的耐壓（每單位距離的耐壓）比接合材料BD2的耐壓（每單位距離的耐壓）更小，則在接合材料BD2與封裝部MR之間的界面KM便容易發生像靜電破壞那樣的絶緣破壞。相對於此，本實施態樣，藉由如上所述的增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，便可抑制或防止接合材料BD2與封裝部MR之間的界面KM成為洩漏路徑，進而產生像靜電破壞那樣的絶緣破壞。因此，即使封裝部MR的耐壓比接合材料BD2的耐壓更小，仍可抑制或防止在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞，並可使半導體裝置PKG的可靠度提高。因此，若將本實施態樣適用於封裝部MR的耐壓（每單位距離的耐壓）比接合材料BD2的耐壓（每單位距離的耐壓）更小的態樣，其功效非常大。

圖40顯示出表示本實施態樣的功效的一例的表格。圖40所示之樣本A與樣本B，係對應在半導體裝置PKG中，改變接合材料BD2的狀態的態樣。亦即，在樣本A與樣本B中，半導體晶片CP2的厚度T2均為約400μm。然後，在樣本A的態樣中，半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2為約60μm，反映長度L2較小此點，上述距離L3也較小，上述距離L3為約85μm。另外，在樣本B的態樣中，半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2為250μm，反映長度L2較大此點，上述距離L3亦較大，上述距離L3為約320μm。

在樣本A的態樣中，半導體晶片CP2與晶片焊墊DP之間的絶緣耐壓為約1300V，在樣本B的態樣中，即使施加5000V，在半導體晶片CP2與晶片焊墊DP之間也不會發生絶緣破壞，半導體晶片CP2與晶片焊墊DP之間的絶緣耐壓在5000V以上。

像樣本B這樣，藉由增大半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2，並宜設在半導體晶片CP2的厚度T2的1／2以上（L2≧T2×1／2），便可使半導體晶片CP2與晶片焊墊DP之間的絶緣耐壓提高，並可使半導體裝置的可靠度提高。

另外，當將半導體晶片CP2與晶片焊墊DP之間的需求耐壓（ESD規格）設為V1，將封裝部MR的每單位距離的耐壓設為V2，將接合材料BD2的每單位距離的耐壓設為V3，將半導體晶片CP2與晶片焊墊DP之間的距離（間隔）設為L4時，以下的式（1）與以下的式（2）成立，為較佳的態樣。 V2×L3≧V1・・・式（1） V3×L4≧V1・・・式（2） 另外，半導體晶片CP2與晶片焊墊DP之間的距離（間隔）L4，亦對應隔設在晶片焊墊DP與半導體晶片CP2之間的部分的接合材料BD2的厚度。

例如，當需求耐壓V1為2000V，封裝部MR的每單位距離的耐壓V2為約14kV／mm時，宜將距離L3設在約150μm以上。亦即，只要增大上述長度L2，直到距離L3在約150μm以上為止即可。藉此，由於滿足上述式（1），故可使隔著半導體晶片CP2與晶片焊墊DP之間的界面KM的半導體晶片CP2與晶片焊墊DP之間的耐壓，在需求耐壓V1以上。

另外，例如，當需求耐壓V1為2000V，接合材料BD2的每單位距離的耐壓V3為約90kV／mm時，宜將距離L4設在約23μm以上。亦即，宜將隔設在晶片焊墊DP與半導體晶片CP2之間的部分的接合材料BD2的厚度，設在約23μm以上。藉此，由於滿足上述式（2），故可使隔著半導體晶片CP2與晶片焊墊DP之間的接合材料BD2的半導體晶片CP2與晶片焊墊DP之間的耐壓，在需求耐壓V1以上。

因此，若以滿足式（1）與式（2）二者的方式，設定距離L3與距離L4，便可使半導體晶片CP2與晶片焊墊DP之間的耐壓，在需求耐壓V1以上。

另外，本實施態樣，係使半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2比半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1更大（L2＞L1），為了能夠確實地實現此特徵，吾人在半導體裝置PKG的製造步驟上下工夫。針對該等步驟，在以下進行説明。

在上述步驟S2a將絶緣性的接合材料BD2供給到晶片焊墊DP上，然後，在上述步驟S2b透過接合材料BD2將半導體晶片CP2搭載在晶片焊墊DP上。在此之特徴為，該步驟S2a，對當在步驟S2b將半導體晶片CP2搭載到晶片焊墊DP上時在俯視下與半導體晶片CP2的四個角落重疊的位置，也供給了接合材料BD2（參照圖21以及圖29）。

上述圖21以及圖29，顯示出實行了步驟S2a之後的狀態，因此步驟S2b尚未實行。另外，上述圖21的態樣，係顯示出從接合材料供給用的噴嘴將接合材料BD2供給到晶片焊墊DP上的態樣，上述圖29的態樣，係顯示出利用印刷法將接合材料BD2供給到晶片焊墊DP上的態樣。另外，在圖21以及圖29中，步驟S2b的半導體晶片CP2的搭載位置以虛線表示。

由於圖21的態樣，係在步驟S2a中，從噴嘴將接合材料BD2供給到晶片焊墊DP上，故接合材料BD2係局部性地配置在晶片焊墊DP的頂面上。因此，從噴嘴供給接合材料BD2的態樣，宜在晶片焊墊DP的頂面上，對複數個部位供給（配置）接合材料BD2，圖21的態樣，係在晶片焊墊DP的頂面上，對9個部位供給（配置）接合材料BD2。此時，接合材料BD2的一部分會從在步驟S2b搭載半導體晶片CP2的預定區域（半導體晶片CP2的搭載預定區域）溢出，在步驟S2a接合材料BD2也會供給（配置）到在俯視下與之後所搭載之半導體晶片CP2的四個角落重疊的位置。

在此，所謂半導體晶片CP2的搭載預定區域，係對應當在步驟S2b將半導體晶片CP2搭載到晶片焊墊DP上時在俯視下與半導體晶片CP2重疊的區域，在圖21以及圖29中，對應被虛線所包圍的區域。

由於圖29的態樣，係在步驟S2a中，利用印刷法將接合材料BD2供給到晶片焊墊DP上，故接合材料BD2，並非局部性地配置在晶片焊墊DP的頂面上，而係配置遍及較廣的面積。在圖29的態樣中，在俯視下，接合材料BD2所供給（配置）之區域，將在步驟S2b搭載半導體晶片CP2的預定區域（半導體晶片CP2的搭載預定區域）包含在內。因此，接合材料BD2的一部分會從半導體晶片CP2的搭載預定區域溢出，在步驟S2a接合材料BD2也會供給（配置）到在俯視下與之後所搭載之半導體晶片CP2的四個角落重疊的位置。

圖21與圖29的共通點在於，在俯視下，以虛線所表示之半導體晶片CP2的搭載預定區域的四個角落，與在步驟S2a供給到晶片焊墊DP上的接合材料BD2重疊。然後，在步驟S2b中，半導體晶片CP2會被搭載到在圖21以及圖29中以虛線所表示的位置。因此，步驟S2b，係在接合材料BD2已經配置到在俯視下與半導體晶片CP2的四個角落重疊的位置的狀態下，將半導體晶片CP2搭載到晶片焊墊DP上。亦即，在步驟S2a會將接合材料BD2也預先供給到當在步驟S2b將半導體晶片CP2搭載到晶片焊墊DP上時在俯視下與半導體晶片CP2的四個角落重疊的位置。

藉此，當在步驟S2b將半導體晶片CP2搭載到晶片焊墊DP上時，半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d的各下端LE會埋入配置在晶片焊墊DP上的接合材料BD2內。然後，由於半導體晶片CP2的4個邊SD2a、SD2b、SD2c、SD2d的各自的下部，會埋入接合材料BD2內，並被該接合材料BD2所覆蓋，故可增大半導體晶片CP2的邊SD2a、SD2b、SD2c、SD2d各自被接合材料BD2所覆蓋之部分的長度L2。因此，可使半導體晶片CP2與晶片焊墊DP之間的耐壓提高，並可抑制或防止在半導體晶片CP2與晶片焊墊DP之間產生像靜電破壞那樣的絶緣破壞。

另外，在上述步驟S2c將導電性的接合材料BD1供給到晶片焊墊DP上，然後，在上述步驟S2d透過接合材料BD1將半導體晶片CP1搭載到晶片焊墊DP上。在此之特徴為，在該步驟S2c中，接合材料BD1並未被供給到當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時在俯視下與半導體晶片CP1的四個角落重疊的位置（參照圖25以及圖30）。

上述圖25以及圖30，顯示出實行了步驟S2c之後的狀態，因此步驟S2d尚未實行。另外，上述圖25的態樣，係顯示出從接合材料供給用的噴嘴將接合材料BD1供給到晶片焊墊DP上的態樣，上述圖30的態樣，係顯示出利用印刷法將接合材料BD1供給到晶片焊墊DP上的態樣。另外，在圖25以及圖30中，步驟S2d的半導體晶片CP1的搭載位置以虛線表示。

由於圖25的態樣，係在步驟S2c中，從噴嘴將接合材料BD1供給到晶片焊墊DP上，故接合材料BD1會局部性地配置在晶片焊墊DP的頂面上。因此，當從噴嘴供給接合材料BD1時，宜在晶片焊墊DP的頂面上，對複數個部位供給（配置）接合材料BD1，圖25的態樣，係在晶片焊墊DP的頂面上，對5個部位供給（配置）接合材料BD1。此時，接合材料BD1不會從在步驟S2d搭載半導體晶片CP1的預定區域（半導體晶片CP1的搭載預定區域）溢出。亦即，在俯視下，接合材料BD1所供給（配置）之區域，被包含在半導體晶片CP1的搭載預定區域之內。換言之，在步驟S2c中，接合材料BD1被供給（配置）在半導體晶片CP1的搭載預定區域的內側，且接合材料BD1並未被供給（配置）在半導體晶片CP1的搭載預定區域的外周圍部位。因此，在圖25的態樣中，在步驟S2c接合材料BD1並未供給（配置）到在俯視下與之後所搭載之半導體晶片CP1的四個角落重疊的位置。

在此，所謂半導體晶片CP1的搭載預定區域，係對應當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時在俯視下與半導體晶片CP1重疊的區域，在圖25以及圖30中，對應被虛線所包圍的區域。

由於圖30的態樣，係在步驟S2c中，利用印刷法將接合材料BD1供給到晶片焊墊DP上，故接合材料BD1，並非局部性地配置在晶片焊墊DP的頂面上，而係配置遍及較廣的面積。當在步驟S2c以印刷法將接合材料BD1供給（配置）到晶片焊墊DP上時，會避免接合材料BD1從在步驟S2d搭載半導體晶片CP1的預定區域（半導體晶片CP1的搭載預定區域）溢出。亦即，在俯視下，接合材料BD1所供給（配置）之區域，被包含在半導體晶片CP1的搭載預定區域之內。換言之，在步驟S2c中，接合材料BD1被供給（配置）在半導體晶片CP1搭載預定區域的內側，且接合材料BD1並未被供給（配置）在半導體晶片CP1搭載預定區域的外周圍部位。因此，在圖30的態樣中，在步驟S2c接合材料BD1亦並未供給（配置）到在俯視下與之後所搭載之半導體晶片CP1的四個角落重疊的位置。

圖25與圖30的共通點在於，在俯視下，以虛線所表示之半導體晶片CP1的搭載預定區域的四個角落，與在步驟S2c供給到晶片焊墊DP上的接合材料BD1並未重疊。然後，在步驟S2d中，半導體晶片CP1會被搭載到在圖25以及圖30中以虛線所表示的位置。因此，步驟S2d，係在接合材料BD1並未配置到在俯視下與半導體晶片CP1的四個角落重疊的位置的狀態下，將半導體晶片CP1搭載到晶片焊墊DP上。亦即，在步驟S2c並未將接合材料BD1供給到當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時在俯視下與半導體晶片CP1的四個角落重疊的位置。然後，在步驟S2c接合材料BD1被供給（配置）到晶片焊墊DP上的區域，若被包含在半導體晶片CP1的搭載預定區域之內，則為更佳的態樣。

藉此，當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時，接合材料BD1，便不易沾染到半導體晶片CP1的側面SM1、SM2、SM3、SM4或邊SD1a、SD1b、SD1c、SD1d，半導體晶片CP1的側面SM1、SM2、SM3、SM4或邊SD1a、SD1b、SD1c、SD1d，便不易被接合材料BD1所覆蓋。藉此，便可縮小半導體晶片CP1的邊SD1a、SD1b、SD1c、SD1d各自被接合材料BD1所覆蓋之部分的長度L1，並可抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。

像這樣，本實施態樣，在步驟S2a接合材料BD2亦被供給到當在步驟S2b將半導體晶片CP2搭載到晶片焊墊DP上時在俯視下與半導體晶片CP2的四個角落重疊的位置。藉此，便可增大半導體晶片CP2的邊SD2a、SD2b、SD2c、SD2d各自被接合材料BD2所覆蓋之部分的長度L2。另外，在步驟S2c接合材料BD1並未被供給到當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時在俯視下與半導體晶片CP1的四個角落重疊的位置。在步驟S2c接合材料BD1被供給（配置）到晶片焊墊DP上的區域，若被包含在當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時在俯視下與半導體晶片CP1重疊的區域（亦即半導體晶片CP1的搭載預定區域）之內，則為更佳的態樣。藉此，便可縮小半導體晶片CP1的邊SD1a、SD1b、SD1c、SD1d各自被接合材料BD1所覆蓋之部分的長度L1。藉此，便可輕易且確實地實現半導體晶片CP2的邊SD2被接合材料BD2所覆蓋之部分的長度L2比半導體晶片CP1的邊SD1被接合材料BD1所覆蓋之部分的長度L1更大（L2＞L1）的構造。

另外，本實施態樣，在接合材料BD1與接合材料BD2雙方均使用膠型接合材料的情況下，功效特別大。亦即，當使用導電性膠型接合材料作為導電性的接合材料BD1，且使用絶緣性膠型接合材料作為絶緣性的接合材料BD2時，功效特別大。

亦即，當接合材料BD1、BD2均為膠型接合材料時，接合材料BD1、BD2均具有容易塗覆到半導體晶片的側面上的性質。因此，若與本實施態樣不同，並未在半導體裝置的製造步驟上下任何工夫，則接合材料BD1的塗覆量與接合材料BD2的塗覆量為相同程度，故上述長度L1與上述長度L2相同（亦即L1＝L2）。與本實施態樣不同，當L1＝L2時，會形成長度L1、L2雙方均較小的狀態，或是長度L1、L2雙方均較大的狀態。當長度L1、L2雙方均較小時，如上所述的，長度L2較小，半導體晶片CP2與晶片焊墊DP之間的耐壓便降低，而半導體晶片CP2與晶片焊墊DP之間便會有受到靜電破壞之虞，另一方面，當長度L1、L2雙方均較大時，如上所述的，長度L1較大， 則導電性的接合材料BD1的一部分便可能會附著於半導體晶片CP1的表面。該等情況，會使半導體裝置的整體的可靠度降低。

相對於此，本實施態樣，在接合材料BD1、BD2均為膠型接合材料的情況下，接合材料BD1、BD2雖均具有容易塗覆到半導體晶片的側面上的性質，惟藉由在製造步驟上下工夫，針對絶緣性的接合材料BD2，增大塗覆量，針對導電性的接合材料BD1，抑制塗覆的情況，以減少塗覆量。藉此，使上述長度L2比上述長度L1更大（L2＞L1）。因此，便可增大上述長度L2，並縮小上述長度L1。針對半導體晶片CP2，較佳的態樣，可令上述長度L2在半導體晶片CP2的厚度T2的1／2以上，針對半導體晶片CP1，較佳的態樣，可令上述長度L1未達半導體晶片CP1的厚度T1的1／2，更佳的態樣，可令上述長度L1在半導體晶片CP1的厚度T1的1／4以下。藉此，如上所述的，長度L2較大，半導體晶片CP2與晶片焊墊DP之間的耐壓升高，便可抑制或防止半導體晶片CP2與晶片焊墊DP之間受到靜電破壞，另一方面，長度L1較小，便可抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。藉此，便可使半導體裝置的整體的可靠度提高。

像這樣，當使用容易塗覆到半導體晶片的側面上的膠型接合材料作為接合材料BD1、BD2時，適用本實施態樣的功效非常大。

另外，當導電性的接合材料BD1為銀（Ag）膠等的導電性膠型接合材料時，由於接合材料BD1容易沾染到半導體晶片CP1的側面SM1、SM2、SM3、SM4或邊SD1a、SD1b、SD1c、SD1d上，故會有導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面的可能性。因此，當導電性的接合材料BD1為銀（Ag）膠等的導電性膠型接合材料時，抑制接合材料BD1沾染到半導體晶片CP1的側面SM1、SM2、SM3、SM4或邊SD1a、SD1b、SD1c、SD1d上特別重要。因此，在接合材料BD1為導電性膠型接合材料的情況下，當在步驟S2d將半導體晶片CP1搭載到晶片焊墊DP上時，在步驟S2c避免接合材料BD1供給到在俯視下與半導體晶片CP1的四個角落重疊的位置，極為重要。另外，當在步驟S2c將接合材料BD1供給到晶片焊墊DP上時，避免接合材料BD1從半導體晶片CP1的搭載預定區域溢出，且接合材料BD1所供給（配置）之區域被包含在半導體晶片CP1的搭載預定區域之內，為較佳的態樣。藉此，即使接合材料BD1為容易沾染到半導體晶片CP1的側面上的導電性膠型接合材料，仍可抑制該接合材料BD1沾染到半導體晶片CP1的側面SM1、SM2、SM3、SM4或邊SD1a、SD1b、SD1c、SD1d上。藉此，便可確實地抑制或防止導電性的接合材料BD1的一部分附著於半導體晶片CP1的表面。

另外，亦可考慮使用焊接材料作為導電性的接合材料BD1。然而，在使用焊接材料的情況下，會產生設置焊料回流後之助熔劑洗淨步驟的必要性。此意味著組裝步驟數（製造步驟數）的增加。另外，為了確保半導體裝置PKG的耐回流性，也會產生採用熔點比安裝時的回流溫度更高的富含鉛的高熔點焊料的必要性。此意味著實行相對於半導體裝置PKG的無鉛化的相反步驟。

若考慮到該等問題，比起焊接材料而言，更宜使用銀（Ag）膠等的導電性膠型接合材料，作為導電性的接合材料BD1。藉由使用銀（Ag）膠等的導電性膠型接合材料，比其使用焊接材料的情況而言，更可減少組裝步驟數（製造步驟數），並可實現對環境較無害的半導體裝置PKG。

以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。

1‧‧‧半導體基板
3‧‧‧p型的半導體區域
4‧‧‧n^＋型的半導體區域
5‧‧‧p^＋型的半導體區域
6‧‧‧溝槽
7‧‧‧閘極絶緣膜
8‧‧‧閘極電極
9、11‧‧‧層間絶緣膜
10、12‧‧‧栓塞
13‧‧‧保護膜
14‧‧‧開口部
A-A、A1-A1、B-B、C-C‧‧‧剖面線
BAT‧‧‧電源
BD1、BD2、BD101、BD102‧‧‧接合材料
BE‧‧‧背面電極
BW‧‧‧導線
CLC‧‧‧控制電路
CP1、CP2‧‧‧半導體晶片
D1、D2‧‧‧汲極
DP1、DP2、DP3、DP4‧‧‧邊
DP、DP101、DP102‧‧‧晶片焊墊
E1-E1~E4-E4‧‧‧剖面線
F1~F4‧‧‧箭號
G1-G1~G4-G4‧‧‧剖面線
GM‧‧‧銀電鍍層
H1~H4‧‧‧箭號
KM‧‧‧界面
L1、L2‧‧‧長度
L3、L4‧‧‧距離
LD‧‧‧引線
LE‧‧‧下端
LF‧‧‧引線框架
LOD‧‧‧負載
M1，M2‧‧‧配線
M1S、M2S‧‧‧源極配線
MRa‧‧‧頂面
MRb‧‧‧底面
MRc1、MRc2、MRc3、MRc4‧‧‧側面
MR‧‧‧封裝部
P1、P2‧‧‧焊墊電極
P1S‧‧‧源極用焊墊電極
PKG、PKG101‧‧‧半導體裝置
Q1‧‧‧功率MOSFET
Q2‧‧‧感測MOSFET
REG‧‧‧調節器
S1、S2‧‧‧源極
S1~S6、S2a~S2e、S2e1、S2e2‧‧‧步驟
SD1、SD1a、SD1b、SD1c、SD1d‧‧‧邊
SD2、SD2a、SD2b、SD2c、SD2d‧‧‧邊
SM1、SM2、SM3、SM4、SM5、SM6、SM7、SM8‧‧‧側面
T1、T2‧‧‧厚度
TE1、TE2‧‧‧端子
TL‧‧‧懸置引線
θ‧‧‧角度

［圖1］係一實施態樣之半導體裝置的俯視圖。 ［圖2］係一實施態樣之半導體裝置的平面透視圖。 ［圖3］係一實施態樣之半導體裝置的平面透視圖。 ［圖4］係一實施態樣之半導體裝置的平面透視圖。 ［圖5］係一實施態樣之半導體裝置的仰視圖。 ［圖6］係一實施態樣之半導體裝置的剖面圖。 ［圖7］係一實施態樣之半導體裝置的剖面圖。 ［圖8］係一實施態樣之半導體裝置的剖面圖。 ［圖9］係一實施態樣之半導體裝置的部分放大平面透視圖。 ［圖10］係表示一實施態樣之半導體裝置的製造步驟的流程圖。 ［圖11］係一實施態樣之半導體裝置的製造步驟中的剖面圖。 ［圖12］係接續圖11的半導體裝置的製造步驟中的剖面圖。 ［圖13］係接續圖12的半導體裝置的製造步驟中的剖面圖。 ［圖14］係接續圖13的半導體裝置的製造步驟中的剖面圖。 ［圖15］係接續圖14的半導體裝置的製造步驟中的剖面圖。 ［圖16］係表示晶片結合步驟的詳細內容的流程圖。 ［圖17］係表示晶片結合步驟的詳細內容的流程圖。 ［圖18］係表示晶片結合步驟的詳細內容的流程圖。 ［圖19］係表示晶片結合步驟的詳細內容的流程圖。 ［圖20］係一實施態樣之半導體裝置的製造步驟中的俯視圖。 ［圖21］係接續圖20的半導體裝置的製造步驟中的俯視圖。 ［圖22］係與圖21相同之半導體裝置的製造步驟中的剖面圖。 ［圖23］係接續圖21的半導體裝置的製造步驟中的俯視圖。 ［圖24］係與圖23相同之半導體裝置的製造步驟中的剖面圖。 ［圖25］係接續圖23的半導體裝置的製造步驟中的俯視圖。 ［圖26］係與圖25相同之半導體裝置的製造步驟中的剖面圖。 ［圖27］係接續圖25的半導體裝置的製造步驟中的俯視圖。 ［圖28］係與圖27相同之半導體裝置的製造步驟中的剖面圖。 ［圖29］係一實施態樣之半導體裝置的製造步驟中的俯視圖。 ［圖30］係接續圖29的半導體裝置的製造步驟中的俯視圖。 ［圖31］係一實施態樣之半導體裝置的電路圖。 ［圖32］係一實施態樣之半導體裝置所使用之半導體晶片的主要部位剖面圖。 ［圖33］係檢討例的半導體裝置的剖面圖。 ［圖34］係將一實施態樣之半導體裝置的一部分放大表示的平面透視圖。 ［圖35］係將一實施態樣之半導體裝置的一部分放大表示的平面透視圖。 ［圖36］係將一實施態樣之半導體裝置的一部分放大表示的立體圖。 ［圖37］係將一實施態樣之半導體裝置的一部分放大表示的立體圖。 ［圖38］係將一實施態樣之半導體裝置的一部分放大表示的剖面圖。 ［圖39］係將一實施態樣之半導體裝置的一部分放大表示的剖面圖。 ［圖40］係表示本實施態樣的功效的一例的表格。

BD1、BD2‧‧‧接合材料

BE‧‧‧背面電極

BW‧‧‧導線

CP1、CP2‧‧‧半導體晶片

DP‧‧‧晶片焊墊

GM‧‧‧銀電鍍層

LD‧‧‧引線

MRa‧‧‧頂面

MRb‧‧‧底面

MRc1、MRc3‧‧‧側面

MR‧‧‧封裝部

P1、P2‧‧‧焊墊電極

PKG‧‧‧半導體裝置

SM1、SM3、SM4、SM5、SM7、SM8‧‧‧側面

Claims (20)

1. 一種半導體裝置，其特徵為包含： 晶片搭載部，其具有導電性； 第1半導體晶片，其透過具有絶緣性的第1接合材料搭載在該晶片搭載部上； 第2半導體晶片，其透過具有導電性的第2接合材料搭載在該晶片搭載部上；以及 封裝體，其封裝該第1半導體晶片、該第2半導體晶片以及該晶片搭載部的至少一部分； 該第2半導體晶片，具有背面電極，該第2半導體晶片的該背面電極，透過該第2接合材料與該晶片搭載部電連接； 該第1半導體晶片的第1側面與第2側面交叉所形成之第1邊被該第1接合材料所覆蓋之部分的第1長度，比該第2半導體晶片的第3側面與第4側面交叉所形成之第2邊被該第2接合材料所覆蓋之部分的第2長度更大。
2. 如申請專利範圍第1項之半導體裝置，其中更包含： 複數條引線；以及 複數條導線； 該封裝體，封裝該複數條引線的各自的一部分以及該複數條導線； 該複數條導線包含： 複數條第1導線，其將該第1半導體晶片的複數個第1焊墊電極與該複數條引線之中的複數條第1引線電連接；以及 複數條第2導線，其將該第2半導體晶片的複數個第2焊墊電極與該複數條引線之中的複數條第2引線電連接。
3. 如申請專利範圍第1項之半導體裝置，其中， 該第1長度，在該第1半導體晶片的厚度的1／2以上。
4. 如申請專利範圍第3項之半導體裝置，其中， 該第2長度，未達該第2半導體晶片的厚度的1／2。
5. 如申請專利範圍第4項之半導體裝置，其中， 該第2長度，在該第2半導體晶片的厚度的1／4以下。
6. 如申請專利範圍第1項之半導體裝置，其中， 該第1接合材料的耐壓，比該封裝體的耐壓更大。
7. 如申請專利範圍第1項之半導體裝置，其中， 該第1接合材料，為絶緣性膠型接合材料。
8. 如申請專利範圍第7項之半導體裝置，其中， 該第2接合材料，為導電性膠型接合材料。
9. 如申請專利範圍第1項之半導體裝置，其中， 該第2半導體晶片，包含功率電晶體； 該第1半導體晶片，控制該第2半導體晶片。
10. 如申請專利範圍第1項之半導體裝置，其中， 於該晶片搭載部的頂面的一部分形成銀電鍍層； 該第2半導體晶片，透過該第2接合材料搭載在該晶片搭載部的該銀電鍍層上； 該第1半導體晶片，透過該第1接合材料搭載在該晶片搭載部的並未形成該銀電鍍層的區域上。
11. 一種半導體裝置的製造方法，其特徵為包含： （a）在具有導電性的晶片搭載部上，透過具有絶緣性的第1接合材料搭載第1半導體晶片，並透過具有導電性的第2接合材料搭載第2半導體晶片的步驟；以及 （b）形成封裝該第1半導體晶片、該第2半導體晶片以及該晶片搭載部的至少一部分的封裝體的步驟； 在該（a）步驟中，該第1半導體晶片與該第2半導體晶片，在該晶片搭載部上並排配置； 該第2半導體晶片，具有背面電極，該第2半導體晶片的該背面電極，透過該第2接合材料與該晶片搭載部電連接； 該第1半導體晶片的第1側面與第2側面交叉所形成之第1邊被該第1接合材料所覆蓋之部分的第1長度，比該第2半導體晶片的第3側面與第4側面交叉所形成之第2邊被該第2接合材料所覆蓋之部分的第2長度更大。
12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該（a）步驟包含： （a1）將該第1接合材料供給到該晶片搭載部上的步驟； （a2）在該（a1）步驟之後，在該晶片搭載部上，透過該第1接合材料搭載該第1半導體晶片的步驟； （a3）將該第2接合材料供給到該晶片搭載部上的步驟；以及 （a4）在該（a3）步驟之後，在該晶片搭載部上，透過該第2接合材料搭載該第2半導體晶片的步驟。
13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該（a3）步驟，在該（a2）步驟之後實行。
14. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 該（a）步驟更包含： （a5）在該（a4）步驟之後，使該第1接合材料以及該第2接合材料硬化的步驟。
15. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 該（a）步驟更包含： （a6）在該（a2）步驟之後，使該第1接合材料硬化的步驟；以及 （a7）在該（a4）步驟之後，使該第2接合材料硬化的步驟。
16. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該（a1）步驟，對當在該（a2）步驟將該第1半導體晶片搭載到該晶片搭載部上時，在俯視下與該第1半導體晶片的四個角落重疊的位置，亦供給該第1接合材料。
17. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該（a3）步驟，對當在該（a4）步驟將該第2半導體晶片搭載到該晶片搭載部上時，在俯視下與該第2半導體晶片的四個角落重疊的位置，並未供給該第2接合材料。
18. 如申請專利範圍第17項之半導體裝置的製造方法，其中， 在該（a3）步驟對該晶片搭載部上供給了該第2接合材料的區域，被包含在當在該（a4）步驟將該第2半導體晶片搭載到該晶片搭載部上時，在俯視下與該第2半導體晶片重疊的區域之內。
19. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該第1接合材料，為絶緣性膠型接合材料。
20. 如申請專利範圍第19項之半導體裝置的製造方法，其中， 該第2接合材料，為導電性膠型接合材料。