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TW201631779A - 半導體裝置及其製造方法 - Google Patents

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TW201631779A
TW201631779A TW104139280A TW104139280A TW201631779A TW 201631779 A TW201631779 A TW 201631779A TW 104139280 A TW104139280 A TW 104139280A TW 104139280 A TW104139280 A TW 104139280A TW 201631779 A TW201631779 A TW 201631779A
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layer
electrode
semiconductor layer
oxide semiconductor
forming
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TW104139280A
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越智久雄
大東徹
今井元
藤田哲生
北川英樹
菊池哲郎
鈴木正彦
川島慎吾
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夏普股份有限公司
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Abstract

半導體裝置（100A）包括基板（101）以及支撐於基板的薄膜電晶體（10）。薄膜電晶體包括：閘電極（102）、氧化物半導體層（104）、閘極絕緣層（103）、以及源電極（105）及汲電極（106）。氧化物半導體層包含上層半導體層（104b）以及下層半導體層（104a），所述上層半導體層（104b）與源電極及汲電極相接，且具有第一能隙，所述下層半導體層（104a）設置於上層半導體層的下側，且具有小於第一能隙的第二能隙。源電極及汲電極包含下層電極（105a、106a）以及主層電極（105b、106b），所述下層電極（105a、106a）與氧化物半導體層相接且不含Cu，所述主層電極（105b、106b）設置於下層電極上且包含Cu。下層電極的邊緣形成於自主層電極的邊緣突出的位置。

Description

半導體裝置及其製造方法
本發明是有關於一種使用氧化物半導體而形成的半導體裝置及其製造方法。
用於液晶顯示裝置等的主動矩陣（active matrix）基板於每一畫素包括薄膜電晶體（Thin Film Transistor；以下「TFT」）等開關元件。作為此種開關元件，已知有使用氧化物半導體層作為活性層的TFT（以下稱為「氧化物半導體TFT」）。專利文獻1中揭示有將InGaZnO（包括銦、鎵、鋅的氧化物）用於TFT的活性層的液晶顯示裝置。
氧化物半導體TFT能夠較非晶矽TFT更高速地進行動作。另外，氧化物半導體膜以較多晶矽膜更簡便的製程形成，故亦可應用於需要大面積的裝置中。因此，氧化物半導體TFT作為可抑制製造步驟數或製造成本地製作的高性能主動元件而受到期待。
另外，氧化物半導體的遷移率高，故與先前的非晶矽TFT相比，即便將尺寸小型化，亦能夠獲得同等以上的性能。因此，若使用氧化物半導體TFT來製作顯示裝置的主動矩陣基板，則可使畫素內的TFT的佔有面積率下降，使畫素開口率提高。藉此，即便抑制背光的光量，亦能夠進行明亮的顯示，從而可實現低電力消耗。
另外，氧化物半導體TFT的掉電洩漏（off-leak）特性優異，故亦可利用使圖像的重寫頻率下降而進行顯示的動作模式。例如，於進行靜止圖像顯示時等，可利用以1秒鐘1次的頻率重寫圖像資料的方式進行動作。此種驅動方式被稱作停止驅動或低頻驅動等，能夠大幅度削減顯示裝置的電力消耗。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2012-134475號公報 [專利文獻2]日本專利特開2014-7399號公報 [專利文獻3]國際公開第2012/108301號 [專利文獻4]日本專利特開2014-32999號公報
[發明所欲解決之課題]
其中，於氧化物半導體TFT中，存在源極層/汲極層（以下有時稱為SD層）中所含的金屬元素等擴散至氧化物半導體層，臨限電壓等TFT特性發生變動的問題。與此相對，專利文獻2中揭示有由與SD層相接的上層與設置於其下側的下層的組成比不同的二層構成氧化物半導體層的技術。於該構成中，將上層的氧化物半導體層用作用以抑制元素自SD層擴散的緩衝層，將下層的氧化物半導體層用作實質的通道。
另一方面，為了應對液晶顯示裝置的進一步的大畫面化或高精細化，要求對主動矩陣基板中的配線或電極進一步進行低電阻化。因此，作為源極配線（包含源電極或汲電極）或閘極配線，已知使用電阻率低於Al的Cu（銅）或Cu合金（例如CuCa系合金、CuMgAl系合金、或CuMn系合金）。
其中，因Cu擴散至半導體層而污染通道，從而存在使元件特性不穩定的擔憂。與此相對，專利文獻3中揭示有將Cu用作上層信號電極、將Ti用作下層信號電極，並將該些設置成階梯狀而抑制Cu向通道擴散的技術。另外，專利文獻4中記載有將Cu或Cu合金用作低電阻層、並於其下層或上層設置含有鎳及鈮的鉬合金的層的配線結構。
然而，氧化物半導體層TFT中，於將Cu或Cu合金用於SD層的情況下，於先前的對策中，在TFT製造製程中有時無法完全抑制Cu擴散至氧化物半導體層的情況，通道被污染而無法獲得所需的元件特性。
根據本發明者的研究，可知尤其於反向排列（reverse stagger）型（底部閘極-頂部接觸型）TFT中，於將Cu或Cu合金用於SD層的情況下，在源極-汲極分離步驟中Cu容易擴散至氧化物半導體層。於該構成的TFT中，在源極-汲極分離步驟中，以成為基底的氧化物半導體層露出的方式對SD層及氧化物半導體層的一部分進行蝕刻（有時稱作通道蝕刻型），但若於氧化物半導體的通道區域擴散有Cu，則元件特性大幅度地變動。另外，以覆蓋所露出的氧化物半導體的方式設置保護絕緣層，但於形成該保護絕緣層之前，有時使用含氧的氣體（例如N2 O氣體）來對氧化物半導體層進行電漿處理。此時，Cu亦容易擴散至氧化物半導體層，從而容易產生元件特性的變動。
此外，可知如下構成，即，為底部閘極型，於設置氧化物半導體層之後且設置SD層之前，以覆蓋氧化物半導體層的至少通道形成區域的方式設置包含SiO2 等的蝕刻終止層（有時稱作蝕刻終止型）。於蝕刻終止型的TFT的情況下，Cu自SD層向氧化物半導體層的擴散可藉由蝕刻終止層而得到抑制。其中，需要追加設置蝕刻終止層的步驟，故為了實現低成本化而有利的是所述通道蝕刻型的構成。另外，即使減小TFT的尺寸，有利的仍是採用通道蝕刻型的構成。
本發明鑒於所述課題而成，其目的是於包括氧化物半導體TFT的半導體裝置中使用低電阻的配線並實現穩定的TFT特性。 [解決課題之手段]
本發明的實施形態的半導體裝置包括基板以及薄膜電晶體，所述薄膜電晶體支撐於所述基板，且包括：閘電極、氧化物半導體層、形成於所述閘電極與所述氧化物半導體層之間的閘極絕緣層、以及與所述氧化物半導體層電性連接的源電極及汲電極，所述氧化物半導體層包含上層半導體層以及下層半導體層，所述上層半導體層與所述源電極及汲電極相接，且具有第一能隙，所述下層半導體層設置於所述上層半導體層的下側，且具有小於所述第一能隙的第二能隙，所述源電極及所述汲電極包含下層電極以及主層電極，所述下層電極與所述氧化物半導體層相接且不含Cu，所述主層電極設置於所述下層電極上且包含Cu，所述下層電極的邊緣形成於自所述主層電極的邊緣突出的位置。
某實施形態中，所述下層電極的邊緣相對於所述主層電極的邊緣僅突出0.1 μm以上、1.0 μm以下的距離。
某實施形態中，所述下層電極的邊緣相對於所述主層電極的邊緣僅突出0.2 μm以上、0.4 μm以下的距離。
某實施形態中，所述主層電極包含90 at%以上的Cu，所述下層電極包含Ti或Mo。
某實施形態中，所述氧化物半導體層包含In、Ga及Zn中的至少一種金屬元素。
某實施形態中，所述氧化物半導體層包含結晶質部分。
某實施形態中，所述上層半導體層的Ga濃度高於所述下層半導體層的Ga濃度。
某實施形態中，所述上層半導體層中Ga濃度高於In濃度，所述下層半導體層中Ga濃度為In濃度以下。
某實施形態中，所述上層半導體層的厚度為10 nm以上、80 nm以下，所述下層半導體層的厚度為30 nm以上、100 nm以下，所述下層半導體層比所述上層半導體層厚。
某實施形態中，於所述上層半導體層中擴散有Cu，於所述下層半導體層中未擴散有Cu。
某實施形態中，所述源電極及汲電極進而具有設置於所述主層電極上的上層電極，且所述上層電極包含Cu合金或Mo合金。
某實施形態中，所述薄膜電晶體具有通道蝕刻結構。
本發明的實施形態的半導體裝置的製造方法包括：準備基板的步驟；於所述基板上形成閘電極的步驟；形成覆蓋所述閘電極的閘極絕緣層的步驟；於所述閘極絕緣層上設置與所述閘電極至少部分重疊的氧化物半導體層的步驟；以及於所述氧化物半導體層上形成相互隔開而配置、且分別與所述氧化物半導體層連接的源電極及汲電極的步驟，形成所述氧化物半導體層的步驟包括：形成具有第一In濃度的下層InGaZnO系半導體層的步驟；以及於所述下層InGaZnO系半導體層上，形成具有低於所述第一In濃度的第二In濃度的上層InGaZnO系半導體層的步驟，形成所述源電極及汲電極的步驟包括：形成不含Cu的下層膜的步驟；於所述下層膜上形成包含Cu的主層膜的步驟；藉由對所述主層膜進行濕式蝕刻而形成主層電極的步驟；以及藉由對所述下層膜進行乾式蝕刻而形成下層電極的步驟。
某實施形態中，形成所述源電極及汲電極的步驟中，以所述下層電極的邊緣自所述主層電極的邊緣僅突出0.1 μm以上、1.0 μm以下的距離的方式進行所述濕式蝕刻及乾式蝕刻。
某實施形態中，形成所述源電極及汲電極的步驟包括：藉由對以與所述氧化物半導體層相接的方式形成的所述下層膜進行乾式蝕刻，而使所述氧化物半導體層的至少一部分露出的步驟，藉此形成通道蝕刻型的薄膜電晶體。
某實施形態中，所述上層InGaZnO系半導體層及下層InGaZnO系半導體層的至少任一者包含結晶質部分。 [發明的效果]
根據本發明的一實施形態，提供一種達成配線的低電阻化、且可實現良好的氧化物半導體TFT特性的半導體裝置。
以下，參照圖式來對本發明的實施形態的半導體裝置進行說明。本實施形態的半導體裝置包括氧化物半導體TFT。此外，本實施形態的半導體裝置只要包括氧化物半導體TFT即可，且廣泛包含主動矩陣基板、各種顯示裝置、電子設備等。
（第1實施形態） 圖1（a）及圖1（b）分別是用於液晶顯示裝置的主動矩陣基板（半導體裝置）100A的與一個畫素對應的區域的示意性平面圖及剖面圖。圖1（b）表示沿著圖1（a）所示的A-A'線的剖面。
主動矩陣基板100A包括：設置於基板101上的氧化物半導體TFT 10、覆蓋氧化物半導體TFT 10的保護層（典型的是無機絕緣層）107及平坦化層（典型的是有機絕緣層）108、以及與氧化物半導體TFT 10電性連接的畫素電極111。氧化物半導體TFT 10藉由沿水平方向延伸的掃描線102'與沿垂直方向延伸的信號線105'而驅動。
本實施形態的主動矩陣基板100A用於以邊緣場切換（Fringe Field Switching，FFS）模式進行動作的液晶顯示裝置。因此，於平坦化層108上設置有共用電極109。共用電極109由層間絕緣層（無機絕緣層）110覆蓋，畫素電極111是以於層間絕緣層110上與共用電極109對向的方式設置。
畫素電極111具有多個直線狀部分（或至少一個狹縫），且於以貫通層間絕緣層110、平坦化層108及保護層107的方式形成的接觸孔20的底部，連接於氧化物半導體TFT 10。於圖1（a）中表示設置於平坦化層108的開口部201與設置於層間絕緣層110的開口部203重疊配置而形成接觸孔20的形態。另一方面，共用電極109具有放大至接觸孔20的外側區域的開口部202，且藉由層間絕緣層110而與畫素電極111絕緣。該構成中，可於畫素電極111與共用電極109之間生成邊緣場。
氧化物半導體TFT 10包括：支撐於基板101上的閘電極102、覆蓋閘電極102的閘極絕緣層103、以經由閘極絕緣層103而與閘電極102重疊的方式配置的氧化物半導體層104、以及源電極105及汲電極106。氧化物半導體TFT 10是具有底部閘極-頂部接觸結構的通道蝕刻型的TFT。
閘電極102連接於掃描線102'，且源電極105連接於信號線105'。此外，如由圖1（a）可知，於氧化物半導體TFT 10中，沿垂直方向延伸的信號線105'的一部分形成源電極105。但並不限定於此，源電極105亦可以自信號線105'朝水平方向突出的方式設置。源電極105及汲電極106於氧化物半導體層104上以隔開而對向的方式配置，且分別與氧化物半導體層104的上表面相接。
於此種「通道蝕刻型的TFT」中，於通道區域上未形成蝕刻終止層，源電極105及汲電極106的通道側的端部以與氧化物半導體層104的上表面相接的方式配置。通道蝕刻型的TFT如後所述例如藉由於氧化物半導體層104上形成源極·汲極電極用的導電膜，並進行源極·汲極分離而形成。源極·汲極分離步驟中，有通道區域的表面部分被蝕刻的情況。
本實施形態中，源電極105及汲電極106包含：包含Cu的主層電極105b、106b（主層源電極105b及主層汲電極106b），以及設置於主層電極105b、106b的下側且與氧化物半導體層104相接的下層電極105a、106a（下層源電極105a及下層汲電極106a）。
主層電極105b、106b只要為包含Cu作為主成分的層即可，亦可為幾乎不含雜質的Cu層（包含純度為99.99%以上的Cu的層）或包含雜質的Cu層、或者Cu合金層（例如Cu-Ca系合金層）。藉由形成以導電性高的Cu作為主成分的主層電極105b、106b，可減小電阻。因此，於用作顯示裝置的主動矩陣基板的情況下，可抑制由資料信號的延遲或滯後（leaden）引起的顯示品質的降低。
另一方面，與氧化物半導體層104相接的下層電極105a、106a只要為不含Cu的層即可。下層電極105a、106a例如可由Ti、TiN、Ti氧化物、Mo等形成。如上所述，藉由設置下層電極105a、106a，可減小氧化物半導體層104與源電極105及汲電極106的接觸電阻。另外，Ti、Mo等金屬元素較Cu而言難以擴散至氧化物半導體層104，故可抑制由金屬的擴散引起的TFT特性的降低。
此處，當自基板垂直方向看時，下層電極105a、106a的邊緣以突出的方式位於主層電極105b、106b的邊緣。換言之，主層電極105b、106b以未覆蓋下層電極105a、106a的周邊部的方式積層於下層電極105a、106a上。
如圖2所示，氧化物半導體層104a、104b上，下層電極105a、106a的邊緣Ea於面內方向可自主層電極105b、106b的邊緣Eb僅突出0.1 μm以上、1.0 μm以下的距離Δx。另外，所述的邊緣間距離Δx較佳為0.2 μm以上、0.4 μm以下。
此外，如圖2所示，有時主層電極105b、106b的邊緣Eb形成為錐狀。於此種情況下，可將邊緣間距離Δx規定為 如下寬度，所述寬度為於主層電極105b、106b與下層電極105a、106a的邊界面，下層電極105a、106a未被主層電極105b、106b覆蓋而突出的寬度。
該構成中，Cu自包含Cu的主層電極105b、106b向氧化物半導體層104的擴散藉由所突出的下層電極105a、106a而得到抑制。尤其，於源極-汲極分離步驟中，藉由濕式蝕刻來對主層電極105b、106b進行圖案化，然後，藉由乾式蝕刻來對下層電極105a、106a進行圖案化，藉此可降低該步驟中的Cu向氧化物半導體層104的擴散。
此外，閘電極102與所述源電極105及汲電極106同樣地，可具有將不含Cu的下層閘電極102a與包含Cu的主層閘電極102b積層而成的構成。若將SD層（包含信號線105'、源電極105及汲電極106的層）與閘極層（包含閘電極102及閘極配線102'的層）製成相同的構成，則獲得可使製造步驟容易化的優點。
另外，本實施形態中，氧化物半導體層104包含：形成於閘極絕緣層103上的下層半導體層104a，以及形成於下層半導體層104a的上側且與源電極105及汲電極106相接的上層半導體層104b。
下層半導體層104a與上層半導體層104b為組成（或組成比）相互不同的層，以上層半導體層104b的能隙大於下層半導體層104a的能隙的方式選擇各層的組成。例如，於氧化物半導體層104為InGaZnO半導體層的情況下，藉由使In濃度（原子比率）增加或者使Ga濃度降低，可形成能隙小且遷移率高的層。
此處，對如上所述設置二層氧化物半導體層的原因進行說明。氧化物半導體層104的表面容易受到源極-汲極分離步驟中的蝕刻損害，於所產生的膜中缺陷中容易捕獲載子。於氧化物半導體層104由一層構成的情況下，於該一層整體中流動有載子，故膜中缺陷對載子流動造成大的影響。另外，於SD層中包含Cu的情況下，有時於源極-汲極分離步驟等中Cu擴散至氧化物半導體層104，但若將擴散有Cu的層用於通道，則TFT的可靠性惡化。
與此相對，若將氧化物半導體層製成二層結構，於能隙小且遷移率高的下層半導體層104a中選擇性地流動有載子，則可減小上層半導體層104b的膜中缺陷或Cu對載子流動造成影響的可能性。另外，於SD層中包含Cu的情況下，Cu選擇性地擴散至上層半導體層104b，從而有效地抑制Cu向下層半導體層104a的擴散。由此，可防止由Cu擴散引起的TFT特性的惡化。
於使用InGaZnO系半導體的情況下，在用作通道的下層半導體層104a中，例如以成為In濃度≧Ga濃度的方式選擇組成。另一方面，在用作緩衝層的上層半導體層104b中，例如以成為In濃度＜Ga濃度的方式選擇組成。另外，可以滿足下層半導體層104a的Ga濃度＜上層半導體層104b的Ga濃度（或下層半導體層104a的In濃度＞上層半導體層104b的In濃度）的關係的方式形成各層。
此外，如上所述，Cu向下層半導體層104a的擴散得到抑制，結果於本實施形態中，上層半導體層104b可為包含Cu的層，且下層半導體層104a可為不含（或者幾乎不含）Cu的層。下層半導體層104a中的Cu的濃度與上層半導體層104b中的Cu的濃度相比，充分地低，於該些層的邊界Cu濃度可急劇下降。
以上，對包含不同組成的二層的氧化物半導體層104進行了說明，但氧化物半導體層104可以不同組成的三層以上來形成。例如，可於下層半導體層104a與閘極絕緣層103之間設置具有與上層半導體層104b相同的組成的第3半導體層。
此外，已知有如下技術，即，為了減少源極-汲極分離步驟中的對氧化物半導體層的蝕刻損害，而以覆蓋半導體層的通道的方式設置包含SiO2 等無機絕緣層的蝕刻終止層，但在本實施形態中，即便不設置蝕刻終止層，亦可獲得良好的元件特性，故獲得可使製造製程簡化的優點。另外，在本實施形態中，與設置蝕刻終止層的形態相比，亦獲得可使TFT小型化的優點。
所述的氧化物半導體層104中所含的氧化物半導體可為非晶氧化物半導體，亦可為具有結晶質部分的結晶質氧化物半導體。結晶質氧化物半導體可列舉多晶氧化物半導體、微晶氧化物半導體等。另外，結晶質氧化物半導體可為c軸大致垂直地配向於層面的結晶質氧化物半導體等。
如上所述，氧化物半導體層104亦可具有二層以上的積層結構。於氧化物半導體層104具有積層結構的情況下，氧化物半導體層104可包含非晶質氧化物半導體層與結晶質氧化物半導體層。或者，亦可包含結晶結構不同的多個結晶質氧化物半導體層。其中，在本實施形態中，於氧化物半導體層104具有包含上層與下層的二層結構的情況下，較佳為上層中所含的氧化物半導體的能隙大於下層中所含的氧化物半導體的能隙。
非晶質氧化物半導體及所述的各結晶質氧化物半導體的材料、結構、成膜方法、具有積層結構的氧化物半導體層的構成等例如記載於日本專利特開2014-007399號公報（專利文獻2）中。為了參考，將日本專利特開2014-007399號公報的揭示內容全部引用於本說明書中。
氧化物半導體層104例如可包含In、Ga及Zn中的至少一種金屬元素。在本實施形態中，氧化物半導體層104例如包含In-Ga-Zn-O系半導體。此處，In-Ga-Zn-O系半導體為In（銦）、Ga（鎵）、Zn（鋅）的三元系氧化物，In、Ga及Zn的比例（組成比）並無特別限定，例如包含In：Ga：Zn=2：2：1、In：Ga：Zn=1：1：1、In：Ga：Zn=1：1：2等。此種氧化物半導體層104可由包含In-Ga-Zn-O系半導體的氧化物半導體膜而形成。此外，有時將具有包含In-Ga-Zn-O系半導體的活性層的通道蝕刻型的TFT稱為「CE-InGaZnO-TFT」。
In-Ga-Zn-O系半導體可為非晶，亦可為結晶質。結晶質In-Ga-Zn-O系半導體較佳為c軸大致垂直地配向於層面的結晶質In-Ga-Zn-O系半導體。
此外，結晶質In-Ga-Zn-O系半導體的結晶結構例如揭示於所述的日本專利特開2014-007399號公報、日本專利特開2012-134475號公報（專利文獻1）、日本專利特開2014-209727號公報等中。為了參考，將日本專利特開2012-134475號公報及日本專利特開2014-209727號公報的揭示內容全部引用於本說明書中。具有In-Ga-Zn-O系半導體層的TFT由於具有高的遷移率（與a-SiTFT相比超過20倍）以及低的漏電流（與a-SiTFT相比小於一百分之一），故而適合用作驅動TFT以及畫素TFT。
氧化物半導體層104亦可包含其他的氧化物半導體來代替In-Ga-Zn-O系半導體。例如亦可包含In-Sn-Zn-O系半導體（例如In2 O3 -SnO2 -ZnO）。In-Sn-Zn-O系半導體為In（銦）、Sn（錫）及Zn（鋅）的三元系氧化物。或者，氧化物半導體層104亦可包含In-Al-Zn-O系半導體、In-Al-Sn-Zn-O系半導體、Zn-O系半導體、In-Zn-O系半導體、Zn-Ti-O系半導體、Cd-Ge-O系半導體、Cd-Pb-O系半導體、CdO（氧化鎘）、Mg-Zn-O系半導體、In-Ga-Sn-O系半導體、In-Ga-O系半導體、Zr-In-Zn-O系半導體、Hf-In-Zn-O系半導體等。
以下，參照圖3（a1）～圖3（d1）、圖3（a2）～圖3（d2）及圖4來對主動矩陣基板100A的製造步驟進行說明。
首先，如圖3（a1）、圖3（a2）所示，於基板101上形成包含閘電極102及掃描線102'的閘極層。基板101例如可使用玻璃基板、矽基板、具有耐熱性的塑膠基板（樹脂基板）等。
閘極層藉由利用例如濺鍍法等，於玻璃基板101上形成閘極用金屬膜（厚度：例如50 nm以上、500 nm以下），並對其進行圖案化而形成。圖案化可藉由光微影、濕式蝕刻及抗蝕劑剝離清洗來進行。
在本實施形態中，閘極用金屬膜使用依序積層有Ti膜（厚度5 nm～100 nm）與Cu膜（厚度100 nm～500 nm）的Cu/Ti積層膜。其中，閘極用金屬膜的材料並無特別限定，可適當使用包含鋁（Al）、鎢（W）、鉬（Mo）、鉭（Ta）、鉻（Cr）、鈦（Ti）、銅（Cu）等金屬或其合金、或者其金屬氮化物的膜。
其次，如圖3（b1）、圖3（b2）所示，形成覆蓋閘電極102的閘極絕緣層103、以及以經由閘極絕緣層103而與閘電極102至少部分重疊的方式配置的典型的島狀的氧化物半導體層104。
閘極絕緣層103可藉由化學氣相沈積（Chemical Vapor Deposition，CVD）法等而形成。閘極絕緣層103可適宜使用：氧化矽（SiO2 ）層、氮化矽（SiNx ）層、氧氮化矽（SiOx Ny ；x＞y）層、氮氧化矽（SiNx Oy ；x＞y）層等。閘極絕緣層103亦可具有積層結構。例如，亦可於基板側（下層）具有用以防止雜質等自基板101的擴散的厚度200 nm～500 nm的SiNx 層，於其上具有厚度25 nm～100 nm的SiO2 層。
此外，若使用包含氧的層（例如SiO2 等氧化物層）作為閘極絕緣層103的最上層（即，與氧化物半導體層104相接的層），則於氧化物半導體層104中產生氧缺失的情況下，能夠藉由氧化物層中所含的氧來恢復氧缺失，故可有效地減少氧化物半導體層104的氧缺失。
另外，氧化物半導體層104可藉由如下方式而形成：利用濺鍍法，將用以形成下層半導體層104a的氧化物半導體膜（厚度30 nm～100 nm）與用以形成上層半導體層104b的氧化物半導體膜（厚度10 nm～80 nm）依序成膜，並對其進行圖案化。藉由變更濺鍍中的靶的材料，可將具有相互不同的組成的氧化物半導體膜成膜。另外，圖案化可藉由光微影、濕式蝕刻及抗蝕劑剝離清洗來進行。
此處，下層半導體層104a形成為能隙比較小且遷移率高的層。於由InGaZnO系半導體層構成氧化物半導體層104的情況下，下層半導體層104a亦可為例如In、Ga、Zn具有1：1：1的組成比者。下層半導體層104a的組成例如可與氧化物半導體層由一層構成的先前的氧化物半導體TFT中的氧化物半導體層的組成相同。此外，下層半導體層104a中In濃度（at%）亦可為Ga濃度（at%）以上。
另一方面，上層半導體層104b形成為能隙比較大的層。於由InGaZnO系半導體層構成氧化物半導體層104的情況下，上層半導體層104b可具有Ga濃度比下層半導體層高的組成，亦可具有In濃度比下層半導體層104a低的組成。另外，上層半導體層104b中，In濃度可低於Ga濃度。
另外，上層半導體層104b的厚度可小於下層半導體層104a的厚度。於上層半導體層104b中擴散有Cu，但即便不具有如下層半導體層104a般的厚度，亦可有效地防止Cu向下層半導體層104a的擴散。其中，如後所述，確認到藉由加厚上層半導體層104b，老化後的TFT的臨限值變動得到抑制，就此種觀點而言，上層半導體層104b較佳為40 nm以上。
然後，如圖3（c1）、圖3（c2）所示，形成包含主層源電極105b及下層源電極105a以及主層汲電極106b及下層汲電極106a的SD層。藉此獲得氧化物半導體TFT 10。
在該步驟中，首先利用濺鍍法，以厚度5 nm～100 nm形成Ti膜，繼而，以厚度100 nm～500 nm形成Cu膜。其次，藉由光微影法於所形成的Cu/Ti膜上設置抗蝕劑。此外，於圖2中示出用以形成源電極105a、105b及汲電極106a、106b的抗蝕劑Rs。
於設置抗蝕劑Rs的狀態下，首先，藉由對上層的Cu膜進行濕式蝕刻來形成主層源電極105b/主層汲電極106b。蝕刻液例如可使用包含過氧化氫（H2 O2 ）的蝕刻劑等。此處，濕式蝕刻為各向同性蝕刻，故由抗蝕劑Rs覆蓋的Cu膜的一部分亦自抗蝕劑的端部朝向內側而僅被蝕刻（側蝕）例如0.1 μm～1.0 μm的距離Δx。可藉由調節蝕刻時間等來控制側蝕量。於確保充分的選擇比的情況下，藉由延長蝕刻時間，可容易增加側蝕量。
其次，藉由對下層的Ti膜進行乾式蝕刻來形成下層源電極105a/下層汲電極106a。此處，乾式蝕刻為各向異性蝕刻，故幾乎不對由抗蝕劑Rs覆蓋的區域進行蝕刻，而是沿厚度方向使蝕刻進行。結果，於進入至抗蝕劑的內側的主層電極的邊緣Eb的外側形成下層電極的邊緣Ea。
然後，進行抗蝕劑剝離步驟及清洗步驟。藉此，如圖3（c1）所示，獲得如下構成的源電極105/汲電極106，即，下層源電極105a/下層汲電極106a的邊緣自主層源電極105b/主層汲電極106b的邊緣朝向外側而僅突出例如0.1 μm～1.0 μm。
如上所述，於源極-汲極分離時氧化物半導體層104的一部分露出，但在本實施形態中，即便設為於上層半導體層104b中產生氧缺失等，亦可利用下層半導體層104a作為通道，故斷態電流變高或臨限電壓為負（成為衰減特性）的情況得到抑制。
此外，主層電極105b、106b中的Cu的含有率例如可為90 at%以上，較佳為95 at%以上。進而較佳為主層電極105b、106b為純Cu層（Cu的含有率：例如99.99 %以上）。主層電極105b、106b的厚度例如亦可為100 nm以上、500 nm以下。若為100 nm以上，則可形成低電阻的電極及配線。另外，若超過500 nm，則容易產生所述設置的保護層107的膜斷裂等。
下層電極105b、106b的厚度較佳為小於主層電極105a、106a的厚度。藉此可減小導通電阻。下層電極的厚度例如亦可為5 nm以上、100 nm以下。若為5 nm以上，則可更有效地減小氧化物半導體層104與源電極105及汲電極106之間的接觸電阻。另外，可更可靠地抑制Cu向氧化物半導體層104的擴散。若為100 nm以下，則抑制源極配線用金屬膜的合計厚度，並獲得接觸電阻的減小效果。
另外，於形成SD層後，可使用包含氧的氣體來進行電漿處理。藉此，可提高於源電極105及汲電極106之間露出的氧化物半導體層104的氧濃度。更具體而言，例如，亦可於N2 O氣體流量：3000 sccm、壓力：200 Pa、電漿功率密度：0.15 W/cm2 、處理時間：10 sec～30 sec、基板溫度：200℃下進行N2 O電漿處理。此外，氧化處理並不限定於使用N2 O氣體的電漿處理。例如，可藉由使用O2 氣體的電漿處理、臭氧處理等來進行氧化處理。為了不增加步驟數地進行處理，理想的是於即將進行後述的保護層107的形成步驟之前進行。具體而言，若為藉由CVD法來形成保護層107的情況，只要進行N2 O電漿處理即可，於利用濺鍍法來形成保護層107的情況下，只要進行O2 電漿處理即可。或者，亦可藉由利用灰化裝置的O2 電漿處理來進行氧化處理。
其次，如圖3（d1）、圖3（d2）所示，設置覆蓋氧化物半導體TFT 10的保護層107及平坦化層108。保護層107例如藉由利用CVD法以100 nm～400 nm的厚度形成SiO2 膜，於其上以20 nm～200 nm的厚度形成SiNx 膜而獲得。另外，設置於保護層107上的平坦化層108藉由塗佈例如厚度1 μm～3 μm的有機絕緣膜（紫外線硬化樹脂等）而獲得。藉由光微影法而於此種有機絕緣膜中形成開口部201。此外，於設置保護層107後，亦可進行例如300℃以上的熱處理。藉此，可使TFT特性更穩定。
然後，如圖4（e1）、圖4（e2）所示，於平坦化層108上形成共用電極109。共用電極109例如藉由如下方式而獲得：利用濺鍍法將ITO膜堆積50 nm～200 nm後，藉由光微影、濕式蝕刻、抗蝕劑剝離清洗來對所述堆積後的膜進行圖案化。共用電極109具有擴展至開口部201的外側區域的開口部202。
然後，如圖4（f1）、圖4（f2）所示，以覆蓋共用電極109的方式形成層間絕緣層110。層間絕緣層110藉由如下方式而獲得：利用CVD法將100 nm～400 nm的SiO2 膜成膜，藉由光微影進行圖案化後，藉由乾式蝕刻而形成開口部203。於形成該開口部203的蝕刻步驟中，覆蓋氧化物半導體TFT 10的保護層107亦被蝕刻，於底面可使汲電極106的延長部分露出。
然後，如圖4（g1）、圖4（g2）所示，形成畫素電極111。畫素電極111藉由如下方式而獲得：利用濺鍍法來堆積50 nm～200 nm的ITO膜後，藉由光微影、濕式蝕刻、抗蝕劑剝離清洗來對堆積後的膜進行圖案化。畫素電極111以於接觸孔20內與氧化物半導體TFT 10的汲電極連接的方式形成。另外，畫素電極111如圖4（g2）所示，可具有包含多個直線狀部分（或至少一個狹縫）的平面形狀。其中，並不限定於此，於用於以垂直配向（Vertical Alignment，VA）模式進行動作的液晶顯示裝置的情況下，畫素電極111亦可具有擴展至由信號線105'與掃描線102'所包圍的整個矩形區域的形狀。
藉由以上步驟，可製作包括氧化物半導體TFT的主動矩陣基板。
圖8表示於具有圖2所示的構成的氧化物半導體TFT 10中，改變上層半導體層104b的膜厚而分別測定於60℃環境下進行實際驅動試驗時TFT的臨限電壓Vth相對於動作時間的變動量的結果。此外，下層半導體層104a的膜厚為60 nm而設為固定。
如由圖8可知，於上層半導體層104b的膜厚為0 nm的情況下（即，於不設置上層半導體層104b的情況下），隨著驅動時間變長而臨限電壓Vth大幅下降。如上所述，若臨限電壓Vth向負側偏移，則產生掉電洩漏電流變大或呈現常通狀態的問題。與此相對，如由20 nm、30 nm、40 nm、50 nm的曲線圖可知，若增大上層半導體層104b的膜厚，則可有效地抑制臨限電壓的變動量ΔVth。尤其，在40 nm以上（40 nm、50 nm）中，可確認到有效地抑制臨限電壓的變動量ΔVth。
（第2實施形態） 以下，對本發明的半導體裝置的第2實施形態進行說明。就於氧化物半導體TFT 10中，源電極105及汲電極106於以Cu作為主成分的主層電極105b、106b上具有包含Cu合金的上層電極105c、106c的方面而言，本實施形態的半導體裝置100B與第1實施形態不同。此外，有對與第1實施形態相同的構成要素標注相同的參照符號，並省略詳細說明的情況。
圖5（a）及圖5（b）分別是第2實施形態中的主動矩陣基板（半導體裝置）100B的與一個畫素對應的區域的示意性平面圖及剖面圖。圖5（b）表示沿著圖5（a）所示的A-A'線的剖面。
另外，本實施形態的主動矩陣基板100B亦與第1實施形態的主動矩陣基板100A同樣地，包括：設置於基板101上的氧化物半導體TFT 10、覆蓋氧化物半導體TFT 10的保護層107及平坦化層108、以及與氧化物半導體TFT 10電性連接的畫素電極111。氧化物半導體TFT 10藉由沿水平方向延伸的掃描線102'與沿垂直方向延伸的信號線105'而驅動。
另外，本實施形態的主動矩陣基板100B亦與主動矩陣基板100A同樣地，於平坦化層108上具有共用電極109。共用電極109藉由層間絕緣層110而與畫素電極111絕緣，該構成中，可於畫素電極111與共用電極109之間生成邊緣場。此外，除了氧化物半導體TFT 10以外的構成與主動矩陣基板100A的構成相同，故省略說明。
於本實施形態中，氧化物半導體TFT 10包括：支撐於基板101上的閘電極102、覆蓋閘電極102的閘極絕緣層103、以經由閘極絕緣層103而與閘電極102重疊的方式配置的氧化物半導體層104、以及源電極105及汲電極106。氧化物半導體TFT 10是具有底部閘極-頂部接觸結構的通道蝕刻型的TFT。
此處，氧化物半導體TFT 10的源電極105及汲電極106包含：包含Cu的主層電極105b、106b（主層源電極105b及主層汲電極106b）、以及設置於主層電極105b、106b的下側且與氧化物半導體層104相接的下層電極105a、106a（下層源電極105a及下層汲電極106a）。另外，於本實施形態中，源電極105及汲電極106具有設置於主層電極105b、106b上的上層電極105c、106c。
上層電極105c、106c可由包含Cu合金的材料形成， Cu合金例如亦可包含CuMgAl系合金作為主成分。或者，上層電極105c、106c亦可包含CuCa系合金作為主成分。
此外，主層電極105b、106b與第1實施形態同樣地，只要為包含Cu作為主成分的層即可。藉由形成包含導電性高的Cu的主層電極105b、106b，可減小導通電阻。另外，下層電極105a、106a只要為不含Cu的層即可，例如可由Ti、TiN、Ti氧化物、Mo等形成。
此處，當自基板垂直方向看時，下層電極105a、106a的邊緣以突出的方式位於主層電極105b、106b及上層電極105c、106c的邊緣的外側。換言之，主層電極105b、106b及上層電極105c、106c以未覆蓋下層電極105a、106a的周邊部的方式積層於下層電極105a、106a上。上層電極105c、106c的邊緣可與主層電極105b、106b的邊緣一致。
如圖2所示，本實施形態中，下層電極105a、106a的邊緣Ea於面內方向可自主層電極105b、106b（以及上層電極105c、106c）的邊緣Eb僅突出0.1 μm以上、1.0 μm以下的距離。邊緣間距離Δx可為0.2 μm以上、0.4 μm以下。
如上所述，藉由使下層電極105a、106a的邊緣Ea自主層電極105b、106b的邊緣Eb突出，可抑制Cu自主層電極105b、106b朝向氧化物半導體層104擴散的情況。
另外，本實施形態中，氧化物半導體層104包含：形成於閘極絕緣層103上的下層半導體層104a，以及形成於下層半導體層104a的上側且與源電極105及汲電極106相接的上層半導體層104b。下層半導體層104a及上層半導體層104b可為與第1實施形態相同的構成，上層半導體層104b只要具有大於下層半導體層104a的能隙即可。
在本實施形態中，藉由設置包含Cu合金的上層電極105c、106c，可抑制主層電極105b、106b的表面的氧化。尤其，於Cu合金包含較Cu更容易氧化的金屬元素的情況下，可更有效地抑制Cu的氧化。結果，可有效地抑制由Cu的氧化引起的電極的腐蝕，且可抑制SD層與其他導電層（例如畫素電極111）的接觸電阻的上升。
另外，將Cu合金層設置於表面，因不像Cu般藉由氧化而變色，故能夠利用Cu合金表面的良好的反射率來形成具有高的識別性的對準標記。
另外，藉由以Cu合金層覆蓋表面，可更有效地抑制Cu自主層的擴散。尤其，如上所述，於形成SD層後而進行N2 O電漿處理時，可有效地抑制Cu的擴散。
以下，參照圖6（a1）～圖6（d1）、圖6（a2）～圖6（d2）及圖7（e1）～圖7（g1）、圖7（e2）～圖7（g2）來對主動矩陣基板100B的製造步驟進行說明。
如圖6（a1）、圖6（a2）、圖6（b1）、圖6（b2）所示，於基板101上形成閘電極102、閘極絕緣層103、氧化物半導體層104。該些步驟與使用圖3（a1）、圖3（a2）、圖3（b1）、圖3（b2）而說明的第1實施形態相同，故此處省略說明。
然後，如圖6（c1）、圖6（c2）所示，形成包含下層、主層及上層源電極105a、105b、105c以及下層、主層及上層汲電極106a、106b、106c的SD層。
在該步驟中，首先，利用濺鍍法以厚度5 nm～100 nm形成Ti膜，繼而，以厚度100 nm～500 nm形成Cu膜，進而，以厚度20 nm～60 nm形成Cu合金膜。其次，藉由光微影法將抗蝕劑設置於所形成的Cu合金膜/Cu膜/Ti膜上。
於設置抗蝕劑的狀態下，首先，藉由對上側的Cu合金膜及Cu膜進行濕式蝕刻，形成上層源電極105c/上層汲電極106c以及主層源電極105b/主層汲電極106b。蝕刻液例如可使用包含過氧化氫（H2 O2 ）的蝕刻劑等。此處，濕式蝕刻為各向同性蝕刻，故由抗蝕劑覆蓋的Cu合金膜及Cu膜的一部分亦自抗蝕劑的端部朝向內側的方向而僅被蝕刻（側蝕）例如0.1 μm～1.0 μm的距離Δx。可藉由調節蝕刻時間等來控制側蝕量。
其次，藉由對下層的Ti膜進行乾式蝕刻，形成下層源電極105a/下層汲電極106a。結果，於進入至抗蝕劑的內側的上層電極及主層電極的邊緣的外側形成下層電極的邊緣。
然後，進行抗蝕劑剝離步驟及清洗步驟。藉此，如圖6（c1）所示，獲得如下構成的源電極105/汲電極106，即，下層源電極105a/下層汲電極106a的邊緣自主層源電極105b/主層汲電極106b的邊緣朝向外側而僅突出例如0.1 μm～1.0 μm。藉此獲得氧化物半導體TFT 10。
此外，主層電極105b、106b中的Cu的含有率例如可為90 at%以上，較佳可為95 at%以上。進而較佳為主層電極105b、106b為純Cu層（Cu的含有率：例如99.99 at%以上）。
另外，上層電極105c、106c例如可由CuMgAl系合金或CuCa系合金形成。上層電極105c、106c（Cu合金）中的Cu的含有率例如可為80 at%以上，較佳可為90 at%以上。Cu合金的添加金屬元素較佳為包含具有較Cu更容易氧化的性質的金屬元素。例如，添加金屬元素亦可包含選自由Mg、Al、Ti、Ca、Mo及Mn所組成的組群中的至少一種金屬元素。藉此，可更有效地抑制Cu的氧化。添加金屬元素相對於Cu合金的比率（於包含二種以上的添加金屬元素的情況下，為各添加金屬元素的比率）可分別超過0 at%、且為10 at%以下。較佳為1 at%以上、10 at%以下。
其次，如圖6（d1）、圖6（d2）所示，設置保護層107及平坦化層108。該步驟可與使用圖3（d1）、（d2）而說明的第1實施形態相同。此外，於設置保護層107後，亦可進行例如300℃以上的熱處理。
然後，如圖7（e1）、圖7（e2）、圖7（f1）、圖7（f2）、圖7（g1）、圖7（g2）所示，於平坦化層108上形成共用電極109，以覆蓋共用電極109的方式形成層間絕緣層110，進而形成藉由接觸孔20而與氧化物半導體TFT 10連接的畫素電極111。關於該些步驟，可與使用圖4（e1）、圖4（e2）、圖4（f1）、圖4（f2）、圖4（g1）、圖4（g2）而說明的第1實施形態相同。
（第3實施形態） 以下，對本發明的半導體裝置的第3實施形態進行說明。就於氧化物半導體TFT 10中，在主層電極105b、106b上具有包含Mo合金而並非Cu合金的上層電極105c、106c的方面而言，本實施形態的半導體裝置100C與第2實施形態不同。關於其他構成，因與第2實施形態相同，故此處省略詳細說明。
本實施形態的半導體裝置100C具有與圖5（a）及圖5（b）所示的第2實施形態的半導體裝置100B相同的構成。即，本實施形態中，氧化物半導體TFT 10為具有底部閘極-頂部接觸結構的通道蝕刻型的TFT。氧化物半導體層104包含：形成於閘極絕緣層103上的下層半導體層104a，以及形成於下層半導體層104a的上側且與源電極105及汲電極106相接的上層半導體層104b。另外，上層半導體層104b具有大於下層半導體層104a的能隙。
另外，本實施形態的半導體裝置100C可藉由與圖6（a1）～圖6（d1）、圖6（a2）～圖6（d2）及圖7（e1）～圖7（g1）、圖7（e2）～圖7（g2）所示的步驟相同的步驟來製作，故省略詳細說明。
其中，在本實施形態中，圖6（c1）、圖6（c2）所示的SD層形成步驟中，使用Mo合金作為構成上層電極105c、106c的材料。
更具體而言，圖6（c1）、圖6（c2）所示的步驟中，首先，利用濺鍍法以厚度5 nm～100 nm形成Ti膜，繼而，以厚度100 nm～500 nm形成Cu膜，進而，以厚度20 nm～60 nm形成Mo合金膜。其次，藉由光微影法將抗蝕劑設置於所形成的Mo合金膜/Cu膜/Ti膜上。
於設置抗蝕劑的狀態下，首先，藉由對上側的Mo合金膜及Cu膜進行濕式蝕刻，形成上層源電極105c/上層汲電極106c以及主層源電極105b/主層汲電極106b。蝕刻液例如可使用包含過氧化氫（H2 O2 ）的蝕刻劑等。
然後，藉由對下層的Ti膜進行乾式蝕刻，形成下層源電極105a/下層汲電極106a。結果，於進入至抗蝕劑的內側的上層電極及主層電極的邊緣的外側形成下層電極的邊緣。
然後，進行抗蝕劑剝離步驟及清洗步驟。藉此，如圖6（c1）所示，獲得如下構成的源電極105/汲電極106，即，下層源電極105a/下層汲電極106a的邊緣自主層源電極105b/主層汲電極106b的邊緣朝向外側而僅突出例如0.1 μm～1.0 μm。藉此獲得氧化物半導體TFT 10。
此外，主層電極105b、106b中的Cu的含有率例如可為90 at%以上，更佳可為95 at%以上。進而較佳為主層電極105b、106b為純Cu層（Cu的含有率：例如99.99 at%以上）。
另外，上層電極105c、106c例如可由MoNiNb系合金形成。上層電極105c、106c（Mo合金）中的Mo的含有率例如可為50 at%以上。Mo合金的添加金屬元素例如亦可包含選自由Ni、Nb、Ta、Ti、W所組成的組群中的至少一種金屬元素。
藉由設置此種上層電極105c、106c，可抑制主層電極105b、106b的表面的氧化，且可抑制SD層與其他導電層（例如畫素電極111）的接觸電阻的上升。
另外，能夠利用Mo合金表面的良好的反射率來形成具有高的識別性的對準標記。進而，藉由以Mo合金層覆蓋表面，尤其於形成SD層後而進行N2 O電漿處理時，可有效地抑制Cu的擴散。
以上，對本發明的實施形態進行了說明，但本發明亦可包含多種其他態樣。例如，所述中對用作連接於畫素電極的畫素用TFT的氧化物半導體TFT進行了說明，但本發明亦可應用於在主動基板上設置成單片（monolithic）的驅動器中所含的TFT。 [產業上之可利用性]
本發明可廣泛應用於氧化物半導體TFT及具有氧化物半導體TFT的多種半導體裝置。例如亦可應用於主動矩陣基板等電路基板、液晶顯示裝置、有機電致發光（Electroluminescence，EL）顯示裝置及無機電致發光顯示裝置等顯示裝置、影像感測器裝置等攝像裝置、圖像輸入裝置、指紋讀取裝置、半導體記憶體等多種電子裝置。
10‧‧‧氧化物半導體TFT 20‧‧‧接觸孔 100A、100B‧‧‧主動矩陣基板（半導體裝置） 100C‧‧‧半導體裝置 101‧‧‧基板 102‧‧‧閘電極 102'‧‧‧掃描線（閘極配線） 102a‧‧‧下層閘電極 102b‧‧‧主層閘電極 103‧‧‧閘極絕緣層 104‧‧‧氧化物半導體層 104a‧‧‧下層半導體層（氧化物半導體層） 104b‧‧‧上層半導體層（氧化物半導體層） 105‧‧‧源電極 105'‧‧‧信號線 105a‧‧‧下層源電極（下層電極） 105b‧‧‧主層源電極（主層電極） 105c‧‧‧上層源電極（上層電極） 106‧‧‧汲電極 106a‧‧‧下層汲電極（下層電極） 106b‧‧‧主層汲電極（主層電極） 106c‧‧‧上層汲電極（上層電極） 107‧‧‧保護層（無機絕緣層） 108‧‧‧平坦化層（有機絕緣層） 109‧‧‧共用電極 110‧‧‧層間絕緣層（無機絕緣層） 111‧‧‧畫素電極 201、202、203‧‧‧開口部 A-A'‧‧‧線 Ea、Eb‧‧‧邊緣 Rs‧‧‧抗蝕劑 Δx‧‧‧邊緣間距離
圖1（a）～圖1（b）是第1實施形態的半導體裝置（主動矩陣基板）的示意性剖面圖，圖1（a）是平面圖，圖1（b）是沿著（a）的A-A'線的剖面圖。 圖2是表示圖1（b）所示的剖面圖的TFT附近的放大圖。 圖3（a1）～圖3（d1）、圖3（a2）～圖3（d2）是表示第1實施形態的半導體裝置的製造步驟的圖，圖3（a1）～圖3（d1）是剖面圖，圖3（a2）～圖3（d2）是對應的平面圖。 圖4（e1）～圖4（g1）、圖4（e2）～圖4（g2）是表示第1實施形態的半導體裝置的製造步驟的圖，圖4（e1）～圖4（g1）是剖面圖，圖4（e2）～圖4（g2）是對應的平面圖。 圖5（a）～圖5（b）是第2實施形態及第3實施形態的半導體裝置（主動矩陣基板）的示意性剖面圖，圖5（a）是平面圖，圖5（b）是沿著（a）的A-A'線的剖面圖。 圖6（a1）～圖6（d1）、圖6（a2）～圖6（d2）是表示第2實施形態及第3實施形態的半導體裝置的製造步驟的圖，圖6（a1）～圖6（d1）是剖面圖，圖6（a2）～圖6（d2）是對應的平面圖。 圖7（e1）～圖7（g1）、圖7（e2）～圖7（g2）是表示第2實施形態及第3實施形態的半導體裝置的製造步驟的圖，圖7（e1）～圖7（g1）是剖面圖，圖7（e2）～圖7（g2）是對應的平面圖。 圖8是表示使氧化物半導體TFT中的上層半導體層的厚度變化時的老化時間與臨限電壓的變動量ΔVth的關係的曲線圖。
10‧‧‧氧化物半導體TFT
20‧‧‧接觸孔
100A‧‧‧主動矩陣基板(半導體裝置)
101‧‧‧基板
102‧‧‧閘電極
102'‧‧‧掃描線
102a‧‧‧下層閘電極
102b‧‧‧主層閘電極
103‧‧‧閘極絕緣層
104‧‧‧氧化物半導體層
104a‧‧‧下層半導體層
104b‧‧‧上層半導體層
105‧‧‧源電極
105'‧‧‧信號線
105a‧‧‧下層源電極(下層電極)
105b‧‧‧主層源電極(主層電極)
106‧‧‧汲電極
106a‧‧‧下層汲電極(下層電極)
106b‧‧‧主層汲電極(主層電極)
107‧‧‧保護層(無機絕緣層)
108‧‧‧平坦化層(有機絕緣層)
109‧‧‧共用電極
110‧‧‧層間絕緣層(無機絕緣層)
111‧‧‧畫素電極
201、202、203‧‧‧開口部

Claims (16)

  1. 一種半導體裝置，其包括： 基板；以及 薄膜電晶體，支撐於所述基板，且包括：閘電極、氧化物半導體層、形成於所述閘電極與所述氧化物半導體層之間的閘極絕緣層、以及與所述氧化物半導體層電性連接的源電極及汲電極，並且 所述氧化物半導體層包含上層半導體層以及下層半導體層，所述上層半導體層與所述源電極及汲電極相接，且具有第一能隙，所述下層半導體層設置於所述上層半導體層的下側，且具有小於所述第一能隙的第二能隙， 所述源電極及所述汲電極包含下層電極以及主層電極，所述下層電極與所述氧化物半導體層相接且不含Cu，所述主層電極設置於所述下層電極上且包含Cu， 所述下層電極的邊緣形成於自所述主層電極的邊緣突出的位置。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述下層電極的邊緣相對於所述主層電極的邊緣僅突出0.1 μm以上、1.0 μm以下的距離。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述下層電極的邊緣相對於所述主層電極的邊緣僅突出0.2 μm以上、0.4 μm以下的距離。
  4. 如申請專利範圍第1項至第3項中任一項所述的半導體裝置，其中所述主層電極包含90 at%以上的Cu，所述下層電極包含Ti或Mo。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體裝置，其中所述氧化物半導體層包含In、Ga及Zn。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述氧化物半導體層包含結晶質部分。
  7. 如申請專利範圍第5項或第6項所述的半導體裝置，其中所述上層半導體層的Ga濃度高於所述下層半導體層的Ga濃度。
  8. 如申請專利範圍第5項至第7項中任一項所述的半導體裝置，其中所述上層半導體層中Ga濃度高於In濃度，所述下層半導體層中Ga濃度為In濃度以下。
  9. 如申請專利範圍第1項至第8項中任一項所述的半導體裝置，其中所述上層半導體層的厚度為10 nm以上、80 nm以下，所述下層半導體層的厚度為30 nm以上、100 nm以下，所述下層半導體層比所述上層半導體層厚。
  10. 如申請專利範圍第1項至第9項中任一項所述的半導體裝置，其中於所述上層半導體層中擴散有Cu，於所述下層半導體層中未擴散有Cu。
  11. 如申請專利範圍第1項至第10項中任一項所述的半導體裝置，其中所述源電極及汲電極進而具有設置於所述主層電極上的上層電極，且所述上層電極包含Cu合金或Mo合金。
  12. 如申請專利範圍第1項至第11項中任一項所述的半導體裝置，其中所述薄膜電晶體具有通道蝕刻結構。
  13. 一種半導體裝置的製造方法，其包括： 準備基板的步驟； 於所述基板上形成閘電極的步驟； 形成覆蓋所述閘電極的閘極絕緣層的步驟； 於所述閘極絕緣層上設置與所述閘電極至少部分重疊的氧化物半導體層的步驟；以及 於所述氧化物半導體層上形成相互隔開而配置、且分別與所述氧化物半導體層連接的源電極及汲電極的步驟，並且 形成所述氧化物半導體層的步驟包括：形成具有第一In濃度的下層InGaZnO系半導體層的步驟；以及於所述下層InGaZnO系半導體層上，形成具有低於所述第一In濃度的第二In濃度的上層InGaZnO系半導體層的步驟， 形成所述源電極及汲電極的步驟包括：形成不含Cu的下層膜的步驟；於所述下層膜上形成包含Cu的主層膜的步驟；藉由對所述主層膜進行濕式蝕刻而形成主層電極的步驟；以及藉由對所述下層膜進行乾式蝕刻而形成下層電極的步驟。
  14. 如申請專利範圍第13項所述的製造方法，其中於形成所述源電極及汲電極的步驟中，以所述下層電極的邊緣自所述主層電極的邊緣僅突出0.1 μm以上、1.0 μm以下的距離的方式進行所述濕式蝕刻及乾式蝕刻。
  15. 如申請專利範圍第13項或第14項所述的製造方法，其中形成所述源電極及汲電極的步驟包括：藉由對以與所述氧化物半導體層相接的方式形成的所述下層膜進行乾式蝕刻，而使所述氧化物半導體層的至少一部分露出的步驟，藉此形成通道蝕刻型的薄膜電晶體。
  16. 如申請專利範圍第13項至第15項中任一項所述的製造方法，其中所述上層InGaZnO系半導體層及下層InGaZnO系半導體層的至少任一者包含結晶質部分。
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