TW201638916A - 畫素電路 - Google Patents

Abstract

一種畫素電路，其包括一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第一電容以及一有機發光二極體，每一電晶體具有一第一端、一第二端以及一控制端。其中第四電晶體之控制端與第一電容以及第三電晶體之第二端電性耦接，當畫素電路操作於一顯示期間時，第三電晶體之第一端之電壓準位高於第四電晶體控制端之電壓準位，有效減少畫素電路之漏電路徑。

Description

畫素電路

本發明是有關於一種畫素電路，尤其是有關於一種可降低漏電流的畫素電路。

有機發光二極體(Organic Light Emitting Diode,OLED)顯示裝置較液晶顯示裝置具有可自發光、廣視角、高對比、反應速度快等優點，適合應用於對功率消耗敏感的可攜式電子裝置中。在有機發光二極體顯示裝置中，有機發光二極體係根據流經有機發光二極體的驅動電流來顯示對應之顯示資料，而驅動電流是由畫素單元中的驅動電晶體依照所接收到的資料電壓而產生。因此驅動電晶體之各端點的電壓準位變化會直接影響到顯示畫面。然習知的有機發光二極體顯示裝置之畫素單元由於具有較多的漏電路徑，因此容易造成驅動電晶體所耦接之電壓準位變動，導致畫素單元無法正常顯示顯示資料，因而造成畫面的閃爍。此外，在低更新率(low frame rate)的顯示應用上，傳統的畫素電路會使得畫面閃爍的現象更加明顯。

為了解決上述習知畫素單元具有較多的漏電路 徑之缺陷，本發明提出一種畫素電路，根據本發明之一實施例，其包括一第一電晶體，第一電晶體具有一第一端、一第二端以及一控制端，第一電晶體之第一端與一參考電壓電性耦接，第一電晶體之控制端接收一第一控制訊號；一第二電晶體，第二電晶體具有一第一端、一第二端以及一控制端，第二電晶體之第一端與一顯示資料電性耦接，第二電晶體之控制端接收一第二控制訊號，第二電晶體之第二端與第一電晶體之第二端電性耦接；一第一電容，第一電容具有一第一端以及一第二端，第一電容之第一端與第一電晶體之第二端以及第二電晶體之第二端電性耦接；一第三電晶體，第三電晶體其具有一第一端、一第二端以及一控制端，第三電晶體之第一端與第二控制訊號電性耦接，第三電晶體之控制端接收一第三控制訊號，第三電晶體之第二端與第一電容的第二端電性耦接；一第四電晶體，第四電晶體其具有一第一端、一第二端以及一控制端，第四電晶體之第一端與一外部高電壓電性耦接，第四電晶體之控制端與第一電容之第二端電性耦接；第五電晶體，第五電晶體其具有一第一端、一第二端以及一控制端，第五電晶體之第一端與第四電晶體之第二端電性耦接，第五電晶體之控制端接收第二控制訊號，第五電晶體之第二端與第一電容之第二端電性耦接；一第六電晶體，第六電晶體其具有一第一端、一第二端以及一控制端，第六電晶體之第一端與第四電晶體之第二端電性耦接，第六電晶體之控制端接收第一控制訊號；一有機發光二極體，有機發光二極體具有一第一端以及一第二端，有機發光二極體之第一端與第六電晶體之第二端電性耦接，有機發光二極體之第二端與一外部低電壓電性耦接。

在本實施例中，畫素電路操作於一第一初始期間時，第一控制訊號為高電壓準位，第二控制訊號為高電壓準位，第三控制訊號為低電壓準位，第一電晶體、第二電晶體、第五電晶體以及第六電晶體為關閉；畫素電路操作於一第二初始期間時，第一控制訊號為高電壓準位，第二控制訊號由高電壓準位變換為低電壓準位，第三控制訊號為低電壓準位，第一電晶體與第六電晶體為關閉；畫素電路操作於一補償期間時，第一控制訊號為高電壓準位，第二控制訊號為低電壓準位，第三控制訊號為高電壓準位，第一電晶體、第三電晶體、第六電晶體為關閉；畫素電路操作於一顯示期間時，第一控制訊號為低電壓準位，第二控制訊號為高電壓準位，第三控制訊號為高電壓準位，第二電晶體、第三電晶體以及第五電晶體為關閉。

在本發明之其他實施例中，畫素電路實施例更可包括一第二電容，其具有一第一端以及一第二端並電性耦接於第二控制訊號與第三電晶體之第一端之間，第二電容之第一端與第二控制訊號電性耦接，第二電容之第二端與第三電晶體之第一端電性耦接。

綜上所述，由於本發明之畫素電路實施例之第四電晶體控制端與第一電容以及第三電晶體電性耦接，在顯示期間時，基於電容特性以及第三電晶體之第一端為高於第四電晶體控制端電壓準位的高電壓準位，因此第四電晶體控制端之漏電流只會往有機發光二極體流動，故本發明之畫素電路實施例能有效降低漏電流之路徑，使第四電晶體控制端之電壓準位不因漏電流大幅變動，因此第四電晶體之驅動電流可正常驅動有機發光二極體以正常顯示。此外，第四電晶體 之驅動電流更與外部高電壓以及第四電晶體之截止電壓無關，驅動電流因此不會受到外部高電壓在傳輸途中的電壓衰退或第四電晶體之電性改變所影響，而導致顯示錯誤的情況發生。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例並配合所附圖式做詳細說明如下。

10、30‧‧‧畫素電路

T1、T2、T3、T4、T5、T6‧‧‧電晶體

S1、S2、E_m‧‧‧控制訊號

C_st、C_P‧‧‧電容

OLED‧‧‧有機發光二極體

OVDD‧‧‧外部高電壓

OVSS‧‧‧外部低電壓

V_th‧‧‧截止電壓

V_H‧‧‧高電壓準位

V_L‧‧‧低電壓準位

I_DS‧‧‧驅動電流

V_data‧‧‧顯示資料

V_ref‧‧‧參考電壓

V_S‧‧‧電晶體T4第一端之電壓準位

V_G‧‧‧電晶體T4控制端之電壓準位

Frame1、Frame2‧‧‧顯示畫面

圖1為本發明之畫素電路實施例一之示意圖。

圖2為本發明之畫素電路實施例一訊號時序示意圖。

圖3為本發明之畫素電路實施例二之示意圖。

圖1為根據本發明一第一實施例之畫素電路示意圖。請參閱圖1，畫素電路10包括一電晶體T1、一電晶體T2、一電晶體T3、一電晶體T4、一電晶體T5一電晶體T6、電容C_st、電容C_p、以及一有機發光二極體OLED，上述之電晶體T1~T6可為P型電晶體，但不以此為限。電晶體T1具有一第一端、一第二端以及一控制端，電晶體T1之第一端與一參考電壓V_ref電性耦接，電晶體T1之控制端接收一控制訊號E_m，電晶體T1之第二端則與電晶體T2電性耦接。電晶體T2具有一第一端、一第二端以及一控制端，電晶體T2之第一端與一顯示資料V_data電性耦接，電晶體T2之控制端接收一控制訊號S2，電晶體T2之第二端則與電晶體T1之第二端電性 耦接。電容C_st具有一第一端以及一第二端，電容C_st之第一端與電晶體T1之第二端以及電晶體T2之第二端電性耦接。電晶體T4具有一第一端、一第二端以及一控制端，電晶體T4之第一端與一外部高電壓OVDD電性耦接，電晶體T4之控制端與電容C_st之第二端電性耦接，電晶體T4之第二端與電晶體T5以及電晶體T6電性耦接。電晶體T5具有一第一端、一第二端以及一控制端，電晶體T5之第一端與電晶體T4之第二端電性耦接，電晶體T5之控制端用以接收上述之控制訊號S2，電晶體T5之第二端與電容C_st之第二端電性耦接。電晶體T3具有一第一端、一第二端以及一控制端，電晶體T3之第一端與電容C_p電性耦接，電晶體T3之控制端接收一控制訊號S1，電晶體T3之第二端與電容C_st的第二端電性耦接。電容C_p具有一第一端以及一第二端，電容C_p之第一端與控制訊號S2以及電晶體T5之控制端電性耦接，電容C_p之第二端與電晶體T3之第一端電性耦接。電晶體T6具有一第一端、一第二端以及一控制端，電晶體T6之第一端與電晶體T4之第二端以及電晶體T5之第一端電性耦接，電晶體T6之控制端接收控制訊號E_m，電晶體T6之第二端與有機發光二極體OLED電性耦接。有機發光二極體OLED具有一第一端以及一第二端，有機發光二極體OLED之第一端與電晶體T6之第二端電性耦接，有機發光二極體OLED之第二端與一外部低電壓OVSS電性耦接。

圖2為本發明第一實施例之畫素電路的控制訊號時序示意圖。請參考圖2，第一實施例之畫素電路的控制訊號包含控制訊號E_m、控制訊號S1以及控制訊號S2，上述之控制訊號是用以根據訊號時序使畫素電路10顯示不同顯示畫面 frame之顯示資料，圖2中並以顯示畫面Frame1以及Frame2為例，但不以此為限。其中控制訊號S1以及控制訊號S2，舉例而言，可分別為相鄰兩列之畫素電路所使用之掃描訊號，且控制訊號S1為第N列畫素電路之掃描訊號，而控制訊號S2為第N+1列畫素電路之掃描訊號，此外控制訊號S1以及控制訊號S2之掃描頻率，舉例而言，可為1Hz，即前述之低更新率，以下更以顯示畫面Frame1為例說明畫素電路的控制訊號。每一控制訊號皆具有至少一上升緣以及至少一下降緣，控制訊號S1之下降緣早於控制訊號S2之下降緣，控制訊號S1之上升緣早於控制訊號S2之上升緣，控制訊號E_m之上升緣早於控制訊號S1以及控制訊號S2之下降緣，控制訊號E_m之下降緣晚於控制訊號S1以及控制訊號S2之上升緣。此外，每一控制訊號皆具有高電壓準位V_H以及低電壓準位V_L，高電壓準位V_H並高於外部高電壓OVDD之電壓準位，外部高電壓OVDD之電壓準位高於參考電壓V_ref之電壓準位，參考電壓之電壓準位V_ref高於外部低電壓OVSS之電壓準位，外部低電壓OVSS之電壓準位高於低電壓準位V_L。

接著將配合圖1以及圖2來說明本發明之畫素電路實施例一之運作方法。首先，當畫素電路10操作於一第一初始期間(對應於圖2時段A)時，控制訊號S1為低電壓準位V_L，控制訊號S2為高電壓準位V_H，控制訊號E_m為高電壓準位，因此此時只有電晶體T3開啟，使電晶體T4之控制端之電壓準位分壓至電容C_p與電容C_st。接著，當畫素電路10操作於一第二初始期間(對應於圖2時段B)時，控制訊號S1為低電壓準位V_L，控制訊號S2由高電壓準位V_H轉換為低電壓準位V_L，控制訊號E_m為高電壓準位，此時由於電晶體T3仍 開啟，因此與電晶體T4之控制端電性耦接之電晶體T3之第二端，會因為控制訊號S2由高電壓準位V_H轉換為低電壓準位V_L而被下拉至更低之電壓準位，因此電晶體T4會據以開啟。當畫素電路10操作於補償期間(對應於圖2時段C)時，控制訊號S1為高電壓準位V_H，控制訊號S2為低電壓準位V_L，控制訊號E_m為高電壓準位，電晶體T2以及電晶體T5為開啟，電晶體T1、電晶體T3以及電晶體T6為關閉。此時電晶體T2將顯示資料V_data傳送至電晶體T2之第二端以及電容C_st之第一端，而電晶體T4因為其第一端之外部高電壓OVDD而充至截止，因此電晶體T4之第二端之電壓準位充至外部高電壓OVDD減去電晶體T4的截止電壓V_th4的電壓準位，即OVDD-V_th4之電壓準位，又由於電晶體T5為開啟，因此OVDD-V_th4之電壓準位會傳送至電晶體T5的第二端，也就是電晶體T4之控制端。接著在時段D時，控制訊號S1為高電壓準位V_H，控制訊號S2為高電壓準位V_H，控制訊號E_m為高電壓準位V_H，電晶體T1、電晶體T2、電晶體T3、電晶體T5、電晶體T6為關閉，並準備進入顯示期間。當畫素電路10操作於顯示期間(對應於圖2時段E)時，控制訊號S1為高電壓準位V_H，控制訊號S2為高電壓準位V_H，控制訊號E_m為低電壓準位V_L，電晶體T2、電晶體T3、電晶體T5為關閉，電晶體T1以及電晶體T6此時為開啟。由於電晶體T1為開啟，因此電晶體T1將其第二端充至參考電壓V_ref之電壓準位，而在前述之補償期間時，由於電晶體T2已將電晶體T1之第二端之電壓準位充至顯示資料V_data之電壓準位，因此在顯示期間時，此節點上會出現V_ref-V_data之電壓差，並會根據電容之特性而使電容C_st的第二端也出現V_ref-V_data之電壓差，因此導 致電晶體T4控制端之電壓準位由補償期間時的OVDD-V_th4之電壓準位下拉至OVDD-V_th4-(V_ref-V_data)之電壓準位，電晶體T4之驅動電流I_DS可藉由公式1/2×β×(V_S-V_G-|V_th|)²推得，I_DS=1/2×β×(OVDD-(OVDD-V_th-(V_ref-V_data))-|V_th|)²=1/2×β×(V_ref-V_data)²其中β為常數，V_S為電晶體T4第一端之電壓準位，V_G為電晶體T4控制端之電壓準位。也就是驅動電流I_DS與外部高電壓OVDD以及電晶體T4的截止電壓V_th無關。此時電晶體T6為開啟，因此有機發光二極體OLED可根據驅動電流I_DS而依照顯示資料V_data正確發光，且不受外部高電壓OVDD的衰落以及電晶體T4的截止電壓V_th變動所影響。此外，本實施例一之電晶體T4之控制端與電容C_st以及電晶體T3電性耦接，電晶體T3又與電容C_P電性耦接，而電容本身的特性並無電流流動，又電容C_P之第一端所耦接之控制訊號S2之高電壓準位高於電晶體T4控制端之電壓準位，因此電晶體T4控制端之漏電流僅往有機發光二極體OLED方向流動，故本發明實施例大幅減少了畫素電路之漏電流路徑，電容C_P更持續補償電晶體T4控制端之電壓準位，使電晶體T4可正常輸出驅動電流I_DS使有機發光二極體OLED正確發光。

圖3為本發明之畫素電路實施例二，在本實施例中，畫素電路30與實施例一相同之元件具有相同之技術特徵，此外畫素電路30與實施例一並具有類似的運作方法，故不再贅述。其中畫素電路30與實施例一之差別在於，電晶體T3之第一端直接與控制訊號S2電性耦接，故當畫素電路30運作於顯示期間時，雖電晶體T3之第一端並無與電容C_P電性耦接，但控制訊號S2在顯示期間時為高於電晶體T4控制端電壓準位的高電壓準位V_H，因此不會形成漏電路徑，仍可將 畫素電路30之漏電流控制為僅往有機發光二極體OLED方向流動，有效減少了畫素電路30之漏電流路徑，控制訊號S2更持續補償電晶體T4控制端之電壓準位，使電晶體T4可正常輸出驅動電流I_DS並使有機發光二極體OLED正確發光。

根據上述的內容可以得知，由於本發明之畫素電路實施例之電晶體T4之控制端與電容C_st以及電晶體T3電性耦接，在顯示期間時，基於電容特性以及電晶體T3之第一端為高於電晶體T4之控制端電壓準位的高電壓準位，因此電晶體T4控制端之漏電流只會往有機發光二極體OLED的方向流動，故本發明之畫素電路實施例能有效降低漏電流之路徑，使電晶體T4控制端之電壓準位不因漏電流大幅變動，因此電晶體T4之驅動電流可正常驅動有機發光二極體以正常顯示。此外，電晶體T4之驅動電流更與外部高電壓OVDD以及電晶體T4的截止電壓V_th無關，驅動電流因此不會受到外部高電壓OVDD在傳輸途中的電壓衰退或者電晶體T4的電性改變所影響，而導致顯示錯誤的情況發生。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技術者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾，因此本發明之保護範圍當視後付之申請專利範圍所界定者為準。

10‧‧‧畫素電路

T1、T2、T3、T4、T5、T6‧‧‧電晶體

S1、S2、E_m‧‧‧控制訊號

C_st、C_P‧‧‧電容

OLED‧‧‧有機發光二極體

OVDD‧‧‧外部高電壓

OVSS‧‧‧外部低電壓

V_th‧‧‧截止電壓

V_H‧‧‧高電壓準位

V_L‧‧‧低電壓準位

I_DS‧‧‧驅動電流

V_data‧‧‧顯示資料

V_ref‧‧‧參考電壓

V_S‧‧‧電晶體T4第一端之電壓準位

V_G‧‧‧電晶體T4控制端之電壓準位

Claims (5)

1. 一種畫素電路，其包括：一第一電晶體，其具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端與一參考電壓電性耦接，該第一電晶體之該控制端接收一第一控制訊號；一第二電晶體，其具有一第一端、一第二端以及一控制端，該第二電晶體之該第一端與一顯示資料電性耦接，該第二電晶體之該控制端接收一第二控制訊號，該第二電晶體之該第二端與該第一電晶體之該第二端電性耦接；一第一電容，其具有一第一端以及一第二端，該第一電容之該第一端與該第一電晶體之該第二端以及該第二電晶體之該第二端電性耦接；一第三電晶體，其具有一第一端、一第二端以及一控制端，該第三電晶體之該第一端與該第二控制訊號電性耦接，該第三電晶體之該控制端接收一第三控制訊號，該第三電晶體之該第二端與該第一電容的該第二端電性耦接；一第四電晶體，其具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端與一外部高電壓電性耦接，該第四電晶體之該控制端與該第一電容之該第二端電性耦接；一第五電晶體，其具有一第一端、一第二端以及一控制端，該第五電晶體之該第一端與該第四電晶體之該第二端電性耦接，該第五電晶體之該控制端接收該第 二控制訊號，該第五電晶體之該第二端與該第一電容之該第二端電性耦接；一第六電晶體，其具有一第一端、一第二端以及一控制端，該第六電晶體之該第一端與該第四電晶體之該第二端電性耦接，該第六電晶體之該控制端接收該第一控制訊號；以及一有機發光二極體，其具有一第一端以及一第二端，該有機發光二極體之該第一端與該第六電晶體之該第二端電性耦接，該有機發光二極體之該第二端與一外部低電壓電性耦接。
2. 如請求項1所述之畫素電路，其更包括一第二電容，其具有一第一端以及一第二端並電性耦接於該第二控制訊號與該第三電晶體之該第一端之間，該第二電容之該第一端與該第二控制訊號電性耦接，該第二電容之該第二端與該第三電晶體之該第一端電性耦接。
3. 如請求項1所述之畫素電路，該第一控制訊號具有至少一上升緣以及至少一下降緣，該第二控制訊號具有至少一上升緣以及至少一下降緣，該第三控制訊號具有至少一上升緣以及至少一下降緣，該第三控制訊號之該下降緣早於該第二控制訊號之該下降緣，該第二控制訊號之該下降緣早於該第一控制訊號之該下降緣，該第一控制訊號之該上升緣早於該第三控制訊號之該上升緣，該第三控制訊號之該上升緣早於該第二 控制訊號之該上升緣，該第一控制訊號之該上升緣早於該第三控制訊號之該下降緣，該第二控制訊號之該下降緣早於該第三控制訊號之該上升緣。
4. 如請求項3所述之畫素電路，該第一控制訊號具有多次的一高電壓準位以及多次的一低電壓準位，該第二控制訊號具有多次的一高電壓準位以及多次的一低電壓準位，該第三控制訊號具有多次的一高電壓準位以及多次的低電壓準位，該第一控制訊號之該高電壓準位、該第二控制訊號之該高電壓準位以及該第三控制訊號之該高電壓準位高於該外部高電壓之電壓準位，該外部高電壓之電壓準位高於該參考電壓之電壓準位，該參考電壓之電壓準位高於該外部低電壓之電壓準位，該外部低電壓之電壓準位高於該第一控制訊號之該低電壓準位、該第二控制訊號之該低電壓準位以及該第三控制訊號之該低電壓準位。
5. 如請求項4所述之畫素電路，該畫素電路操作於一第一初始期間時，該第一控制訊號為該高電壓準位，該第二控制訊號為該高電壓準位，該第三控制訊號為該低電壓準位，該第一電晶體、該第二電晶體、該第五電晶體以及該第六電晶體為關閉，該畫素電路操作於一第二初始期間時，該第一控制訊號為該高電壓準位，該第二控制訊號由該高電壓準位變換為該低電壓準位，該第三控制訊號為該低電壓準位，該第一電晶體與該第六電晶體為關閉，該畫素電路操作於一補償期 間時，該第一控制訊號為該高電壓準位，該第二控制訊號為該低電壓準位，該第三控制訊號為該高電壓準位，該第一電晶體、該第三電晶體、該第六電晶體為關閉，該畫素電路操作於一顯示期間時，該第一控制訊號為低電壓準位，該第二控制訊號為高電壓準位，該第三控制訊號為高電壓準位，該第二電晶體、該第三電晶體以及該第五電晶體為關閉。