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TW201637015A - 電阻切換式記憶元 - Google Patents

電阻切換式記憶元 Download PDF

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TW201637015A
TW201637015A TW104142413A TW104142413A TW201637015A TW 201637015 A TW201637015 A TW 201637015A TW 104142413 A TW104142413 A TW 104142413A TW 104142413 A TW104142413 A TW 104142413A TW 201637015 A TW201637015 A TW 201637015A
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伯格登 葛佛瑞歐
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愛美科公司
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Abstract

一種電阻切換式記憶元(100)，其包括一第一電極(110)、一第一內區(120)、一第二內區(130)及一第二電極(140)之一堆疊。該第一內區(120)包括一或多個金屬氧化物層。該第二內區(130)包括一或多個絕緣、半絕緣或半導電層，其中該第二內區(130)係與該第一內區(120)直接接觸且可自該第一內區(120)清除氧，且該第二內區(130)在一施加電壓或電場下具有一非線性電荷載子主導的傳導機制。

Description

電阻切換式記憶元
本發明係關於記憶元之領域。更明確言之係關於包括CMOS相容材料及程序之電阻切換式記憶元。
使用電阻式隨機存取記憶體(RRAM)具有諸多優點：RRAM在低電壓操作且具有低功率，其具有快速讀寫存取(快速切換時間)、在長時間內穩定且係可擴縮的。
然而，歸因於缺乏一適當選擇器元件及/或歸因於具有高度非線性電流-電壓特性之一電阻自整流(因此無選擇器)切換式記憶元(其可裝配於一間距大小的交叉點陣列或一垂直RRAM串中)之不可用性，大型非揮發性RRAM陣列之實施方案滯後於裝置研究進展。當考慮藉由定址大型記憶體陣列或藉由功率消耗所強加之切換電流位準之極限，而增添在低切換電流(在μA或以下之範圍內)操作之需求時，該問題變得甚至更為嚴峻。
可憑藉電晶體或整流二極體引入適合選擇器元件，此將阻擋記憶體陣列中之潛洩電流。然而，引入此等元件使單位記憶元之大小以及處理複雜性增加。例如，當在一記憶元中使用一選擇電晶體時，引入一額外終端，此使胞元大小增加而高於4F2(F係特徵大小)且亦增加RRAM陣列製造以及其驅動電路之複雜性。
因此，需要高度非線性的自整流RRAM胞元。
本發明之實施例之一目的係提供為非線性的及自整流的電阻切換式記憶元及一種操作電阻切換式記憶元之方法。
藉由根據本發明之實施例之一方法及裝置完成上述目標。
在一第一態樣中，本發明提供一種電阻切換式記憶元，該記憶元包括一第一電極、一第一內區、一第二內區及一第二電極之一堆疊。該第一內區包括一或多個金屬氧化物層，且該第二內區僅包括一或多個絕緣或半絕緣層，而無導電層，特定言之，無具金屬特性之導電層。運用「金屬特性」意謂「具有一正溫度係數」，即，與具有一負溫度係數之其他導電材料相反，電阻率隨溫度增加。該第二內區與該第一內區直接接觸(意謂中間不存在其他層)且可自該第一內區清除(scavenge)氧。該第二內區在一施加電壓或電場下具有一非線性電荷載子傳導主導之機制。歸因於第二內區中缺乏任何導電層(特定言之，具金屬特性之導電層)，第二內區之非線性高於添加一金屬層至堆疊之情況中的非線性。
本發明之實施例之一優點在於，電阻切換式記憶元可放置於一字線與一位元線之間，且操作記憶元無需額外電晶體亦無需整流二極體。因此，原因係根據本發明之實施例之電阻切換式記憶元之自整流行為。本發明之實施例之一優點在於，可使用基本CMOS相容材料。本發明之實施例之一優點在於，相較於展現燈絲切換(filamentary switching)之裝置，電阻切換式記憶元具有一改良的循環間及裝置間一致性。此甚至可適用諸如40nm胞元(面積40nm x 40nm)或更小之小胞元。本發明之實施例之一優點在於，電阻切換式記憶元能夠忍耐至少1000次切換循環同時維持穩定的接通/關斷(ON/OFF)狀態。本發明之實施例之一優點在於，無需形成電阻切換式記憶元。本發明之實施例並不依靠燈絲形成來產生一接通狀態。本發明之實施例之一優點 在於，一電阻式記憶元可切換至可藉由從外部施加一適合電壓而控制之一任意值關斷狀態電阻。切換程序受控於施加於第一電極與第二電極之間的電壓。一優點在於，根據本發明之實施例之電阻切換式記憶元在低電阻及高電阻狀態兩者中特徵皆為非線性電流-電壓行為。
一優點在於，根據本發明之實施例之電阻切換式記憶元無需施加一外部順應性(compliance)來控制切換程序。根據本發明之實施例之電阻切換式記憶元具有低切換電流位準，對於一40 x 40nm2胞元大小，通常介於50μA與1μA之間，且隨胞元面積之減小而降低。在本發明之實施例中，電阻切換式記憶元可藉由施加與重設該記憶元所需之電壓具相同極性之一電壓而讀出。
在根據本發明之實施例之一電阻切換式記憶元中，第一內區之至少一金屬氧化物層之金屬可為一過渡金屬。本發明之實施例之一優點在於，過渡金屬氧化物具有較弱金屬-氧鍵且因此容許更容易氧空位形成。
在根據本發明之實施例之一電阻切換式記憶元中，第二內區可包括至少一非晶或主要非晶層。在此等實施例中，第二內區內之晶界少於一多晶結構中之晶界。此意味著更少之漏洩電流路徑，此係因為晶界之存在可產生漏洩電流路徑。因為此等漏洩電流路徑可損及裝置行為，故其等減少係一優點。此外，就a-Si而言，例如非晶本質導致能帶隙及因此能障高度之一增加，此有益於電流減小及非線性增加。
在根據本發明之實施例之一電阻切換式記憶元中，第二內區可含有未經故意摻雜之至少一層。摻雜可需要一較高熱預算，此可與BEOL限制不相容。因此，本發明之實施例之一優點在於，可藉由具有含有未經故意摻雜之至少一層的一第二內區而降低熱預算。此外，本發明之實施例之一優點在於，可藉由具有未經故意摻雜之一層而避免一層之摻雜位準之大波動。小體積摻雜可導致劇烈裝置間波動。當 考慮例如10 x 10 x 10nm3之一層及例如1e18/cm3之一摻雜密度時，此意謂在該層中必須存在平均1個摻雜劑原子。因此，摻雜劑原子之數目之改變對裝置行為具有一極端影響。本發明之實施例之一優點在於，可藉由非故意地摻雜第二內區中之至少一層而避免或至少降低此影響。
在根據本發明之實施例之一電阻切換式記憶元中，第二內區之至少一層可由Si、SiGex、SiNx、Al2O3、MgO、AlN、Si3N4、SiO2、HfO2、HfSiOx、ZrO2、ZrSiOx、GdAlOx、DyScOx、Ta2O5各自按化學計量或非化學計量(off-stoichiometric)成分或其等之一組合形成。本發明之實施例之一優點在於，藉由添加由此等材料之任一者製成之一層，電流電壓特性之非線性增加。此一層可例如具有小於2nm或甚至小於1.5nm(例如1nm)之一厚度。本發明之實施例之一優點在於，藉由添加此一層，非線性可增加或甚至復原，同時仍容許O清除效應。
第二內區之至少一層可包括Si或由Si構成，使得該Si層或含Si之層與第一內區直接接觸。在第二內區之該Si層或含Si之層與第一內區之間添加除含Si外之一薄間層對於裝置操作可為有利的：其可產生一較大窗、一較低操作電流等。作為一實踐實例，可將例如一1.5nm或更薄之Al2O3層提供為與第一內區直接接觸之第二內區之頂部層。當能障a-Si層將變成低於4nm厚度時，此薄間層之添加可尤其受關注。
在根據本發明之實施例之一電阻切換式記憶元中，第一內區之至少一層可以化學計量或非化學計量MgO、Al2O3、TiO2、HfO2、ZrO2、Ta2O5、TaO2、Nb2O5、NbO2、V2O5、VO2或其等之一組合形成，且該第一內區可用N、Mg、Al、Si、Ge或其等之一組合摻雜。
在根據本發明之實施例之一電阻切換式記憶元中，第一內區具有在介於該第一內區與第二內區之間的一表面與介於該第一內區與電極之一者之間的一表面之間延伸之一厚度，其中該第一內區之厚度可 介於2nm與30nm之間，較佳介於2nm與15nm之間。
在根據本發明之實施例之一電阻切換式記憶元中，第二內區具有在介於第一內區與該第二內區之間之一表面及介於該第二內區與電極之一者之間之一表面之間延伸之一厚度，其中該第二內區之厚度可介於2nm與30nm之間，例如介於4nm與20nm之間，其中以介於2nm與15nm之間較佳。該厚度可經選擇使得其足以使裝置之IV特性為非線性，且其可取決於所有使用之材料。
在根據本發明之實施例之一電阻切換式記憶元中，第一電極及第二電極可係由一或多個層形成，各層包括一或多個金屬或金屬化合物層，其等係選自Ti、Ta、Hf、W、Mo、Ru、Ir、Ni、Cu、Al、Mg、TiN、TaN、TiCN、TaCN、TiAlN，或係選自經p型或n型重摻雜之半導體材料，諸如Si、Ge、GaAs、InGaAs或其等之一組合。
在一第二態樣中，本發明提供一種用於製造一電阻切換式記憶元之方法。該方法包括：提供一第一電極、一第一內區、一第二內區及一第二電極之一堆疊，使得該第一內區包括與該第二內區接觸之一或多個金屬氧化物層，且該第二內區僅包括與該第一內區接觸之一或多個絕緣或半絕緣層而無導電層，其中該等絕緣或半絕緣層可自該第一內區清除氧，且其中當施加一電壓或電場時，該等絕緣或半絕緣層具有一非線性電荷載子傳輸行為。
本發明之實施例之一優點在於，一BEOL相容之熱預算係可行的。本發明之實施例之一優點在於，電極區及內區可係以與CMOS技術相容的材料形成。
根據本發明之實施例之一方法可包括：將第一內區及第二內區提供於第一電極與第二電極中間，該第一電極及該第二電極係定位於實質上不同平行平面中，使得該第一電極及該第二電極彼此交叉。
根據本發明之實施例之一方法可包括：提供與第一電極平行之 第一內區及第二內區。
根據本發明之實施例之一方法可包括：透過一保形塗覆程序來形成第一內區及第二內區。
在一第三態樣中，本發明提供一種根據第一態樣之實施例之電阻切換式記憶元，其中該電阻切換式記憶元係整合於一交叉點陣列或一垂直RRAM串中。
本發明之實施例之一優點在於，可實現具有一低熱預算、一快速讀寫存取、一長時間穩定性及一低電壓操作的交叉點陣列或垂直RRAM串。根據本發明之實施例之電阻切換式記憶元係自整流的。因此，本發明之實施例之一優點在於，無需額外元件(諸如電晶體或整流二極體)來減小用此等電阻式記憶元製成之垂直RRAM串之交叉陣列中的潛洩電流。藉此，可降低複雜性(就一電晶體而言，將需要一額外終端)、功率消散，且可縮減尺寸。
本發明之另一態樣提供一種用於操作根據本發明之第一態樣之實施例之一電阻切換式記憶元(100)之方法。該方法包括一寫入步驟，其包括- 一重設步驟，其中將一第一正電壓施加於第一電極上，以將該電阻切換式記憶元帶至一高電阻狀態，或- 一設定步驟，其中將一負電壓施加於該第一電極上，以將該胞元帶至一低電阻狀態，及一讀出步驟，其中將一第二正電壓施加至該第一電極以讀出該胞元之電阻狀態，其中該第二正電壓小於該第一正電壓。
本發明之實施例之一優點在於，對於重設步驟，可施加一連續範圍之正電壓。讀出電壓(該第二正電壓)應低於在該重設步驟使用之電壓(該第一正電壓)。本發明之實施例之一優點在於，無需形成步驟。
在隨附獨立請求項及附屬請求項中陳述本發明之特定及較佳態樣。若適當且不僅僅如在申請專利範圍中所明確陳述，來自附屬請求項之特徵可與獨立請求項之特徵及其他附屬請求項之特徵組合。
自下文中描述之(若干)實施例將明白本發明之此等及其他態樣，且將參考該(若干)實施例闡明該等態樣。
100‧‧‧電阻切換式記憶元/胞元
110‧‧‧第一電極/頂部電極
120‧‧‧第一內區
130‧‧‧第二內區
140‧‧‧第二電極/底部電極
310‧‧‧雙箭頭(圖3)/曲線(圖4)
320‧‧‧曲線
330‧‧‧曲線
圖1展示根據本發明之一實施例之一電阻切換式記憶元之一示意性橫截面。
圖2展示根據本發明之實施例之整合於一交叉點陣列中之一電阻切換式記憶元。
圖3展示根據本發明之一實施例之一40nm大小(意謂裝置面積W x L=40nm x 40nm)電阻切換式記憶元之電流-電壓特性。
圖4展示根據本發明之一實施例之一電阻切換式記憶元之類比行為。
圖5展示根據本發明之一實施例之一50nm大小電阻切換式記憶元之電流電壓特性。
圖6展示根據本發明之一實施例之一40nm大小電阻切換式記憶元上之一序列5個掃描之原始電流電壓資料。其展示所測試之複數個裝置上之5個連續DC設定/重設循環之平均IV掃描且繪示循環間一致性。
圖7展示根據本發明之一實施例之複數個40nm電阻切換式記憶元上之原始電流-電壓資料。其展示一特定設定或重設掃描之原始及平均資料且繪示裝置間一致性。
圖8展示根據本發明之一實施例之一120nm大小電阻切換式記憶元上之一序列5個掃描之原始電流電壓資料。其展示所測試之複數個裝置上之5個連續DC設定/重設循環之平均IV掃描且繪示循環間一致 性。
圖9展示根據本發明之一實施例之複數個120nm電阻切換式記憶元上之原始電流電壓資料。其展示一特定設定或重設掃描之原始及平均資料且繪示裝置間一致性。
圖10展示根據本發明之實施例之依據電阻切換式記憶元之胞元大小而變化之接通/關斷電阻。
圖11展示根據本發明之實施例之來自一垂直RRAM串之一電阻切換式記憶元之一示意性橫截面。
圖12展示根據本發明之實施例之整合於垂直RRAM串中之電阻式記憶元。
圖式僅係示意性的及非限制性的。在圖式中，為闡釋性目的，一些元件之大小可經放大且未按比例繪製。
申請專利範圍中之任何元件符號不應被理解為限制範疇。
在不同圖式中，相同元件符號指代相同或類似元件。
將關於特定實施例且參考特定圖式來描述本發明，但本發明不限於此而是僅受限於申請專利範圍。所描述之圖式僅係示意性的及非限制性的。在圖式中，為闡釋性目的，一些元件之大小可經放大且未按比例繪製。尺寸及相對尺寸並不對應於本發明之實際實施(reduction to practice)。
本描述及申請專利範圍中之術語第一、第二等用於區分類似元件且不一定以分級或任何其他方式描述時間上或空間上之一序列。應瞭解，如此使用之術語在適當情況下係可互換的，且本文中描述之本發明之實施例能夠以除本文中描述或繪示的序列外之其他序列操作。
此外，本描述及申請專利範圍中之術語頂部、下方等用於描述性目的且不一定描述相對位置。應瞭解，如此使用之術語在適當情況 下係可互換的，且本文中描述之本發明之實施例能夠以除本文中描述或繪示的定向外之其他定向操作。
應注意，申請專利範圍中所使用之術語「包括」不應解釋為受限於其後所列出之構件；其並不排除其他元件或步驟。因此，其應解釋為指定如所提及之所陳述特徵、整數、步驟或組件之存在，但不排除存在或添加一或多個其他特徵、整數、步驟或組件或其等之群組。因此，表達「一裝置包括構件A及B」之範疇不應限於裝置僅由組件A及B構成。關於本發明，其意謂裝置之僅有相關組件係A及B。
在整個本說明書中對「一項實施例」或「一實施例」之引用意謂結合該實施例描述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，在整個本說明書之各處出現的之片語「在一項實施例中」或「在一實施例中」不一定皆指代相同實施例，但可指代相同實施例。此外，如一般技術者自本揭示內容將明白，可以任何適合方式於一或多項實施例中組合該等特定特徵、結構或特性。
類似地，應明白，在對本發明之例示性實施例之描述中，為簡化本揭示內容且幫助理解各種發明態樣之一或多者的目的，在一單一實施例、圖或其之描述中，有時將本發明之各種特徵群組在一起。然而，揭示內容之此方法不應被解釋為反映一意圖：所主張之本發明需要比在各請求項中明確敘述之特徵更多的特徵。實情係，如以下申請專利範圍所反映，發明態樣在於少於一單一前述所揭示實施例的全部特徵。因此，實施方式之後的申請專利範圍特此以明文方式併入至此實施方式中，其中各請求項獨立作為本發明之一各別實施例。
此外，如此項技術之人員將瞭解，雖然本文中描述之一些實施例包含其他實施例中包含的一些特徵但非其他特徵，但不同實施例的特徵組合意欲在本發明的範疇內，且形成不同實施例。例如，在以下申請專利範圍中，可以任何組合使用任何所主張實施例。
在本文中提供之描述中，闡述諸多具體細節。然而，應瞭解，本發明之實施例可在無此等具體細節之情況下實踐。在其他例項中，並未詳細展示熟知方法、結構及技術，以免使混淆對本描述之一理解。
在本發明之內容背景中，一RRAM裝置係一類型的非揮發性隨機存取記憶體裝置，其藉由可逆地改變跨一固態材料或材料組合之電阻來操作。
在本發明之內容背景中，一空位係一結晶、多晶或非晶晶格中之一類型的點缺陷，其中在晶格格位之一者中缺少一原子，諸如O。
在本發明之內容背景中，一高電阻狀態與一關斷狀態相對應，且一低電阻狀態與一接通狀態相對應。
在本發明之內容背景中，一空位之吉布斯(Gibbs)自由能係定義為根據特定化學或氧化還原反應形成一材料或一材料系統中之一空位所需(吸收或釋放)的標準自由能。
在一第一態樣中，本發明係關於一種電阻切換式記憶元100，圖1中示意性地繪示其之一實例。圖1展示可被整合於一交叉點陣列中之一電阻式記憶元的橫截面。圖2中繪示此交叉點陣列之一實例。圖式中未繪示且此處並未更詳細描述像字線驅動器、位元線驅動器、控制器等之元件，此係因為該等元件係標準的且為熟習此項技術者所知。圖2中之虛線展示圖1中描繪的橫截面。電阻切換式記憶元100包括一第一內區120及一第二內區130之一堆疊，其在一第一電極110與一第二電極140中間。此等全部展示於圖1及圖2中所繪示之本發明之例示性實施例中。
第一電極110(亦稱為頂部電極(TE))可係由諸如金屬或金屬化合物(例如，一過渡金屬(例如，Ru、W)或一過渡金屬氮化物(例如，TiN、TaN))之一導電材料層製成。導電材料層宜與標準CMOS程序相 容。頂部電極之材料影響電阻切換式記憶元100之接通-關斷位準。第一電極110形成與其下方之第一內區120之一肖特基(Schottky)能障。頂部電極宜具有對p型之一中間隙工作函數。藉由針對第一電極110選取具有一較高工作函數之一不同材料，可增加頂部電極與相鄰層之間的肖特基能障高度，且因此可減小電流位準。
在圖1中繪示之實施例中，第一內區120係提供為鄰近第一電極110，但本發明不限於此。在替代實施例(未繪示)中，第一內區120及第二內區130之位置相對於頂部電極110及底部電極140可被倒轉。
第一內區120用作一切換層且例如可為二氧化鈦層(TiO2)。第一內區120之材料可為一金屬氧化物或一過渡金屬氧化物，其較佳容易藉由沈積或在熱處理下(即當氧空位形成之吉布斯自由能在此等條件下變為負時)形成氧空位。金屬氧化物或過渡金屬氧化物可選自以下清單：Ta2O5、Nb2O5、HfO2、ZrO2、V2O5、MgO、Al2O3、Gd2O3、Sc2O3、LaO或其等之一材料組合。此清單係非窮舉性的。再者，自化學計量之一偏差可行。第一內區120亦可包括具有具不同氧化狀態的金屬之氧化物，諸如Ta2O5與TaO2、Nb2O5與NbO2或V2O5與VO2。第一內區120可包括多個層之一堆疊。例如，第一內區120可包括TiO2層，在該TiO2層之頂部上，藉由插入一或多個絕緣/半導電層或藉由摻雜或化學/熱處理(諸如(舉例而言)氮化及退火)來適當調整其物理-化學性質及形態而有意改質材料，而具有與第一電極110之一經改質絕緣(半導電)介面。在本發明之實施例中，第一內區120之厚度可介於2nm至25nm之間，諸如介於3nm至20nm之間，例如約8nm。
將第二內區130提供於第一內區120與第二電極140中間。第二內區130能夠履行一雙重作用：
- 一非線性電子傳輸能障之作用，其在低電阻及高電阻狀態兩者中調變RRAM胞元導電率
- 及同時，一去氧劑之作用，其能夠誘發第一內區120中之氧空位儲層(reservoir)，該氧空位儲層中發生兩個記憶體狀態之間的切換。藉此，儲層足夠大使得其無法藉由處理或電氣操縱而清空。
在本發明之實施例中，第二內區130係非晶的且未經故意摻雜。第二內區130可為非晶矽(a-Si；具有高於結晶矽之能帶隙之一能帶隙)層或可自第一內區120清除氧之任何其他層(例如包括SiNx，或過渡金屬氧化物)。第二內區130亦可為SiGe合金，其可自第一內區120清除氧。較佳地，SiGe合金未經摻雜。第二內區130可包括多種材料。此等材料可組織成層或作為一合金。在本發明之實施例中，第二內區可包括Al2O3層或a-Si層。在本發明之實施例中，第二內區130之厚度使得存在使電阻切換式記憶元100之行為係非線性之一能障。第二內區130之厚度可介於2nm至25nm之間，例如介於4nm至20nm之間，諸如(舉例而言)約8nm。第二內區130應具有足以使裝置之IV特性為非線性之一厚度。在本發明之一例示性實施例中，第二內區可具有一厚度t1。第二電極140與內區130之間的電子能障高度可為B1。在此實例中，第二內區130之材料可由僅包括絕緣或半絕緣層而無導電層之另一材料取代，其可自第一內區(120)清除氧，其中該新材料具有一厚度t2=t1 *(B1/B2)3/2，其中B2係第二電極140與由其他材料實施之內區130之間的電子能障高度。
鄰近第二內區130之第二電極140(亦稱為底部電極(BE))可由一導電材料層(諸如一過渡金屬(例如，Ru、W、Ti、Ta)或一過渡金屬氮化物(例如，TiN、TaN))製成。第一電極110及第二電極140可以相同、類似或不同材料實施。第一電極110及第二電極140中之層數目可相同或不同。第二電極140可為例如氮化鈦層(TiN)。第二電極可形成與第二內區之一肖特基能障。
根據本發明之實施例之電阻切換式記憶元提供一穩定切換。設 定電流及重設電流取決於電阻切換式記憶元之面積。例如：具有40nm之一大小的一電阻切換式記憶元可具有介於10μA至30μA之間、例如約20μA之一重設電流。可藉由程序改質(諸如氮化或熱處理)或藉由胞元之適當設計(例如，層厚度或內區之適合選取)來控制此重設電流。設定電流可為數μA，例如1μA至5μA。
在本發明之實施例中，接通狀態中之讀出電流與關斷狀態中之讀出電流之間的比可大於20。在一例示性實施例中，接通狀態中之讀出電流係1μA，且關斷狀態中之讀出電流係50nA。此與接通狀態中3MΩ之一電阻及關斷狀態中60MΩ之一電阻相對應。因此，在此例示性實施例中，可獲得20之一接通/關斷窗。在本發明之實施例中，接通/關斷窗可介於1與1000之間，例如介於3與100之間。
在本發明之實施例中，電阻切換式記憶元可在5V DC操作或在具有1ms或更短(較佳1μs，或短於例如100ns或甚至短於10ns)的脈衝寬度之脈衝模式中操作。然而，較短脈衝寬度將需要一增加的電壓。
在本發明之特定實施例中，電阻切換式記憶元100可包括：- 一第一電極110，其由TiN製成，- 一第一內區120，其包括Al2O3層，- 一第二內區130，其包括a-Si層、TiO2層及Al2O3層，- 一第二電極140，其由TiN製成。因此，在此特定實例中，獲得以下胞元100：TiN/Al2O3/a-Si/TiO2/Al2O3/TiN。
在本發明之實施例中，切換式記憶元100可組織成如圖2中所繪示之一交叉點陣列，其中各記憶元100設計於一水平層堆疊中。或者，如圖11中所繪示，一切換式記憶元100可組態成一垂直RRAM串，其中各胞元100設計於一垂直層堆疊中。
圖12展示根據本發明之實施例之整合於垂直RRAM串中之電阻切 換式記憶元之一3D視圖。圖11中展示此圖之A1A2A3A4橫截面。圖12展示一第一內區120、一第二內區130抵靠一第一電極110，該第一電極110抵靠一第二內區130，該第二內區130抵靠一第一內區120。在圖12中，僅為易於繪製而將第一內區及第二內區繪製為一個層。圖11之細節展示不同層120、130。在圖12之例示性實施例中，第一電極110、第一內區120及第二內區130經組織成垂直層。在例示性實施例中，其等係垂直條。第一內區120及第二內區130藉此與第一電極110平行。圖12中之第二電極經定向而與第一內區120正交。在圖12之例示性實施例中，第二電極140與第一內區120接觸。
在一第二態樣中，本發明係關於一種用於製造根據本發明之第一態樣之實施例之一電阻切換式記憶元之方法。該方法包括：提供一底部電極(第二電極)140，在該底部電極140之頂部上提供一第二內區130，在該第二內區130之頂部上提供一第一內區120，且在該第一內區120之頂部上提供一第一電極(亦稱為頂部電極110)。第一電極110藉此形成與第一內區120之一肖特基能障。第一內區120包括可容易形成氧空位之一金屬氧化物或一過渡金屬氧化物，且第二內區130包括一視情況非晶、未經故意摻雜之絕緣或半絕緣層，其可自第一內區120清除氧且超過一最小厚度使得記憶元之IV行為變為非線性。
在本發明之實施例中，可使用一保形塗覆方法(諸如(舉例而言)化學氣相沈積(CVD)或原子層沈積(ALD))或使用一非保形塗覆方法(諸如(舉例而言)物理氣相沈積(PVD))來沈積第二內區。其他沈積方法係例如金屬氧化物化學氣相沈積(MOCVD)、脈衝雷射沈積(PLD)。一優點在於，可將使用一保形塗覆方法製造之電阻切換式記憶元100製造成一垂直陣列。
在本發明之實施例中，藉由退火誘發至第一內區120中之氧空位。或者，氧空位可在沈積期間透過多種技術(諸如但不限於物理氣 相沈積、電漿處理、及容許用非化學計量成分濺鍍材料之其他技術)而產生。
可在沈積第一內區120之後且在提供第一電極層110之前實行一沈積後退火(PDA)步驟。此退火步驟可用於製備處於一預定義狀態(接通/關斷)之胞元100或用於調整切換電流位準。與堆疊設計相關之PDA條件決定胞元100係最初接通還是最初關斷。例如，在包括在一第一內區120之頂部上之一第一電極110、在一第二內區130之頂部上之第一內區120、在一第二電極140之頂部上之第二內區130之一堆疊之一電阻切換式記憶元100中，退火可誘發堆疊中之更多缺陷(空位)。可在第一內區120之一子區中(例如，在與第二內區130之介面處)誘發此等缺陷，或其等可在整個第一內區120中延伸。取決於膜厚度，此可產生最初處於關斷狀態或接通狀態之一記憶元。此外，所產生之空位之密度可使切換電流(之前例示為20μA)或接通/關斷狀態(之前例示為3MOhm及60MOhm)提升或降低。
在一第三態樣中，本發明係關於根據第一態樣之實施例之一電阻切換式記憶元100於一交叉點陣列或一垂直RRAM串中之使用。本發明之實施例之一優點在於，電阻切換式記憶元100係無需一選擇器之自整流切換式記憶元。此等電阻切換式記憶元100可裝配至一間距大小的交叉點陣列或一垂直RRAM串中。
在一第四態樣中，本發明係關於一種用於操作根據本發明之第一實施例之態樣之一電阻切換式記憶元100之方法。該方法包括：寫入步驟，在該等寫入步驟期間，將由一高電阻(關斷狀態)或一低電阻胞元狀態(接通狀態)表示之一值寫入至胞元中；及讀出步驟，在該等讀出步驟期間，自胞元讀出由高電阻或一低電阻胞元狀態表示之值。一寫入步驟包括以下之任一者- 一重設步驟，其中在第一電極110(頂部電極)與第二電極140(底部 電極)之間施加一第一正電壓，例如，第二電極140可經接地且可將一正電壓施加至第一電極110，以將電阻切換式記憶元帶至一高電阻狀態，或- 一設定步驟，其中在第一電極110(頂部電極)與第二電極140(底部電極)之間施加一負電壓，例如，第二電極140可經接地且可將一負電壓施加至第一電極110，以將胞元帶至一低電阻狀態。在讀出步驟期間，在第一電極110(頂部電極)與第二電極140(底部電極)之間施加一第二正電壓，例如，第二電極140可經接地且可將一正電壓施加至第一電極110(頂部電極)以讀出胞元之電阻狀態，其中第二正電壓小於第一正電壓。
在圖3中繪示之實施例中，最初(即，在處理電阻切換式記憶元100之後)，電阻切換式記憶元100處於接通狀態(低電阻狀態)。
關斷狀態電阻與接通狀態電阻之間的比定義接通/關斷窗。接通/關斷窗對於一特定堆疊係典型的且可自IV掃描導出。在本發明之實施例中，脈衝設定或重設電壓高於DC設定或重設電壓。針對各十進位縮短脈衝，設定或重設電壓隨一預定差量值增加。設定或重設電壓取決於電阻切換式記憶元之堆疊(第一電極、第一內區、第二內區、第二電極)及堆疊材料。設定或重設電壓亦取決於設定或重設操作。在本發明之一例示性實施例中，重設電壓在DC係5.5V。在此實例中，電壓與脈衝長度之間的取捨(trade-off)係0.2V/decade。在本發明之實施例中，DC與1ms之一脈衝長度相對應。對於長於1ms之脈衝，設定及重設電壓間無差別。在此實例中，因此，對於一1μs脈衝，重設電壓係約5.5V+3decades *(0.2V/decade)，此等於6.1V。對於100ns之一脈衝長度，重設電壓變為6.3V。對於一設定脈衝，可維持一類似推理。
首先應用一重設步驟。重設步驟之電壓取決於堆疊結構及程序 (例如，退火)。此外，該電壓取決於所施加之脈衝寬度。在本發明之一例示性實施例中，對於介於1ms與10ns之間的重設脈衝之一脈衝寬度，重設步驟之電壓可介於7伏特與5.5V之間。在相同例示性實施例中，對於介於1ms與10ns之間的脈衝寬度，一後續設定步驟期間之電壓降低至-4V。
藉由改變第一電極110(頂部電極)與第二電極140(底部電極)之間的電壓差，可修改第一內區120及第二內區130中之氧空位分佈。
圖3展示通過一電阻切換式記憶元100之電流對電阻切換式記憶元之頂部電壓110與底部電極140之間的經施加電壓差(在該實例中，底部電極140經接地)。垂直軸展示通過胞元之電流(以安培為單位表達)。水平軸展示施加至胞元之電壓(以伏特為單位表達)。此實例中之電阻切換式記憶元100具有40nm之一特徵大小(即，40 * 40nm2之一面積)。該圖展示數個連續、交替之設定/重設掃描，藉此所展示之資料係原始資料。藉由施加具有正極性之一電壓而獲得重設電流，藉由在頂部電極上施加具有負極性之一電壓同時將底部電極接地而獲得設定電流。針對40nm胞元給出此實例；然而，本發明不限於此。較小大小之電阻切換式記憶元100亦可行。
在本發明之實施例中，設定以及重設電流電壓(IV)特性針對任何胞元大小係連續的，且並未展現尖銳轉變(如舉例而言在圖3之IV特性中所展示)，其等通常指示燈絲切換。
在本發明之實施例中，寫入(設定或重設)操作期間以及讀取操作期間之切換電流(取決於胞元大小，及更明確言之胞元面積)具有1：1之一斜率(如舉例而言圖10中所展示)。此行為係由涉及整個或大部分胞元橫截面積之一切換機制及胞元狀態引起，且並非局部化於一特定元區中。後者對於其中形成導電燈絲之電阻式記憶元為典型的。
在本發明之實施例中，無需形成操作。對於在較高電壓之後續 掃描，不存在相異行為。在先前技術中，電阻式記憶元燈絲在較高電壓形成，而本發明並不依靠絲形成。
在本發明之實施例中，電阻切換式記憶元之操作與形成電壓無關。圖3中繪示此之一實例，其展示在低偏壓之一不同第一IV跡線。
圖4展示根據本發明之實施例之一電阻切換式記憶元100之三個不同電流電壓(IV)特性。垂直軸展示以安培為單位表達之電流。水平軸展示以伏特為單位表達之電壓。重設IV特性之各者具有一不同停止電壓，即，上升電壓掃描結束且開始再次減低之處之一電壓。僅展示具有一正電壓極性之IV特性之部分。對於曲線310，停止電壓等於4V，對於曲線320，停止電壓等於5V，且對於曲線330，停止電壓等於6V。最左曲線310之向下部分與中間曲線320之向上部分完全重疊。再者，中間曲線320之向下部分與最右曲線330之向上部分完全重疊。重設狀態因此可由停止電壓連續控制。針對設定狀態可達成一類似控制。因此，一優點在於，根據本發明之實施例之電阻切換式記憶元100具有一類比切換行為。本發明之實施例之一優點在於，針對一電阻切換式記憶元可獲得多個斷開狀態。此容許使用呈一多位階胞元(MLC)組態之電阻切換式記憶元。在一40nm記憶元上完成圖4中之量測。此外，類比切換行為具有一優點：根據本發明之實施例之電阻切換式記憶元100可用於實施神經形態計算電路/晶片之電子突觸。
40nm電阻切換式記憶元100(圖3中繪示其之IV特性)之重設電壓在DC上升至5.5V。設定電壓在DC下降至-4V。如圖3中藉由雙箭頭310所展示，可例如在3V完成電流之讀出。在例示性40nm實施例中(此並非意欲為對本發明之限制)，此在電阻切換式記憶元處於接通狀態時導致大約1μA之一電流，且在電阻切換式記憶元處於OFF狀態時導致約50nA之一電流。當定義為在最大重設電壓之電流與在最大重設電壓之一半之電流的比時，非線性係大約100，且當其定義為在最 大重設電壓之電流與在最大重設電壓之三分之一之電流的比時，非線性係大約500。
切換電流隨電阻切換式記憶元之大小之增加而增加。藉由比較圖3及圖5而繪示此。圖3及圖5之垂直軸展示以安培為單位表達之電流。水平軸展示以伏特為單位表達之電壓。圖3展示具有40nm之一大小的一電阻切換式記憶元之數個掃描之原始IV資料。圖5展示在具有50nm之一大小的一電阻切換式記憶元100上量測之一曲線。圖3及圖5之曲線展示多個掃描，藉此繪示電阻切換式記憶元之循環間一致性。
圖7及圖9展示一特定設定或重設掃描之原始及平均資料且繪示裝置間一致性。因此，本發明之實施例之一優點在於，可實現一一致裝置間行為。圖6及圖8係在所測試之複數個裝置上方之5個連續DC設定/重設循環之平均IV掃描且繪示循環間一致性。
對於圖8及圖9，電阻切換式記憶元100具有120nm之一大小。圖6至圖9之垂直軸表示通過切換式記憶元100之電流且以μA為單位表達，水平軸表示切換式記憶元100上之電壓且以V為單位表達。
在本發明之實施例中，電阻切換式記憶元具有具低於200nm、較佳低於50nm(例如介於5nm與40nm之間，諸如介於5nm與20nm之間)之特徵之胞元大小。如自圖6至圖9可見，胞元電流隨裝置大小而增加。
如圖10中所繪示，接通/關斷電阻亦與胞元面積成比例(scale with)：胞元大小愈小，電阻愈高。圖10展示依據胞元面積(以nm2為單位)變化之胞元電阻(以Ω為單位，在所繪示之特定實施例中，在3V量測)。展示處於關斷狀態之胞元(最高曲線)以及處於接通狀態之胞元(最低曲線)之胞元電阻。可見，接通狀態及關斷狀態電阻與胞元面積成一1：1比。曲線繪示關斷狀態中之電阻值與接通狀態中之電阻值之間的一清晰分離。
100‧‧‧電阻切換式記憶元/胞元
110‧‧‧第一電極/頂部電極
120‧‧‧第一內區
130‧‧‧第二內區
140‧‧‧第二電極/底部電極

Claims (16)

  1. 一種電阻切換式記憶元(100)，該記憶元包括一第一電極(110)、一第一內區(120)、一第二內區(130)及一第二電極(140)之一堆疊，其中，該第一內區(120)包括一或多個金屬氧化物層該第二內區(130)僅包括一或多個絕緣或半絕緣層，其中該第二內區(130)係與該第一內區(120)直接接觸且可自該第一內區(120)清除氧，且該第二內區(130)在一施加電壓或電場下具有一非線性電荷載子傳導主導的機制。
  2. 如請求項1之電阻切換式記憶元(100)，其中該第一內區(120)之該至少一金屬氧化物層之金屬係一過渡金屬。
  3. 如請求項1之電阻切換式記憶元(100)，其中該第二內區(130)包括至少一非晶或主要非晶層。
  4. 如請求項1之電阻切換式記憶元(100)，其中該第二內區(130)含有至少一層係未經故意摻雜。
  5. 如請求項1之電阻切換式記憶元，其中該第二內區(130)之至少一層係由Si、SiGex、SiNx、Al2O3、MgO、AlN、Si3N4、SiO2、HfO2、HfSiOx、ZrO2、ZrSiOx、GdAlOx、DyScOx、Ta2O5各自按化學計量或非化學計量成分或其等之一組合形成。
  6. 如請求項5之電阻切換式記憶元，其中該第二內區之至少一層包括Si或由Si構成，使得該Si層或含Si層係與該第一內區(120)直接接觸。
  7. 如請求項1之電阻切換式記憶元(100)，其中該第一內區(120)之至少一層係以化學計量或非化學計量MgO、Al2O3、TiO2、HfO2、 ZrO2、Ta2O5、TaO2、Nb2O5、NbO2、V2O5、VO2或其等之一組合形成，且其中該第一內區(120)可用N、Mg、Al、Si、Ge或其等之一組合摻雜。
  8. 如請求項1之電阻切換式記憶元(100)，該第一內區(120)具有在該第一內區(120)與該第二內區(130)之間之一表面及該第一內區(120)與該等電極(110、140)之一者之間之一表面之間延伸之一厚度，其中該第一內區(120)之該厚度係介於2nm與30nm之間，其中以介於2nm與15nm之間較佳。
  9. 如請求項1之電阻切換式記憶元(100)，該第二內區(130)具有在該第一內區(120)與該第二內區(130)之間之一表面及在該第二內區(130)與該等電極(110、140)之一者之間之一表面之間延伸之一厚度，其中該第二內區(130)之該厚度係介於2nm與30nm之間，例如介於4nm與20nm之間，其中以介於2nm與15nm之間較佳。
  10. 如請求項1之電阻切換式記憶元(100)，其中該第一電極(110)及該第二電極(140)係由一或多個層形成，各層包括一或多個金屬或金屬化合物層，其等係選自Ti、Ta、Hf、W、Mo、Ru、Ir、Ni、Cu、Al、Mg、TiN、TaN、TiCN、TaCN、TiAlN或係選自經p型或n型重摻雜之半導體材料，諸如Si、Ge、GaAs、InGaAs或其等之一組合。
  11. 一種如請求項1之電阻切換式記憶元(100)之使用，其中該電阻切換式記憶元經整合於一交叉點陣列或一垂直RRAM串中。
  12. 一種用於操作如請求項1之電阻切換式記憶元(100)之方法，該方法包括：一寫入步驟，其包括一重設步驟，其中將一第一正電壓施加於該第一電極(110)上，以將該電阻切換式記憶元帶至一高電阻狀態，或 一設定步驟，其中將一負電壓施加於該第一電極(110)上，以將該胞元帶至一低電阻狀態，及一讀出步驟，其中將一第二正電壓經施加至該第一電極(110)以讀出該胞元之該電阻狀態，其中該第二正電壓小於該第一正電壓。
  13. 一種用於製造一電阻切換式記憶元之方法，該方法包括提供一第一電極(110)、一第一內區(120)、一第二內區(130)及一第二電極(140)之一堆疊，使得該第一內區(120)包括與該第二內區(130)接觸之一或多個金屬氧化物層，且該第二內區(130)僅包括與該第一內區(120)接觸之一或多個絕緣或半絕緣層，其中該等絕緣或半絕緣層可自該第一內區(120)清除氧，且其中當施加一電壓或電場時，該等絕緣或半絕緣層具有一非線性電荷載子傳輸行為。
  14. 如請求項13之方法，該方法包括：將該第一內區(120)及該第二內區(130)提供於該第一電極(110)及該第二電極(140)中間，該第一電極(110)及該第二電極(140)係定位於實質上不同平行平面中，使得該第一電極(110)及該第二電極(140)彼此交叉。
  15. 如請求項13之方法，該方法包括：提供與該第一電極(110)平行之該第一內區(120)及該第二內區(130)。
  16. 如請求項13之方法，其中該等第一及第二內區(120、130)係透過一保形塗覆程序形成。
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