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TW201622145A - 半導體裝置 - Google Patents

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TW201622145A
TW201622145A TW104126660A TW104126660A TW201622145A TW 201622145 A TW201622145 A TW 201622145A TW 104126660 A TW104126660 A TW 104126660A TW 104126660 A TW104126660 A TW 104126660A TW 201622145 A TW201622145 A TW 201622145A
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TW
Taiwan
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source
drain
plug
diffusion layer
gate electrode
Prior art date
Application number
TW104126660A
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English (en)
Inventor
渡邊哲也
宮森充
常野克己
清水卓
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201622145A publication Critical patent/TW201622145A/zh

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    • H10W20/01—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10W20/42—

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Abstract

本發明之課題，在於提升具有FINFET之半導體裝置的特性。 為解決上述課題，提出一種半導體裝置，其具有於X方向平行配置之2支長方體狀鳍板F、以及隔著閘極絶緣膜而配置於鳍板上並朝Y方向延伸之閘極電極GE，該半導體裝置構成如下：在位於閘極電極GE之一側並朝Y方向延伸之汲極領域DR上，設置汲極插塞P1D；在位於閘極電極GE另一側並朝Y方向延伸之源極領域SR上，設置2個源極插塞P1S。而汲極插塞P1D在Y方向上之位置錯開配置成不與2個源極插塞P1S重疊。藉由如此之結構，可以使閘極－汲極間電容，小於閘極－源極間電容，而可以抑制鏡像效應所造成之電路延遲。又，源極側之電容相較於汲極側之電容會有所增加，而可以提升電路動作之穩定性。

Description

半導體裝置
本發明，係有關於半導體裝置，特別是有關於可有效地適用於具有FINFET之半導體裝置的技術。
近年，在使用矽的LSI（Large Scale Integration），作為其構成要素之MISFET（Metal Insulator Semiconductor Field Effect Transistor）的尺寸一路縮小，特別是閘極電極之閘極長更是如此。此MISFET之縮小化，一直以來皆遵守著比例定律（Scaling Law），然而隨著元件世代的逐次演進，呈現出各種問題，在抑制MISFET之短通道效應（short channel effect）及確保高電流驅動力這兩者間，越來越難以兼顧。因此，取代既有之平面式（planar）MISFET的新結構元件之研發十分盛行。
FINFET即為上述新結構元件之一，係與平面式MISFET不同之三維結構的MISFET。
例如，在下述專利文獻1，揭露一種FINFET（鳍式場效電晶體），其閘極與源極區域間之鰭片熱傳導阻抗（fin resistance）變小，閘極與汲極區域間之靜電電容變小。具體而言，在其舉例揭露的FINFET中，配置有閘極導體之鰭片的位置，比起汲極區域係更靠近源極區域。 ［習知技術文獻］ ［專利文獻］
［專利文獻1］ 國際公開第2007／019023號
［發明所欲解決的問題］
本發明者從事上述這般具有FINFET之半導體裝置之研究開發，致力於鑽研其特性之提升。在此過程中，發現具有FINFET之半導體裝置的結構，有進一步改善之空間。
關於其他之課題及新穎之特徴，將由本說明書之記載及隨附圖式來敍明。 ［解決問題之技術手段］
茲簡單說明本案揭露之實施形態中，最有代表性者之概要如下。
本案所揭露之一實施形態所示之半導體裝置，具有：於第1方向平行配置之長方體狀的第1鳍板與第2鳍板、以及隔著閘極絶緣膜而配置於其上並在第2方向延伸之閘極電極。更進一步具有：位於閘極電極之一側並且在朝第2方向延伸之汲極區域上形成的第1汲極插塞、以及位於閘極電極之另一側並且在朝第2方向延伸之源極區域上形成的第1源極插塞與第2源極插塞。而第1汲極插塞係在第2方向上錯開配置成與第1源極插塞、第2源極插塞之位置不會重疊。 ［發明之效果］
藉由本案揭露之下述代表性實施形態所示之半導體裝置，可以提升其特性。
在以下之實施形態中，為便於說明，在必要時，將分割成複數節或實施形態來加以說明，但除了有特別明示之情形，則該等並非彼此互無關係，該等間具有一方係另一方之局部或全部之變形例、應用例、詳細說明、補足說明等等的關係。此外，於以下實施形態中，於言及構件之數量等（包含：個數、數値、份量、範圍等）之情形，除了有特別明示之情形、及就原理而言明顯僅限為特定數量之情形，否則並不限定於該特定之數量，亦可為特定數以上或以下。
更進一步而言，在以下之實施形態中，其構成要素（亦包含構成步驟等）除了在特別明示之情形、及作為原理可理解係明顯必須之情形，否則未必係必要。同樣地，於以下之實施形態中，在言及構成要素等之形狀、位置關係等時，除了有特別明示之情形、及作為原理之明顯可知並非如此的情形等，實質上包含與其形狀等近似或類似之事物等。此原則亦適用於上述數量等（包含個數、數値、量、範圍等）。
以下，根據圖式詳細說明實施形態。此外，在用以說明實施形態之所有圖式中，對於具有同一機能之構件賦與相同或關連之符號，並省略其重覆說明。又，存在複數之類似構件（部位）時，有時會在總稱之符號上追加記號以顯示個別或特定之部位。再者，於以下之實施形態中，除非有特別需要，否則原則上不會對相同或同樣之部分重覆說明。
再者，於實施形態所使用之圖式中，即使是剖面圖，有時也會為求圖式易於瞭解而省略陰影線。再者，即使是平面圖，有時也會為求圖式易於瞭解而附加陰影線。
再者，於剖面圖及平面圖中，各部位之大小並未對應實際裝置，有時為使圖式易於瞭解，而將特定部位繪示得相對較大。再者，即使係平面圖與剖面圖互為對應之情形，有時亦會改變各部位之大小來繪示。
（實施形態1）　以下將參照圖式，詳細說明本實施形態之半導體裝置。本實施形態之半導體裝置，具備FINFET作為半導體元件。圖1係示意性繪示本實施形態之半導體裝置結構的立體圖。圖2係顯示本實施形態之半導體裝置結構的平面圖。圖3～圖5係顯示本實施形態之半導體裝置結構的剖面圖。圖3的剖面圖，係對應例如圖2平面圖之A1－A1剖面部；圖4的剖面圖，係對應例如圖2平面圖之A2－A2剖面部；圖5的剖面圖，係對應例如圖2平面圖之B－B剖面部。
［結構說明］　針對本實施形態之半導體裝置的特徴結構，參照圖1～圖5進行說明。
本實施形態之半導體裝置，具有FINFET（鳍式場效電晶體），其形成於承載基板SS上之半導體層所構成之鳍板（Fin）F的主表面。
此FINFET具有：閘極電極GE，隔著閘極絶緣膜GI而配置在鳍板（凸部）F上；以及源極擴散層SD與汲極擴散層DD，形成在此閘極電極GE兩側之鳍板F中（請參照圖3）。
如此，藉由對於長方體狀之鳍板F，以橫跨各鳍板F之方式來配置閘極電極GE，使鳍板F之兩側面部也都成為通道區域（請參照圖1）。又，所謂之長方體狀，包含例如側面為錐狀者，或頂面為斜面者。
藉由如此之結構，可以提升源極擴散層SD與汲極擴散層DD之間的抗貫穿性，抑制短通道效應。再者，由於鳍板F之兩側面部也能用作為通道區域，因此可以得到高度的電流驅動力。
再者，於源極擴散層SD與汲極擴散層DD上，分別配置有源極區域SR與汲極區域DR。
於上述閘極電極GE、源極區域SR與汲極區域DR上，配置有層間絶緣膜（未圖示）。於此層間絶緣膜中，配置有複數之插塞P1。於複數之插塞P1中，將配置於閘極電極GE端部之寛廣部（閘極接墊）GP上的插塞P1標示為「P1G」，源極區域SR上之插塞P1標示為「P1S」，汲極區域DR上之插塞P1標示為「P1D」（請參照圖2）。
接著，針對本實施形態半導體裝置之各構成部位的平面形狀（由上面俯視觀察下的形狀）加以說明。
如圖2所示，鳍板F之平面形狀，係具有固定寛度（Y方向之長度；W1）之線狀（於X方向具有長邊之矩形）。圖2所示之2支鳍板F，係隔著固定之間隔（間距；D1）而平行配置。
如圖2所示，閘極電極GE之平面形狀，係具有固定寛度（X方向之長度；W2）之線狀（於Y方向具有長邊之矩形）。如此，閘極電極GE在與鳍板F交叉之方向延伸。再者，於閘極電極GE之端部，配置有寛度大於閘極電極GE之寛度（W2）的寛廣部（閘極接墊，寛度W3）GP。
於閘極電極GE之兩側的鳍板F中，配置有源極擴散層SD與汲極擴散層DD。再者，鳍板F與閘極電極GE係隔著閘極絶緣膜GI而重疊。更具體而言，閘極絶緣膜GI係配置於鳍板F之側面與表面（請參照圖5）。
如圖2所示，源極區域SR之平面形狀，係具有固定寛度（X方向之長度；W4）之線狀（於Y方向具有長邊之矩形）。如此，源極區域SR在與鳍板F交叉之方向延伸。再者，汲極區域DR之平面形狀，係具有固定寛度（X方向之長度；W4）之線狀（於Y方向具有長邊之矩形）。如此，汲極區域DR在與鳍板F交叉之方向延伸。再者，若換個方式說，則源極區域SR係配置在位於閘極電極GE之另一側（於圖2中係右側）之2個鳍板F中之各源極擴散層SD上，並在Y方向上延伸。汲極區域DR係配置在位於閘極電極GE之一側（於圖2中係左側）之2個鳍板F中之各汲極擴散層DD上，並在Y方向上延伸。於圖2，閘極電極GE與汲極區域DR之間的距離，約略相當於閘極電極GE與源極區域SR之間的距離。又，閘極電極GE與汲極區域DR之間的距離，亦可設置得比閘極電極GE與源極區域SR之間的距離來得大。
如圖2所示，於源極區域SR上，配置有2個源極插塞P1S。此2個源極插塞P1S，分別配置於2支鳍板F與源極區域SR所交叉而成的區域（重疊區域）上。再者，於汲極區域DR上，配置有1個汲極插塞P1D。此1個汲極插塞P1D，配置於2支鳍板F間的區域（凹槽區域）與源極區域SR所交叉而成的區域上。汲極插塞P1D之數量，少於源極插塞P1S之數量。
如此，汲極插塞P1D與源極插塞P1S，配置成不會相向。換個角度說，汲極插塞P1D係配置成對應於2個源極插塞P1S間的區域。換言之，汲極插塞P1D在Y方向上的位置，係錯開配置（交互配置）成和2個源極插塞P1S都不會重疊。所謂Y方向上的位置係指：例如汲極插塞P1D或源極插塞P1S之形成區域的中心座標（X、Y）中的Y座標。
如此，在本實施形態，汲極插塞（插塞；汲極側之接點）P1D之數量，與源極插塞（插塞；源極側之接點）P1S之數量，設定成不為1：1，並且設定為汲極插塞P1D之數量，少於源極插塞P1S之數量。而且更進一步地，使汲極插塞P1D與源極插塞P1S配置成不相向。
藉由如此之結構，可以抑制鏡像效應所造成之電路延遲。再者，可以提高電路動作之穩定性。
［製法說明］　接著，參照圖6～圖23，說明本實施形態之半導體裝置製造方法，同時使該半導體裝置之結構更加明確。圖6～圖23係顯示本實施形態之半導體裝置製造步驟的剖面圖。又，各剖面圖對應例如圖2平面圖之A1－A1剖面部、A2－A2剖面部或B－B剖面部。再者，以下所示之步驟，係本實施形態之半導體裝置製造步驟之一例，亦可以採用其他製造步驟以形成本實施形態之半導體裝置。
如圖6～圖8所示，準備形成有半導體層SL之承載基板（基體）SS，形成鳍板（凸部）F。半導體層SL係例如矽層。例如，於半導體層SL上，形成光阻膜（未圖示），藉由曝光以形成複數之線狀（於X方向具有長邊之矩形）光阻膜所構成之圖案。接著，藉由以此光阻膜為光罩以蝕刻半導體層SL，以形成複數之鳍板F。
複數鳍板F分別係具有固定寛度（於Y方向之長度；W1）之線狀（於X方向具有長邊之矩形），隔著固定之間隔（間距；D1）配置著。換個角度說，鳍板F係長方體狀，相鄰之2個鳍板F的側面間，分開有D1這個份量之距離（請參照圖2）。再者，鳍板F間構成凹槽（凹部）（請參照圖8）。又，如此，藉由以曝光顯影而加工成所要形狀之光阻膜、或以硬式光罩膜等作為遮罩進行蝕刻，而將下層之材料加工成所要的形狀，此即稱為圖案化。
接著，如圖9～圖11所示，於鳍板F表面，形成絶緣膜所構成之閘極絶緣膜GI。例如，藉由熱氧化法，而在鳍板F表面形成氧化矽膜。更進一步，於此氧化矽膜上，藉由CVD法以沈積高介電率膜。如此，而可以形成氧化矽膜與高介電率膜組成之積層膜所構成之閘極絶緣膜GI。閘極絶緣膜GI形成於鳍板F之側面與表面（請參照圖11）。又，可以使藉由熱氧化法所形成之膜，以單層來用作閘極絶緣膜GI；或者，亦可以使CVD法所形成之膜，以單層而用作閘極絶緣膜GI。
接著，如圖12～圖14所示，於鳍板F上，隔著閘極絶緣膜GI而形成閘極電極GE。換個角度說，以橫跨複數鳍板F的形式形成閘極電極GE。閘極電極GE係由導電性薄膜所構成。
閘極電極GE形成在與鳍板F交叉之方向（在此係Y方向），係具有固定寛度（於X方向之長度；W2）之線狀（Y方向具有長邊之矩形）；於其端部，形成有大於寛度W2之寛廣部（閘極接墊，寛度W3）GP（請參照圖2）。
例如，在閘極絶緣膜GI上，採用CVD法等形成聚矽膜，以作為閘極電極材料。接著，藉由對聚矽膜進行圖案成形（patterning），以形成閘極電極GE。此時，亦可將閘極電極GE兩側露出之閘極絶緣膜GI加以去除。
接著，如圖15～圖17所示，在閘極電極GE兩側之鳍板F形成源極擴散層SD與汲極擴散層DD。例如，藉由以閘極電極GE作為光罩，並以磷（P）或砷（As）等n型雜質進行離子注入，形成n型雜質擴散區域（源極擴散層SD與汲極擴散層DD）。此時，藉由採用斜角離子注入法，而能以良好的精度形成n型雜質擴散區域。例如，對於鳍板F之第1側面，以斜角進行n型雜質之離子注入；進而對於鳍板F之第2側面（與第1側面相向之面），以斜角進行n型雜質之離子注入。
又，於形成p通道型之FINFET時，進行p型雜質之離子注入即可。再者，亦可使源極擴散層SD與汲極擴散層DD成為所謂的LDD（Lightly doped drain）結構。亦即，亦可使源極擴散層SD與汲極擴散層DD分別構成高濃度之雜質區域與低濃度之雜質區域的結構。在此情形，以閘極電極GE作為光罩進行離子注入，形成低濃度雜質區域後，在閘極電極GE之側壁形成側壁膜（side wall film）；再以閘極電極GE與側壁膜作為光罩進行離子注入，以形成高濃度雜質區域即可。再者，亦可於閘極電極GE、源極擴散層SD與汲極擴散層DD上部設置金屬矽化物膜。再者，亦可在閘極電極GE上預先設置罩蓋絶緣膜（cap insulating film）。
接著，如圖18～圖20所示，在鳍板F（源極擴散層SD與汲極擴散層DD）上，形成源極區域SR與汲極區域DR。換個角度說，以橫跨複數鳍板F（源極擴散層SD與汲極擴散層DD）的形式形成源極區域SR與汲極區域DR。
源極區域SR與汲極區域DR分別在與鳍板F交叉之方向（在此係Y方向）上形成，係具有固定寛度（於X方向之長度；W4）之線狀（Y方向具有長邊之矩形）。
例如，在鳍板F上，採用CVD法等形成導電性薄膜（半導體膜、金屬膜、金屬化合物膜等），以作為源極區域與汲極區域材料。接著，視需要而採用CMP（Chemical Mechanical Polishing：化學性機械研磨）法等使導電性薄膜表面平坦化，或對導電性薄膜表面進行回蝕（etch back）。接著，藉由對導電性薄膜進行圖案成形，而形成源極區域SR與汲極區域DR。
接著，如圖21～圖23所示，在承載基板SS上方形成層間絶緣膜（未圖示），進而於此層間絶緣膜中形成汲極插塞P1D、源極插塞P1S與閘極插塞（P1G，請參照圖2）。
例如，在鳍板F、鳍板F間、閘極電極GE、源極區域SR以及汲極區域DR上，採用CVD法等形成氧化矽膜以作為層間絶緣膜。又，亦可於氧化矽膜之下層，形成例如氮化矽膜所構成之蝕刻擋止膜（stopper film）。接著，藉由對層間絶緣膜進行圖案成形，以形成接觸窗（contact hole）。亦即，藉由以未圖示之光阻膜作為光罩，而去除寛廣部（閘極接墊GP，請參照圖2）、源極區域SR與汲極區域DR上的層間絶緣膜，以形成接觸窗。
此時，使汲極插塞P1D之接觸窗與源極插塞P1S之接觸窗，彼此在Y方向上的位置不會重疊，錯開形成。
接著，藉由將導電性薄膜埋入接觸窗，以形成插塞P1（汲極插塞P1D、源極插塞P1S與閘極插塞P1G）。例如，在包含接觸窗內部的層間絶緣膜上，採用濺鍍法以沈積例如鎢（W）等金屬膜，作為導電性薄膜。接著，使用CMP法或回蝕法等，去除接觸窗外之不需要的金屬膜。
藉此而在源極區域SR上形成2個源極插塞P1S，另在汲極區域DR上形成1個汲極插塞P1D。
上述之汲極插塞P1D與源極插塞P1S，係如前述般，配置成不會相向。換個角度說，汲極插塞P1D配置成對應於2個源極插塞P1S間的區域。換言之，汲極插塞P1D在Y方向上的位置，係錯開配置成和2個源極插塞P1S都不會重疊（請參照圖2）。
接著，在插塞P1與層間絶緣膜上形成配線（未圖示）。之後亦可藉由重覆形成層間絶緣膜、插塞與配線之步驟，以形成多層配線。配線亦可藉由圖案成形來形成導電性薄膜，又，亦可採用所謂鑲嵌法（damascene）形成。於鑲嵌法，係藉由在絶緣膜中形成配線凹槽，再將導電性薄膜埋入此配線凹槽中，以形成配線。
藉由以上步驟，而可以形成本實施形態之半導體裝置。
如此，在本實施形態，汲極插塞P1D之數量，與源極插塞P1S之數量，設定成不為1：1，並且設定為汲極插塞P1D之數量，少於源極插塞P1S之數量。而且更進一步地，使汲極插塞P1D與源極插塞P1S配置成不相向。
藉由如此之結構，對於作為閘極－汲極間電容（汲極側之寄生電容）的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極插塞P1D間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1S間之電容）（請參照圖3、圖4）。
如此，藉由使閘極－汲極間電容，小於閘極－源極間電容，而可以抑制鏡像效應造成之電路延遲，提升半導體元件之動作速度。又，所謂鏡像效應，係指連接在FET等之放大器（amplifier）之輸入輸出間的電容元件之電容値，看起來係比原有之數値還要大之數値的現象。又，若藉由上述結構，則源極側之電容，會較汲極側之電容增加，汲極側之電阻會相對上昇，因而可以提升電路動作之穩定性。在此，以圖案成形鳍板F的情況下，亦可使用雙圖案微影法（double patterning）。例如，在相鄰之2個鳍板F中，使一方之鳍板與另一鳍板使用不同之光罩，而轉印在光阻膜上，藉由曝光、顯影，而可以提升光阻膜之加工精度。其結果，可以抑制鳍板F之加工不均，而能以良好之精度形成鳍板F之圖案。尤其即使係以狹窄之間距配置精密之鳍板的情況下，亦能以良好之精度形成鳍板F之圖案。
＜應用例1＞　於上述半導體裝置（圖1～圖5），雖係使用2支鳍板F，但亦可使用2支以上之鳍板F。
圖24係顯示本實施形態之應用例1之半導體裝置結構的平面圖。又，由於應用例1之半導體裝置，除了鳍板F之數量以外，其結構皆與上述半導體裝置（圖1～圖5）相同，因此對於同樣結構，將省略其詳細說明。
如圖24所示，鳍板F之平面形狀，係具有固定寛度（Y方向之長度）之線狀（X方向具有長邊之矩形），而4支鳍板F，係間隔固定間隔（間距）而配置。
如圖24所示，閘極電極GE之平面形狀，係具有固定寛度（X方向之長度）之線狀（於Y方向具有長邊之矩形）。如此，閘極電極GE在與鳍板F交叉之方向延伸。再者，於閘極電極GE之端部，配置有寛度大於閘極電極GE之寛廣部（閘極接墊）GP。
於閘極電極GE兩側之鳍板F中，配置有源極擴散層SD與汲極擴散層DD。再者，鳍板F與閘極電極GE，係隔著閘極絶緣膜GI而重疊。
如圖24所示，源極區域SR之平面形狀，係具有固定寛度（X方向之長度）的線狀（於Y方向具有長邊之矩形）。如此，源極區域SR係於4支鳍板F上，在與鳍板F交叉之方向延伸。再者，汲極區域DR之平面形狀，係具有固定寛度（X方向之長度）之線狀（Y方向具有長邊之矩形）。如此，汲極區域DR係於4支鳍板F上，在與鳍板F交叉之方向延伸。
然後，如圖24所示，於4支鳍板F上而在與鳍板F交叉之方向上延伸之源極區域SR上，配置有4個源極插塞P1S。此4個源極插塞P1S，分別配置在4支鳍板F與源極區域SR所交叉而成的區域上。再者，於4支鳍板F上而在與鳍板F交叉之方向上延伸之汲極區域DR上，配置有3個汲極插塞P1D。此3個汲極插塞P1D，分別配置在4支鳍板F彼此之間的3個線狀區域與源極區域SR所交叉而成的區域上。汲極插塞P1D之數量，少於源極插塞P1S之數量。
如此，在本應用例1之情形亦同，汲極插塞P1D與源極插塞P1S配置成不會相向。換個角度說，汲極插塞P1D係配置成對應於2個源極插塞P1S間的區域。換言之，3個汲極插塞P1D在Y方向上的位置，係錯開配置成和4個源極插塞P1S都不會重疊。
如此，在本實施形態，汲極插塞P1D之數量，與源極插塞P1S之數量，設定成不為1：1，並且設定為汲極插塞P1D之數量，少於源極插塞P1S之數量。而且更進一步地，使汲極插塞P1D與源極插塞P1S配置成不相向。
藉由如此之結構，亦可如圖1～圖5所示之半導體裝置之情形相同，可以抑制鏡像效應造成之電路延遲。再者，可以提升電路動作之穩定性。
又，本應用例之半導體裝置，可以經由如圖1～圖5所示之半導體裝置之情形同樣之步驟而形成。在此，在對4支以上之鳍板F進行圖案成形的情況下，亦可使用雙圖案微影法。例如，於4支鳍板F之中，以上面數過來第1支與第3支鳍板為一組，以上面數過來第2支與第4支鳍板為一組，將該等依各組分別使用不同之光罩，而轉印在光阻膜上並曝光、顯影，藉此可以提升光阻膜之加工精度。其結果，可以抑制鳍板F之加工不均，而能以良好之精度形成鳍板F之圖案。尤其即使係以狹窄之間距配置精密之鳍板的情況下，亦能以良好之精度形成鳍板F之圖案。
＜應用例2＞　於上述應用例1之半導體裝置（圖24），係於4支鳍板F上，設置了在與鳍板F交叉之方向上延伸之汲極區域DR，但亦可將此汲極區域DR分割。
圖25係顯示本實施形態之應用例2之半導體裝置結構的平面圖。又，由於應用例2之半導體裝置，除了汲極區域DR之形狀以外，其結構皆與上述應用例1之半導體裝置（圖24）相同，故將針對汲極區域DR之形狀進行詳細說明。
如圖25所示，於4支鳍板F上、在與鳍板F交叉之方向延伸之源極區域SR上，配置有4個源極插塞P1S。此4個源極插塞P1S，係分別配置在4支鳍板F與源極區域SR所交叉而成的區域上。
在此，關於汲極區域（DR），於本應用例中，係於4支鳍板F之中，在2支鳍板F上設置了在與鳍板F交叉之方向上延伸之汲極區域（汲極部）DR1，在另外2支鳍板F上設置了在與鳍板F交叉之方向上延伸之汲極區域（汲極部）DR2。如此，藉由將汲極區域（DR1、DR2）分割配置，而可以更進一步降低閘極－汲極間電容。例如，可以降低對應2個份的汲極插塞P1D與汲極區域間之區域的電容。
又，本應用例之半導體裝置，可以經由如圖1～圖5所示之半導體裝置之情形同樣之步驟而形成。在此亦可採用雙圖案微影法以形成鳍板。
（實施形態2）　在實施形態1之半導體裝置（圖1～圖5）中，係設有2個源極插塞P1S，亦即分別在2支鳍板F與源極區域SR所交叉而成的區域上設置了源極插塞P1S，但亦可設置將2個源極插塞P1S加以連結之形狀的長形源極插塞P1SL。
圖26係顯示本實施形態之半導體裝置結構的平面圖。圖27與圖28係顯示本實施形態之半導體裝置結構的剖面圖。圖27的剖面圖，係對應例如圖26平面圖之A1－A1剖面部；圖28的剖面圖，係對應例如圖26平面圖之A2－A2剖面部。
又，由於本實施形態之半導體裝置，除了源極插塞P1SL之形狀以外，其結構皆與實施形態1之半導體裝置（圖1～圖5）相同，故將針對源極插塞P1SL之形狀進行詳細說明。
如圖26所示，於2支鳍板F上、在與鳍板F交叉之方向上延伸之源極區域SR上，配置有1個源極插塞P1SL。此源極插塞P1SL，配置成將2支鳍板F與源極區域SR所分別交叉而成的區域間加以連結。此源極插塞P1SL係在Y方向上具有長邊之矩形。源極插塞P1SL之X方向的邊（短邊）長（寛度），雖係與汲極插塞P1D之X方向的邊長約略相同，但源極插塞P1SL之Y方向的邊（長邊）長，比汲極插塞P1D之Y方向的邊長還要長。因此，源極插塞P1SL和閘極電極GE之相向面積，大於汲極插塞P1D和閘極電極GE之相向面積。換言之，源極插塞P1SL與閘極電極GE重疊之Y方向的線份量（相向區域），大於汲極插塞P1D與閘極電極GE重疊之Y方向的線份量（相向區域）。
藉由如此之結構，對於對於作為閘極－源極間電容的閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容，此三者中之閘極電極GE與源極插塞P1SL間之電容，相較於實施形態1之半導體裝置（圖1～圖5），會比較大（請一併參照圖27、圖28）。藉此，可以提升電路動作之穩定性。
又，本實施形態之半導體裝置，可以經由與實施形態1之半導體裝置之情形同樣之步驟而形成。
＜應用例＞　在上述半導體裝置（圖26），係使用了2支鳍板F，但如實施形態1的應用例1與應用例2的說明般，亦可使用2支以上的鳍板F。
圖29係顯示本實施形態之應用例1之半導體裝置結構的平面圖。又，對於與上述半導體裝置（圖26）相同之結構，將省略其詳細說明。
如圖29所示，鳍板F的平面形狀，係具有固定寛度（Y方向之長度）之線狀（於X方向具有長邊之矩形），4支鳍板F隔著固定間隔（間距）而彼此平行配置。
如圖29所示，閘極電極GE的平面形狀，係具有固定寛度（X方向之長度）之線狀（於Y方向具有長邊之矩形）。如此，閘極電極GE在與鳍板F交叉之方向上延伸。再者，閘極電極GE之端部，配置有寛度大於閘極電極GE的寛廣部（閘極接墊）GP。
在閘極電極GE兩側的鳍板F中，配置有源極擴散層SD與汲極擴散層DD。又，鳍板F與閘極電極GE，係隔著閘極絶緣膜GI重疊。
如圖29所示，源極區域SR之平面形狀，係具有固定寛度（X方向之長度）之線狀（於Y方向具有長邊之矩形）。如此，源極區域SR於4支鳍板F上，在與鳍板F交叉之方向上延伸。再者，汲極區域DR之平面形狀，係具有固定寛度（X方向之長度）之線狀（於Y方向具有長邊之矩形）。如此，汲極區域DR於4支鳍板F上，在與鳍板F交叉之方向上延伸。
然後，如圖29所示，於4支鳍板F上、在與鳍板F交叉之方向上延伸之源極區域SR上，配置有1個源極插塞P1SL。此源極插塞P1SL，配置成將4支鳍板F之中位於最外側的鳍板F（於圖29中，係最上方之鳍板F與最下方之鳍板F）與源極區域SR所分別交叉而成的區域間加以連結。此源極插塞P1SL，係在Y方向上具有長邊之矩形。源極插塞P1SL之X方向的邊（短邊）長（寛度），雖係與汲極插塞P1D之X方向的邊長約略相同，但源極插塞P1SL之Y方向的邊（長邊）長，比汲極插塞P1D之Y方向的邊長還要長。
再者，於4支鳍板F上、在與鳍板F交叉之方向上延伸之汲極區域DR上，配置有3個汲極插塞P1D。此3個汲極插塞P1D，分別配置在4支鳍板F彼此之間的3個線狀區域與源極區域SR所交叉而成的區域上。汲極插塞P1D之形成區域（3個汲極插塞P1D之形成區域的總和），小於源極插塞P1SL之形成區域。而源極插塞P1SL和閘極電極GE之相向面積，大於3個汲極插塞P1D和閘極電極GE之相向面積。
藉由如此之結構，對於作為閘極－源極間電容的閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容，此三者中之閘極電極GE與源極插塞P1SL間之電容，相較於實施形態1之應用例1的半導體裝置（圖24），會比較大。藉此，可以提升電路動作之穩定性。
圖30係顯示本實施形態應用例2之半導體裝置結構的平面圖。又，由於應用例2之半導體裝置，除了汲極區域DR之形狀以外，其結構皆與上述應用例1之半導體裝置（圖29）相同，故將針對汲極區域DR之形狀，進行詳細說明。
如圖30所示，於本應用例中，汲極區域（DR）係分割設置。具體而言，於4支鳍板F之中，在2支鳍板F上設置了在與鳍板F交叉之方向上延伸之汲極區域DR1，在另外2支鳍板F上設置了在與鳍板F交叉之方向上延伸之汲極區域DR2。如此，藉由將汲極區域（DR1、DR2）分割配置，而可以更進一步降低閘極－汲極間電容。
又，本應用例之半導體裝置，可以經由與實施形態1之半導體裝置之情形同樣之步驟而形成。在此亦可採用雙圖案微影法以形成鳍板。
（實施形態3）　在本實施形態中，要使鳍板F之汲極側的高度低於源極側的高度。
圖31係顯示本實施形態之半導體裝置結構的平面圖。圖32與圖33係顯示本實施形態之半導體裝置結構的剖面圖。圖32之剖面圖，係對應例如圖31平面圖之A1－A1剖面部；圖33之剖面圖，係對應例如圖31平面圖之A2－A2剖面部。
又，由於本實施形態之半導體裝置，除了鳍板F之汲極側的高度以外，其結構皆與實施形態1之半導體裝置（圖1～圖5）相同，故將針對鳍板F之形狀進行詳細說明。
本實施形態之平面圖，係與實施形態1之情形相同。亦即，如圖31所示，於2支鳍板F上、設有在與鳍板F交叉之方向上延伸之閘極電極GE；於此閘極電極GE之一側的源極擴散層SD上，設有在與鳍板F交叉之方向上延伸之源極區域SR；於此閘極電極GE之另一側的汲極擴散層DD上，設有在與鳍板F交叉之方向上延伸之汲極區域DR。
然後，於源極區域SR上，配置有2個源極插塞P1S。此2個源極插塞P1S，分別配置於2支鳍板F與源極區域SR所交叉而成的區域上。再者，於汲極區域DR上，配置有1個汲極插塞P1D。此1個汲極插塞P1D，配置於2支鳍板F間的區域與源極區域SR所交叉而成的區域上。汲極插塞P1D之數量，少於源極插塞P1S之數量。
如此，汲極插塞P1D與源極插塞P1S，配置成不會相向。換個角度說，汲極插塞P1D係配置成對應於2個源極插塞P1S間的區域。換言之，汲極插塞P1D在Y方向上的位置，係錯開配置成和2個源極插塞P1S都不會重疊。
如此，於本實施形態，汲極插塞（插塞；汲極側之接點）P1D之數量，與源極插塞（插塞；源極側之接點）P1S之數量，設定成不為1：1，並且設定為汲極插塞P1D之數量，少於源極插塞P1S之數量。而且更進一步地，使汲極插塞P1D與源極插塞P1S配置成不相向。
藉由如此之結構，與實施形態1之情形相同，可以抑制鏡像效應所造成之電路延遲。再者，可以提升電路動作之穩定性。
更進一步，於本實施形態中，如圖32所示，鳍板F之汲極側的高度低於源極側的高度。藉由如此之結構，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極擴散層DD間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1S間之電容），而可以更進一步抑制鏡像效應所造成之電路延遲，又，可以更進一步提升電路動作之穩定性。
本實施形態之半導體裝置，可以經由與實施形態1之半導體裝置同樣之步驟而形成。然而，本實施形態之情形，係藉由在形成複數之長方體狀鳍板F後，蝕刻汲極區域DR側之鳍板F的上部，藉此以使鳍板F之汲極側的高度低於源極側的高度。
（實施形態4）　於實施形態3之半導體裝置（圖31～圖33），雖係設置了2個源極插塞P1S，亦即，分別在2支鳍板F與源極區域SR所交叉而成的區域上設置了源極插塞P1S，然而亦可設置連結2個源極插塞P1S之形狀的長形源極插塞P1SL。
圖34係顯示本實施形態之半導體裝置結構的平面圖。圖35與圖36係顯示本實施形態之半導體裝置結構的剖面圖。圖35的剖面圖，係對應例如圖34平面圖之A1－A1剖面部；圖36的剖面圖，係對應例如圖34平面圖之A2－A2剖面部。
於本實施形態中，亦與實施形態3之半導體裝置（圖31～圖33）相同，即鳍板F之汲極側的高度低於源極側的高度（參照圖35）。又，由於本實施形態之半導體裝置，除了源極插塞P1SL之形狀以外，其結構皆與實施形態3之半導體裝置（圖31～圖33）相同，故將針對源極插塞P1SL之形狀進行詳細說明。
如圖34所示，於2支鳍板F上、在與鳍板F交叉之方向上延伸之源極區域SR上，配置有1個源極插塞P1SL。此源極插塞P1SL，係配置成將2支鳍板F與源極區域SR所分別交叉而成的區域間加以連結。此源極插塞P1SL係於Y方向具有長邊之矩形。源極插塞P1SL之X方向的邊（短邊）長（寛度），雖係與汲極插塞P1D之X方向的邊長約略相同，但源極插塞P1SL之Y方向的邊（長邊）長，比汲極插塞P1D之Y方向的邊長還要長。因此，源極插塞P1SL和閘極電極GE之相向面積，大於汲極插塞P1D和閘極電極GE之相向面積。換言之，源極插塞P1SL與閘極電極GE所重疊之Y方向的線份量（相向區域），大於汲極插塞P1D與閘極電極GE所重疊之Y方向的線份量（相向區域）。
藉由如此之結構，對於作為閘極－源極間電容的閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容，此三者中之閘極電極GE與源極插塞P1SL間之電容，相較於實施形態3之半導體裝置（圖31～圖33）會比較大。藉此，可以提升電路動作之穩定性。
又，本實施形態之半導體裝置，可以經由與實施形態3之半導體裝置之情形同樣之步驟而形成。
再者，如實施形態1之應用例1與應用例2之說明，在使用2支以上之鳍板F的半導體裝置中，亦可使鳍板F之汲極側的高度低於源極側的高度。
（實施形態5）　於實施形態1之半導體裝置（圖1～圖5），係於2支鳍板F上，設置了在與鳍板F交叉之方向上延伸之汲極區域DR，但亦可分割此汲極區域DR。
圖37係顯示本實施形態之半導體裝置結構的平面圖。圖38與圖39係顯示本實施形態之半導體裝置結構的剖面圖。圖38的剖面圖，係對應例如圖37平面圖之A1－A1剖面部；圖39的剖面圖，係對應例如圖37平面圖之A2－A2剖面部。
如圖37所示，於2支鳍板F上，設有在與鳍板F交叉之方向上延伸之閘極電極GE，於此閘極電極GE之一側的源極擴散層SD上，設有在與鳍板F交叉之方向上延伸之源極區域SR，於此閘極電極GE之另一側的汲極擴散層DD上，設有在與鳍板F交叉之方向上延伸之汲極區域（DR）。然而，於本實施形態中，係將汲極區域（DR1、DR2）分割而分別配置在2支鳍板F上。
然後，於源極區域SR上，配置有2個源極插塞P1S。此2個源極插塞P1S，係分別配置於2支鳍板F與源極區域SR所交叉而成的區域上。再者，於2個汲極區域DR1、DR2上，各自配置有汲極插塞P1D。
如此，於本實施形態中，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極區域DR間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1S間之電容）（請一併參照圖38、圖39）。
又，本實施形態之半導體裝置，可以經由與實施形態1之半導體裝置之情形同樣之步驟而形成。
＜應用例＞　於上述半導體裝置（圖37～圖39），雖使用了2支鳍板F，但亦可使用2支以上之鳍板F。
圖40係顯示本實施形態之應用例之半導體裝置結構的平面圖。又，本應用例之半導體裝置，除了鳍板F之數量以外，其結構皆與上述半導體裝置（圖37～圖39）相同。
如圖40所示，於4支鳍板F，設有在與鳍板F交叉之方向上延伸之閘極電極GE；於此閘極電極GE之一側的源極擴散層SD上，設有在與鳍板F交叉之方向上延伸之源極區域SR；於此閘極電極GE之另一側的汲極擴散層DD上，設有在與鳍板F交叉之方向上延伸之汲極區域（DR）。然而，於本實施形態中，係將汲極區域（DR1、DR2、DR3、DR4）分割而分別配置在4支鳍板F上。
然後，於源極區域SR上，配置有4個源極插塞P1S。此4個源極插塞P1S，係分別配置於4支鳍板F與源極區域SR所交叉而成的區域上。再者，於4個汲極區域DR1、DR2、DR3、DR4上，各自配置有汲極插塞P1D。
如此，於本實施形態中，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極區域DR間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1S間之電容）。
又，本應用例之半導體裝置，可以經由與實施形態1之半導體裝置之情形同樣之步驟而形成。在此亦可採用雙圖案微影法以形成鳍板。
（實施形態6）　雖然於實施形態5的半導體裝置（圖37～圖39）中，係設置了2個源極插塞P1S，亦即，在2支鳍板F與源極區域SR所交叉而成的區域上分別設置了源極插塞P1S，但是亦可設置將2個源極插塞P1S加以連結之形狀的長形源極插塞P1SL。
圖41係顯示本實施形態之半導體裝置結構的平面圖。圖42與圖43係顯示本實施形態之半導體裝置結構的剖面圖。圖42的剖面圖係對應例如圖41平面圖之A1－A1剖面部；圖43的剖面圖係對應例如圖41平面圖之A2－A2剖面部。
又，由於本實施形態之半導體裝置，除了源極插塞P1SL之形狀以外，其結構皆與實施形態5之半導體裝置（圖37～圖39）相同，故將針對源極插塞P1SL之形狀進行詳細說明。
如圖41所示，於2支鳍板F上、在與鳍板F交叉之方向上延伸之源極區域SR上，配置有1個源極插塞P1SL。此源極插塞P1SL，配置成將2支鳍板F與源極區域SR所分別交叉而成的區域間加以連結。此源極插塞P1SL係在Y方向上具有長邊之矩形。源極插塞P1SL之X方向的邊（短邊）長（寛度），雖係與汲極插塞P1D之X方向的邊長約略相同，但源極插塞P1SL之Y方向的邊（長邊）長，比汲極插塞P1D之Y方向的邊長還要長。因此，源極插塞P1SL和閘極電極GE之相向面積，大於汲極插塞P1D和閘極電極GE之相向面積。換言之，源極插塞P1SL與閘極電極GE所重疊之Y方向的線份量（相向區域），大於汲極插塞P1D與閘極電極GE重疊之Y方向的線份量（相向區域）。
藉由如此之結構，對於作為閘極－源極間電容的閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容，此三者中之閘極電極GE與源極插塞P1SL間之電容，相較於實施形態5之半導體裝置（圖37～圖39），會比較大（請一併參照圖42、圖43）。藉此，可以提升電路動作之穩定性。
又，本實施形態之半導體裝置，係以與實施形態1之半導體裝置之情形同樣之步驟而形成。
＜應用例＞　雖然於上述半導體裝置（圖41～圖43）中，係使用了2支鳍板F，但亦可使用2本以上之鳍板F。
圖44係顯示本實施形態之應用例之半導體裝置結構的平面圖。又，本應用例之半導體裝置，除了鳍板F的數量以外，其結構皆與上述半導體裝置（圖41～圖43）相同。
如圖44所示，於4支鳍板F上，設有在與鳍板F交叉之方向上延伸之閘極電極GE；於此閘極電極GE之一側的源極擴散層SD上，設有在與鳍板F交叉之方向上延伸之源極區域SR；於此閘極電極GE之另一側的汲極擴散層DD上，設有在與鳍板F交叉之方向上延伸之汲極區域（DR）。然而，於本實施形態，係將汲極區域（DR1、DR2、DR3、DR4）分割而分別配置在4支鳍板F上。
然後，如圖44所示，於4支鳍板F上、在與鳍板F交叉之方向上延伸之源極區域SR上，配置有1個源極插塞P1SL。此源極插塞P1SL，配置成將4支鳍板F之中位於最外側之鳍板F（於圖44中，係最上方之鳍板F與最下方之鳍板F）與源極區域SR所分別交叉而成的區域間加以連結。此源極插塞P1SL，係在Y方向具有長邊之矩形。源極插塞P1SL之X方向的邊（短邊）長（寛度），雖係與汲極插塞P1D之X方向的邊長約略相同，但源極插塞P1SL之Y方向的邊（長邊）長，比汲極插塞P1D之Y方向的邊長還要長。
再者，在分割配置於4支鳍板F上的汲極區域（DR1、DR2、DR3、DR4）上，分別配置有汲極插塞P1D。汲極插塞P1D之形成區域（4個汲極插塞P1D之形成區域的總和），小於源極插塞P1SL之形成區域。而源極插塞P1SL和閘極電極GE之相向面積，大於4個汲極插塞P1D和閘極電極GE之相向面積。
藉由如此之結構，對於作為閘極－源極間電容的閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容，此三者中之閘極電極GE與源極插塞P1SL間之電容，相較於實施形態1之應用例1的半導體裝置（圖24），會比較大。藉此，可以提升電路動作之穩定性。
又，本實施形態之半導體裝置，可以經由與實施形態1之半導體裝置之情形同樣之步驟而形成。在此亦可採用雙圖案微影法以形成鳍板。
（實施形態7）　在使汲極區域DR分割配置之實施形態5的半導體裝置（圖37～圖39）中，亦可使鳍板F之汲極側的高度低於源極側的高度。
圖45係顯示本實施形態之半導體裝置結構的平面圖。圖46與圖47係顯示本實施形態之半導體裝置結構的剖面圖。圖46的剖面圖，係對應例如圖45平面圖之A1－A1剖面部；圖47的剖面圖，係對應例如圖45平面圖之A2－A2剖面部。
又，由於本實施形態之半導體裝置，除了鳍板F之汲極側的高度以外，其結構皆與實施形態5之半導體裝置（圖37～圖39）相同，故將針對鳍板F之形狀進行詳細說明。
本實施形態之平面圖，係與實施形態5之情形相同。亦即，如圖45所示，於2支鳍板F上，設有在與鳍板F交叉之方向上延伸之閘極電極GE；於此閘極電極GE之一側的源極擴散層SD上，設有在與鳍板F交叉之方向上延伸之源極區域SR；於此閘極電極GE之另一側的汲極擴散層DD上，設有在與鳍板F交叉之方向上延伸之汲極區域（DR）。然而，於本實施形態中，係分別在2支鳍板F上，分割配置汲極區域（DR1、DR2）。
然後，在源極區域SR上，配置有2個源極插塞P1S。此2個源極插塞P1S，分別配置於2支鳍板F與源極區域SR所交叉而成的區域上。再者，於汲極區域DR1、DR2上，分別配置有汲極插塞P1D。
如此，於本實施形態中，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極區域DR間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1S間之電容）。
更進一步，於本實施形態中，如圖46所示，鳍板F之汲極側的高度低於源極側的高度。藉由如此之結構，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者之中之閘極電極GE與汲極擴散層DD間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1S間之電容），而可以更進一步抑制鏡像效應所造成之電路延遲，再者，可以更進一步提升電路動作之穩定性。
本實施形態之半導體裝置，可以經由與實施形態1之半導體裝置同樣之步驟而形成。然而，本實施形態之情形，係藉由在形成複數之長方體狀鳍板F後，蝕刻汲極區域DR側之鳍板F的上部，藉此以使鳍板F之汲極側的高度低於源極側的高度。
（實施形態8）　在分割配置汲極區域DR之實施形態6的半導體裝置（圖41～圖43）中，亦可以使鳍板F之汲極側的高度低於源極側的高度。
圖48係顯示本實施形態之半導體裝置結構的平面圖。圖49與圖50係顯示本實施形態之半導體裝置結構的剖面圖。圖49的剖面圖，係對應例如圖48平面圖之A1－A1剖面部；圖50的剖面圖，係對應例如圖48平面圖之A2－A2剖面部。
又，由於本實施形態之半導體裝置，除了鳍板F之汲極側的高度以外，其結構皆與實施形態6之半導體裝置（圖41～圖43）相同，故將針對鳍板F之形狀，進行詳細說明。
本實施形態之平面圖，係與實施形態6之情形相同。亦即，如圖48所示，於2支鳍板F上，設有在與鳍板F交叉之方向上延伸之閘極電極GE；於此閘極電極GE之一側的源極擴散層SD上設有在與鳍板F交叉之方向上延伸之源極區域SR；於此閘極電極GE之另一側的汲極擴散層DD上設有在與鳍板F交叉之方向上延伸之汲極區域（DR）。然而，於本實施形態中，係將汲極區域（DR1、DR2）分割而分別配置在2支鳍板F上。
然後，於源極區域SR上，配置有1個源極插塞P1SL。此源極插塞P1SL，係配置成將2支鳍板F與源極區域SR所分別交叉而成的區域間加以連結。此源極插塞P1SL係於Y方向具有長邊之矩形。源極插塞P1SL之X方向的邊（短邊）長（寛度），雖係與汲極插塞P1D之X方向的邊長約略相同，但源極插塞P1SL之Y方向的邊（長邊）長，比汲極插塞P1D之Y方向的邊長還要長。因此，源極插塞P1SL和閘極電極GE之相向面積，大於汲極插塞P1D和閘極電極GE之相向面積。換言之，源極插塞P1SL與閘極電極GE所重疊之Y方向的線分量（相向區域），大於汲極插塞P1D與閘極電極GE所重疊之Y方向的線分量（相向區域）。
如此，於本實施形態中，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極區域DR間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容）。
更進一步，於本實施形態中，如圖49所示，鳍板F之汲極側的高度低於源極側的高度。藉由如此之結構，對於作為閘極－汲極間電容的閘極電極GE與汲極擴散層DD間之電容、閘極電極GE與汲極區域DR間之電容、以及閘極電極GE與汲極插塞P1D間之電容，此三者中之閘極電極GE與汲極擴散層DD間之電容，可以降低。因此，可以使閘極－汲極間電容，小於閘極－源極間電容（閘極電極GE與源極擴散層SD間之電容、閘極電極GE與源極區域SR間之電容、以及閘極電極GE與源極插塞P1SL間之電容），而可以更進一步抑制鏡像效應所造成之電路延遲，再者，可以更進一步提升電路動作之穩定性。
本實施形態之半導體裝置，可以經由與實施形態1之半導體裝置同樣之步驟而形成。然而，本實施形態之情形，係藉由在形成複數之長方體狀鳍板F後，蝕刻汲極區域DR側之鳍板F上部，藉此以使鳍板F之汲極側的高度低於源極側的高度。
以上，根據實施形態具體說明了本發明者之發明，但本發明並不限定於上述實施形態，只要在不脫離其要旨之範圍內，皆可進行種種變更，該等變更亦包含在本發明之範圍內。
例如，如前述般，在實施形態1之應用例1與應用例2所說明過之使用2支以上鳍板F之半導體裝置中，亦可套用使汲極側的高度低於源極側的高度之鳍板F的結構。再者，於上述實施形態中，雖例示為2支或4支鳍板F，但亦可設置3支或5支以上的鳍板。再者，於上述實施形態中，鳍板F與汲極區域DR、鳍板F與源極區域SR雖係由不同材料所形成，但亦可將該等以單一之層，形成為一體。再者，於上述實施形態中，雖係使閘極電極GE與汲極區域DR之間的距離，和閘極電極GE與源極區域SR之間的距離約略相同，但亦可使閘極電極GE與汲極區域DR之間的距離，大於閘極電極GE與源極區域SR之間的距離。再者，於實施形態1說所明之半導體裝置的製程僅為一例，亦可由其他步驟製造上述實施形態之半導體裝。再者，構成半導體裝置之各構件的高度，僅為一例，例如，汲極區域DR、源極區域SR、閘極電極GE、汲極插塞P1D與源極插塞P1S之高度，或該等間之相對高度關係，皆可適當變更。
D1‧‧‧間隔
DD‧‧‧汲極擴散層
DR‧‧‧汲極區域
DR1、DR2、DR3、DR4‧‧‧汲極區域
F‧‧‧鳍板
GE‧‧‧閘極電極
GI‧‧‧閘極絶緣膜
GP‧‧‧寛廣部
P1‧‧‧插塞
P1D‧‧‧汲極插塞
P1G‧‧‧閘極插塞
P1S、P1SL‧‧‧源極插塞
SD‧‧‧源極擴散層
SL‧‧‧半導體層
SR‧‧‧源極區域
SS‧‧‧承載基板
W1‧‧‧寛度
W2‧‧‧寛度
W3‧‧‧寛度
W4‧‧‧寛度
［圖1］ 示意性繪示實施形態1之半導體裝置結構的立體圖。 ［圖2］ 顯示實施形態1之半導體裝置結構的平面圖。 ［圖3］ 顯示實施形態1之半導體裝置結構的剖面圖。 ［圖4］ 顯示實施形態1之半導體裝置結構的剖面圖。 ［圖5］ 顯示實施形態1之半導體裝置結構的剖面圖。 ［圖6］ 顯示實施形態1之半導體裝置製程的剖面圖。 ［圖7］ 顯示實施形態1之半導體裝置製程的剖面圖。 ［圖8］ 顯示實施形態1之半導體裝置製程的剖面圖。 ［圖9］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖6之剖面圖。 ［圖10］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖7之剖面圖。 ［圖11］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖8之剖面圖。 ［圖12］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖9之剖面圖。 ［圖13］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖10之剖面圖。 ［圖14］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖11之剖面圖。 ［圖15］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖12之剖面圖。 ［圖16］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖13之剖面圖。 ［圖17］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖14之剖面圖。 ［圖18］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖15之剖面圖。 ［圖19］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖16之剖面圖。 ［圖20］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖17之剖面圖。 ［圖21］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖18之剖面圖。 ［圖22］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖19之剖面圖。 ［圖23］ 顯示實施形態1之半導體裝置製程的剖面圖，係接續圖20之剖面圖。 ［圖24］ 顯示實施形態1之應用例1之半導體裝置結構的平面圖。 ［圖25］ 顯示實施形態1之應用例2之半導體裝置結構的平面圖。 ［圖26］ 顯示實施形態2之半導體裝置結構的平面圖。 ［圖27］ 顯示實施形態2之半導體裝置結構的剖面圖。 ［圖28］ 顯示實施形態2之半導體裝置結構的剖面圖。 ［圖29］ 顯示實施形態2之應用例1之半導體裝置結構的平面圖。 ［圖30］ 顯示實施形態2之應用例2之半導體裝置結構的平面圖。 ［圖31］ 顯示實施形態3之半導體裝置結構的平面圖。 ［圖32］ 顯示實施形態3之半導體裝置結構的剖面圖。 ［圖33］ 顯示實施形態3之半導體裝置結構的剖面圖。 ［圖34］ 顯示實施形態4之半導體裝置結構的平面圖。 ［圖35］ 顯示實施形態4之半導體裝置結構的剖面圖。 ［圖36］ 顯示實施形態4之半導體裝置結構的剖面圖。 ［圖37］ 顯示實施形態5之半導體裝置結構的平面圖。 ［圖38］ 顯示實施形態5之半導體裝置結構的剖面圖。 ［圖39］ 顯示實施形態5之半導體裝置結構的剖面圖。 ［圖40］ 顯示實施形態5之應用例之半導體裝置結構的平面圖。 ［圖41］ 顯示實施形態6之半導體裝置結構的平面圖。 ［圖42］ 顯示實施形態6之半導體裝置結構的剖面圖。 ［圖43］ 顯示實施形態6之半導體裝置結構的剖面圖。 ［圖44］ 顯示實施形態6之應用例之半導體裝置結構的平面圖。 ［圖45］ 顯示實施形態7之半導體裝置結構的平面圖。 ［圖46］ 顯示實施形態7之半導體裝置結構的剖面圖。 ［圖47］ 顯示實施形態7之半導體裝置結構的剖面圖。 ［圖48］ 顯示實施形態8之半導體裝置結構的平面圖。 ［圖49］ 顯示實施形態8之半導體裝置結構的剖面圖。 ［圖50］ 顯示實施形態8之半導體裝置結構的剖面圖。
D1‧‧‧間隔
DD‧‧‧汲極擴散層
DR‧‧‧汲極區域
F‧‧‧鰭板
GE‧‧‧閘極電極
GP‧‧‧寬廣部
P1D‧‧‧汲極插塞
P1G‧‧‧閘極插塞
P1S‧‧‧源極插塞
SD‧‧‧源極擴散層
SR‧‧‧源極區域
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度

Claims (20)

  1. 一種半導體裝置，包括： 第1鳍板，長方體狀，朝第1方向延伸； 第2鳍板，長方體狀，與該第1鳍板分開並平行配置； 閘極電極，隔著閘極絶緣膜而配置於該第1鳍板以及該第2鳍板上，並在與該第1方向交叉的第2方向上延伸； 第1汲極擴散層，形成在位於該閘極電極之一側的第1鳍板中； 第1源極擴散層，形成在位於該閘極電極之另一側的第1鳍板中； 第2汲極擴散層，形成在位於該閘極電極之一側的第2鳍板中； 第2源極擴散層，形成在位於該閘極電極之另一側的第2鳍板中； 汲極區域，配置於該第1汲極擴散層以及該第2汲極擴散層上，並在該第2方向上延伸； 源極區域，配置於該第1源極擴散層以及該第2源極擴散層上，並在該第2方向上延伸； 第1汲極插塞，形成在該汲極區域上； 第1源極插塞，形成在該源極區域上；以及 第2源極插塞，形成在該源極區域上，並且配置成與該第1源極插塞分開； 該第1汲極插塞在該第2方向上之位置，係錯開配置成不與該第1源極插塞、該第2源極插塞重疊，以使該第1汲極插塞對應於該第1源極插塞與該第2源極插塞之間的區域。
  2. . 如申請專利範圍第1項之半導體裝置，其中，該第1源極插塞，形成於該第1鳍板與該源極區域的重疊區域上；該第2源極插塞，形成於該第2鳍板與該源極區域的重疊區域上。
  3. 如申請專利範圍第1項之半導體裝置，其中，更包括： 第3鳍板，長方體狀，與該第2鳍板分開並平行配置； 第4鳍板，長方體狀，與該第3鳍板分開並平行配置； 第3汲極擴散層，形成在位於該閘極電極之一側的第3鳍板中； 第3源極擴散層，形成在位於該閘極電極之另一側的第3鳍板中； 第4汲極擴散層，形成在位於該閘極電極之一側的第4鳍板中；以及 第4源極擴散層，形成在位於該閘極電極之另一側的第4鳍板中； 該閘極電極，隔著閘極絶緣膜而配置於該第1鳍板、該第2鳍板、該第3鳍板、以及該第4鳍板上； 該汲極區域，配置於該第1汲極擴散層、該第2汲極擴散層、該第3汲極擴散層以及該第4汲極擴散層上；　 該源極區域，配置於該第1源極擴散層、該第2源極擴散層、該第3源極擴散層以及該第4源極擴散層上； 於該汲極區域上，配置有該第1汲極插塞、第2汲極插塞以及第3汲極插塞；　 於該源極區域上，配置有該第1源極插塞、該第2源極插塞、第3源極插塞以及第4源極插塞； 該第2汲極插塞在該第2方向上之位置，係錯開配置成不與該第2源極插塞、該第3源極插塞重疊，以使該第2汲極插塞對應於該第2源極插塞與該第3源極插塞之間的區域； 該第3汲極插塞在該第2方向上之位置，係錯開配置成不與該第3源極插塞、該第4源極插塞重疊，以使該第3汲極插塞對應於該第3源極插塞與該第4源極插塞之間的區域。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第1源極插塞，形成於該第1鳍板與該源極區域的重疊區域上； 該第2源極插塞，形成於該第2鳍板與該源極區域的重疊區域上； 該第3源極插塞，形成於該第3鳍板與該源極區域的重疊區域上； 該第4源極插塞，形成於該第4鳍板與該源極區域的重疊區域上。
  5. 如申請專利範圍第1項之半導體裝置，其中，更包括： 第3鳍板，長方體狀，與該第2鳍板分開並平行配置； 第4鳍板，長方體狀，與該第3鳍板分開並平行配置； 第3汲極擴散層，形成在位於該閘極電極之一側的第3鳍板中； 第3源極擴散層，形成在位於該閘極電極之另一側的第3鳍板中； 第4汲極擴散層，形成在位於該閘極電極之一側的第4鳍板中；以及 第4源極擴散層，形成在位於該閘極電極之另一側的第4鳍板中； 該閘極電極，隔著該閘極絶緣膜而配置於該第1鳍板、該第2鳍板、該第3鳍板以及該第4鳍板上； 該汲極區域具備第1汲極部以及第2汲極部；　 該第1汲極部配置於該第1汲極擴散層以及該第2汲極擴散層上；　 該第2汲極部配置於該第3汲極擴散層以及該第4汲極擴散層上；　 該源極區域配置於該第1源極擴散層、該第2源極擴散層、該第3源極擴散層以及該第4源極擴散層上；　 於該第1汲極部上，配置有該第1汲極插塞；　 於該第2汲極部上，配置有第2汲極插塞；　 於該源極區域上，配置有該第1源極插塞、該第2源極插塞、第3源極插塞以及第4源極插塞； 該第2汲極插塞在該第2方向上之位置，係錯開配置成不與該第3源極插塞、該第4源極插塞重疊，以使該第2汲極插塞對應於該第3源極插塞與該第4源極插塞之間的區域；　 該第2汲極部，與該第1汲極部分開配置。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該第1源極插塞，形成於該第1鳍板與該源極區域的重疊區域上； 該第2源極插塞，形成於該第2鳍板與該源極區域的重疊區域上； 該第3源極插塞，形成於該第3鳍板與該源極區域的重疊區域上； 該第4源極插塞，形成於該第4鳍板與該源極區域的重疊區域上。
  7. 一種半導體裝置，包括： 第1鳍板，長方體狀，朝第1方向延伸； 第2鳍板，長方體狀，與該第1鳍板分開並平行配置； 閘極電極，隔著閘極絶緣膜而配置於該第1鳍板以及該第2鳍板上，並在與該第1方向交叉的第2方向上延伸； 第1汲極擴散層，形成在位於該閘極電極之一側的第1鳍板中； 第1源極擴散層，形成在位於該閘極電極之另一側的第1鳍板中； 第2汲極擴散層，形成在位於該閘極電極之一側的第2鳍板中； 第2源極擴散層，形成在位於該閘極電極之另一側的第2鳍板中； 汲極區域，配置於該第1汲極擴散層以及該第2汲極擴散層上，並在該第2方向上延伸； 源極區域，配置於該第1源極擴散層以及該第2源極擴散層上，並在該第2方向上延伸； 第1汲極插塞，形成在該汲極區域上；以及 第1源極插塞，形成在該源極區域上； 該第1源極插塞和該閘極電極之相向面積，大於該第1汲極插塞和該閘極電極之相向面積。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第1源極插塞，形成為由該第1鳍板與該源極區域的重疊區域上，延伸至該第2鳍板與該源極區域的重疊區域上； 該第1汲極插塞，形成於該第1鳍板與該汲極區域的重疊區域、以及該第2鳍板與該汲極區域的重疊區域之間的區域上。
  9. 如申請專利範圍第1項之半導體裝置，其中，更包括： 第3鳍板，長方體狀，與該第2鳍板分開並平行配置； 第4鳍板，長方體狀，與該第3鳍板分開並平行配置； 第3汲極擴散層，形成在位於該閘極電極之一側的第3鳍板中； 第3源極擴散層，形成在位於該閘極電極之另一側的第3鳍板中； 第4汲極擴散層，形成在位於該閘極電極之一側的第4鳍板中；以及 第4源極擴散層，形成在位於該閘極電極之另一側的第4鳍板中； 該閘極電極，隔著該閘極絶緣膜而配置於該第1鳍板、該第2鳍板、該第3鳍板以及該第4鳍板上； 該汲極區域配置於該第1汲極擴散層、該第2汲極擴散層、該第3汲極擴散層以及該第4汲極擴散層上；　 該源極區域配置於該第1源極擴散層、該第2源極擴散層、該第3源極擴散層以及該第4源極擴散層上；　 於該汲極區域上，配置有該第1汲極插塞、第2汲極插塞以及第3汲極插塞；　 於該源極區域上，配置有該第1源極插塞； 該第1源極插塞和該閘極電極之相向面積，大於該第1汲極插塞、該第2汲極插塞以及該第3汲極插塞和該閘極電極之相向面積。
  10. 如申請專利範圍第1項之半導體裝置，其中，更包括： 第3鳍板，長方體狀，與該第2鳍板分開並平行配置； 第4鳍板，長方體狀，與該第3鳍板分開並平行配置； 第3汲極擴散層，形成在位於該閘極電極之一側的第3鳍板中； 第3源極擴散層，形成在位於該閘極電極之另一側的第3鳍板中； 第4汲極擴散層，形成在位於該閘極電極之一側的第4鳍板中；以及 第4源極擴散層，形成在位於該閘極電極之另一側的第4鳍板中； 該閘極電極，隔著該閘極絶緣膜而配置於該第1鳍板、該第2鳍板、該第3鳍板以及該第4鳍板上； 該汲極區域具備第1汲極部以及第2汲極部；　 該第1汲極部配置於該第1汲極擴散層以及該第2汲極擴散層上；　 該第2汲極部配置於該第3汲極擴散層以及該第4汲極擴散層上；　 該源極區域配置於該第1源極擴散層、該第2源極擴散層、該第3源極擴散層以及該第4源極擴散層上；　 於該第1汲極部上，配置有該第1汲極插塞；　 於該第2汲極部上，配置有第2汲極插塞； 於該源極區域上，配置有該第1源極插塞； 該第1源極插塞和該閘極電極之相向面積，大於該第1汲極插塞以及該第2汲極插塞和該閘極電極之相向面積； 該第2汲極部，與該第1汲極部分開配置。
  11. 一種半導體裝置，包括： 第1鳍板，長方體狀，朝第1方向延伸； 第2鳍板，長方體狀，與該第1鳍板分開並平行配置； 閘極電極，隔著閘極絶緣膜而配置於該第1鳍板以及該第2鳍板上，並在與該第1方向交叉的第2方向上延伸； 第1汲極擴散層，形成在位於該閘極電極之一側的第1鳍板中； 第1源極擴散層，形成在位於該閘極電極之另一側的第1鳍板中； 第2汲極擴散層，形成在位於該閘極電極之一側的第2鳍板中； 第2源極擴散層，形成在位於該閘極電極之另一側的第2鳍板中； 汲極區域，配置於該第1汲極擴散層以及該第2汲極擴散層上，並在該第2方向上延伸； 源極區域，配置於該第1源極擴散層以及該第2源極擴散層上，並在該第2方向上延伸； 第1汲極插塞，形成在該汲極區域上；以及 第1源極插塞，形成在該源極區域上； 該第1鳍板之該閘極電極之一側的表面，低於該閘極電極之另一側的表面
  12. 如申請專利範圍第11項之半導體裝置，其中，更包括：第2源極插塞，形成在該源極區域上，並且配置成與該第1源極插塞分開； 該第1汲極插塞在該第2方向上之位置，係錯開配置成不與該第1源極插塞、該第2源極插塞重疊，以使該第1汲極插塞對應於該第1源極插塞與該第2源極插塞之間的區域。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該第1源極插塞，形成於該第1鳍板與該源極區域的重疊區域上； 該第2源極插塞，形成於該第2鳍板與該源極區域的重疊區域上。
  14. 如申請專利範圍第11項之半導體裝置，其中，該第1源極插塞和該閘極電極之相向面積，大於該第1汲極插塞和該閘極電極之相向面積。
  15. 一種半導體裝置，包括： 第1鳍板，長方體狀，朝第1方向延伸； 第2鳍板，長方體狀，與該第1鳍板分開並平行配置； 閘極電極，隔著閘極絶緣膜而配置於該第1鳍板以及該第2鳍板上，並在與該第1方向交叉的第2方向上延伸； 第1汲極擴散層，形成在位於該閘極電極之一側的第1鳍板中； 第1源極擴散層，形成在位於該閘極電極之另一側的第1鳍板中； 第2汲極擴散層，形成在位於該閘極電極之一側的第2鳍板中； 第2源極擴散層，形成在位於該閘極電極之另一側的第2鳍板中； 汲極區域，配置於該第1汲極擴散層以及第2汲極擴散層上； 源極區域，配置於該第1源極擴散層以及第2源極擴散層上，並在該第2方向上延伸； 第1汲極插塞，形成在該汲極區域上； 第2汲極插塞，形成在該汲極區域上，並且配置成與該第1汲極插塞分開； 第1源極插塞，形成在該源極區域上；以及 第2源極插塞，形成在該源極區域上，並且配置成與該第1源極插塞分開； 該汲極區域具有配置於該第1汲極擴散層上之第1汲極部、以及配置於該第2汲極擴散層上之第2汲極部； 該第1汲極部配置於該第1汲極擴散層上； 該第2汲極部配置於該第2汲極擴散層上； 該第1汲極插塞配置於該第1汲極部上； 該第2汲極插塞配置於該第2汲極部上； 該第2汲極部配置成離開該第1汲極部。
  16. 如申請專利範圍第15項之半導體裝置，其中，該第1源極插塞，形成於該第1鳍板與該源極區域的重疊區域上；該第2源極插塞，形成於該第2鳍板與該源極區域的重疊區域上。
  17. 一種半導體裝置，包括： 第1鳍板，長方體狀，朝第1方向延伸； 第2鳍板，長方體狀，與該第1鳍板分開並平行配置； 閘極電極，隔著閘極絶緣膜而配置於該第1鳍板以及該第2鳍板上，並在與該第1方向交叉的第2方向上延伸； 第1汲極擴散層，形成在位於該閘極電極之一側的第1鳍板中； 第1源極擴散層，形成在位於該閘極電極之另一側的第1鳍板中； 第2汲極擴散層，形成在位於該閘極電極之一側的第2鳍板中； 第2源極擴散層，形成在位於該閘極電極之另一側的第2鳍板中； 汲極區域，配置於該第1汲極擴散層以及第2汲極擴散層上，並在該第2方向上延伸； 源極區域，配置於該第1源極擴散層以及第2源極擴散層上，並在該第2方向上延伸； 第1汲極插塞，形成在該汲極區域上； 第2汲極插塞，形成在該汲極區域上，並且配置成與該第1汲極插塞分開；以及 第1源極插塞，形成在該源極區域上； 該汲極區域具有第1汲極部以及第2汲極部； 該第1汲極部配置於該第1汲極擴散層上； 該第2汲極部配置於該第2汲極擴散層上； 該第1汲極插塞配置於該第1汲極部上； 該第2汲極插塞配置於該第2汲極部上； 該第2汲極部配置成與該第1汲極部分開； 該第1源極插塞和該閘極電極之相向面積，大於該第1汲極插塞以及該第2汲極插塞和該閘極電極之相向面積。
  18. 如申請專利範圍第17項之半導體裝置，其中，該第1源極插塞，形成為由該第1鳍板與該源極區域的重疊區域上，延伸至該第2鳍板與該源極區域的重疊區域上。
  19. 如申請專利範圍第15項之半導體裝置，其中，該第1鳍板上的該閘極電極之一側的表面，低於該閘極電極之另一側的表面。
  20. 如申請專利範圍第17項之半導體裝置，其中，該第1鳍板上的該閘極電極之一側的表面，低於該閘極電極之另一側的表面。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536964B2 (en) * 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
US10236302B2 (en) * 2016-06-22 2019-03-19 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
TWI594421B (zh) 2016-06-28 2017-08-01 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
US10741469B2 (en) * 2016-11-14 2020-08-11 Mediatek Inc. Thermal via arrangement for multi-channel semiconductor device
US10424663B2 (en) * 2017-05-23 2019-09-24 International Business Machines Corporation Super long channel device within VFET architecture
WO2019066788A1 (en) * 2017-09-27 2019-04-04 Intel Corporation EPITAXIAL OXIDE PLUG FOR CONSTRAINTS TRANSISTORS
US10790352B2 (en) * 2018-06-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. High density capacitor implemented using FinFET
JP7232081B2 (ja) * 2019-03-01 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11177385B2 (en) * 2020-02-04 2021-11-16 Globalfoundries U.S. Inc. Transistors with a hybrid source or drain
US20210320175A1 (en) * 2020-04-09 2021-10-14 Qualcomm Incorporated Transistor circuit with asymmetrical drain and source
KR20230096286A (ko) 2021-12-23 2023-06-30 삼성전자주식회사 반도체 장치, 그를 포함하는 비휘발성 메모리 장치 및 그를 포함하는 전자 시스템

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
JP2002050767A (ja) * 2000-08-04 2002-02-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003142681A (ja) * 2001-10-31 2003-05-16 Sony Corp 絶縁ゲート型電界効果トランジスタを有する半導体装置
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
CN100550424C (zh) * 2003-10-09 2009-10-14 日本电气株式会社 半导体器件及其制造方法
JP4904815B2 (ja) * 2003-10-09 2012-03-28 日本電気株式会社 半導体装置及びその製造方法
KR100781538B1 (ko) 2004-02-07 2007-12-03 삼성전자주식회사 성능이 향상된 멀티 게이트 트랜지스터용 액티브 구조의제조 방법, 이에 의해 제조된 액티브 구조 및 멀티 게이트트랜지스터
WO2005091374A1 (ja) * 2004-03-19 2005-09-29 Nec Corporation 半導体装置及びその製造方法
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US7719043B2 (en) * 2004-07-12 2010-05-18 Nec Corporation Semiconductor device with fin-type field effect transistor and manufacturing method thereof.
KR100668340B1 (ko) * 2005-06-28 2007-01-12 삼성전자주식회사 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
KR100657964B1 (ko) * 2005-07-22 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US7446001B2 (en) 2006-02-08 2008-11-04 Freescale Semiconductors, Inc. Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
US7456471B2 (en) 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
JP4455632B2 (ja) * 2007-09-10 2010-04-21 株式会社東芝 半導体装置
US8624320B2 (en) * 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
US8772874B2 (en) * 2011-08-24 2014-07-08 International Business Machines Corporation MOSFET including asymmetric source and drain regions
US8975712B2 (en) * 2013-05-14 2015-03-10 Globalfoundries Inc. Densely packed standard cells for integrated circuit products, and methods of making same
JP5886802B2 (ja) * 2013-08-29 2016-03-16 株式会社東芝 半導体装置

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