[go: up one dir, main page]

TW201620006A - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TW201620006A
TW201620006A TW104127420A TW104127420A TW201620006A TW 201620006 A TW201620006 A TW 201620006A TW 104127420 A TW104127420 A TW 104127420A TW 104127420 A TW104127420 A TW 104127420A TW 201620006 A TW201620006 A TW 201620006A
Authority
TW
Taiwan
Prior art keywords
film
tantalum nitride
nitride film
semiconductor device
formation region
Prior art date
Application number
TW104127420A
Other languages
English (en)
Other versions
TWI654656B (zh
Inventor
萩原琢也
塙哲郎
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201620006A publication Critical patent/TW201620006A/zh
Application granted granted Critical
Publication of TWI654656B publication Critical patent/TWI654656B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H10P50/73—
    • H10P70/23—
    • H10P76/204—
    • H10P95/00—
    • H10P95/90—
    • H10W10/014—
    • H10W10/17—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials For Photolithography (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本發明使半導體裝置的可靠度提高。在本發明一實施態樣之半導體裝置的製造方法中，在由氮化矽膜所構成的覆蓋絕緣膜上形成光阻圖案之際，光阻圖案，由化學增幅型光阻的塗布S34、曝光S36、顯影處理S38的步驟形成。然後，化學增幅型光阻，以直接接觸的方式塗布在由氮化矽膜所構成的覆蓋絕緣膜的表面上，且在化學增幅型光阻塗布之前，對由氮化矽膜所構成的覆蓋絕緣膜的表面實施有機酸前處理S32。

Description

半導體裝置之製造方法
本發明，係關於一種半導體裝置的製造技術，例如，係關於一種適用於具有可電性改寫之非揮發性記憶體的半導體裝置的製造技術的有效技術。
日本特公平2-27660號公報(專利文獻1)記載了關於光增幅型光阻的技術。
另外，日本特開2011-29662號公報(專利文獻2)揭示了一種半導體裝置的製造方法，其包含以下步驟：在基板上，至少具有第1層間絕緣膜6以及由低介電常數膜所構成的第2層間絕緣膜4，用形成在第2層間絕緣膜上的第1光阻圖案1a形成介層孔9，並以含有胺成分的有機剝離液進行有機剝離處理，之後接著在第2層間絕緣膜上形成第2光阻圖案1b。另外，揭示了以下內容：在濕式處理之後，且在塗布第2光阻圖案下層的第2反射防止膜2b之前，進行退火處理、電漿處理、UV處理或有機溶媒處理的至少一種處理，除去妨礙在曝光時於光阻中產生酸之觸媒作用的胺成分，以防止第2光阻圖案1b的解析度劣化。 【先前技術文獻】 【專利文獻】
【專利文獻1】日本特公平2-27660號公報 【專利文獻2】日本特開2011-29662號公報
【發明所欲解決的問題】
作為可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM(Electrically Er asable and Programmable Read Only Memory，電性可抹除可程式化唯讀記憶體)或快閃記憶體廣泛地被使用。以現在廣泛使用之EEPROM或快閃記憶體為代表的該等非揮發性半導體記憶裝置(非揮發性記憶體)，在MOS(Metal Oxide Semicon ductor，金屬氧化物半導體)電晶體的閘極電極下，係具有被氧化矽膜所包圍之導電性浮接閘極電極或捕集性絕緣膜等電荷蓄積膜，並利用浮接閘極電極或捕集性絕緣膜的電荷蓄積狀態使電晶體的閾値改變而記憶資訊。
該捕集性絕緣膜，係具有可蓄積電荷的捕集位準的絕緣膜，例如，氮化矽膜等。具有捕集性絕緣膜的非揮發性半導體記憶裝置，藉由對於捕集性絕緣膜的電荷注入．釋出，使MOS電晶體的閾値改變，而具有記憶元件的功能。該等以捕集性絕緣膜作為電荷蓄積膜的非揮發性半導體記憶裝置被稱為MONOS(Me tal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)型電晶體，比起使用導電性浮接閘極電極作為電荷蓄積膜的情況而言，由於係將電荷蓄積於離散的捕集位準，故資料保持的可靠度較優異。
該等MONOS型電晶體的其中一個例子為分離閘極型非揮發性記憶體。該分離閘極型非揮發性記憶體，於選擇記憶體單元的選擇電晶體的側壁形成了記憶資訊的記憶體電晶體。具體而言，係在記憶體單元形成區域，在半導體基板上隔著閘極絕緣膜形成控制閘極電極與覆蓋絕緣膜，並於該控制閘極電極與覆蓋絕緣膜的側壁隔著包含電荷蓄積膜在內的層積絕緣膜形成記憶體閘極電極，並在周邊電路形成區域，隔著閘極絕緣膜形成MISFET的閘極電極。
具有該分離閘極型非揮發性記憶體的半導體裝置的製造方法，係在半導體基板上沉積多晶矽膜與覆蓋絕緣膜的層積膜，並在記憶體單元形成區域中，使層積膜形成圖案，藉此形成控制閘極電極。接著，形成覆蓋記憶體單元形成區域並露出周邊電路形成區域的光阻圖案，並將周邊電路形成區域的覆蓋絕緣膜除去。接著，於控制閘極電極的側壁，形成包含電荷蓄積膜在內的層積絕緣膜以及記憶體閘極電極，之後，使周邊電路形成區域的多晶矽膜形成圖案，而於周邊電路形成區域形成MISFET的閘極電極。
覆蓋記憶體單元形成區域並露出周邊電路形成區域的光阻圖案，係經過化學增幅型光阻的塗布、曝光、顯影等步驟而形成，惟吾人發現在周邊電路形成區域中，於多晶矽膜上，會產生後述的光阻殘渣、核缺陷以及核膨脹缺陷。然後，吾人發現，在周邊電路形成區域中，在多晶矽膜的形成圖案步驟，核缺陷以及核膨脹缺陷之下的多晶矽膜會殘留下來，因此存在周邊電路形成區域的複數個MISFET的閘極電極間會短路，半導體裝置的可靠度會降低此等問題。
其他的問題與新穎性特徵，根據本說明書的記述以及所附圖式應可明瞭。 【解決問題的手段】
在一實施態樣的半導體裝置的製造方法中，在由氮化矽膜所構成的覆蓋絕緣膜上形成光阻圖案之際，光阻圖案，由化學增幅型光阻的塗布、曝光、顯影的步驟形成。然後，化學增幅型光阻，以直接接觸的方式塗布在由氮化矽膜所構成的覆蓋絕緣膜的表面上，在化學增幅型光阻的塗布之前，對由氮化矽膜所構成的覆蓋絕緣膜的表面實施有機酸前處理。 【發明的功效】
根據本發明其中一個實施態樣，可使半導體裝置的可靠度提高。
在以下的實施態樣中，視方便而必要時，會分成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數値、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。
同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
另外，在用來說明實施態樣的全部圖式中，對相同的構件原則上會附上相同的符號，其重複説明省略。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
(實施態樣1) ＜半導體晶片的布局構造例＞ 針對本實施態樣1的具有非揮發性記憶體的半導體裝置，一邊參照圖式一邊進行説明。首先，針對形成了包含非揮發性記憶體在內的系統的半導體裝置(半導體晶片)的布局構造進行説明。圖1，係表示本實施態樣1的半導體晶片CHP的布局構造例的圖式。在圖1中，半導體晶片CHP具有：CPU(Central Processing Unit，中央處理器)1、RAM(Random Access Memory，隨機存取記憶體)2、類比電路3、EEPROM(Electrically Erasable Programmable Read Only Memory，電性可抹除可程式化唯讀記憶體)4、快閃記憶體5以及I/O(Input/Output，輸入/輸出)電路6，並構成半導體積體電路裝置。
CPU(電路)1，亦稱為中央運算處理裝置，相當於電腦等的核心部位。該CPU 1，係從記憶裝置讀取命令，進行解析，並根據它而執行各式各樣的運算或控制的構件。
RAM(電路)2，係可隨機讀取記憶資訊，亦即可讀取隨時儲存的記憶資訊，並可重新寫入記憶資訊的記憶體，亦稱為隨機存取記憶體。作為IC記憶體的RAM，具有使用動態電路的DRAM(Dynamic RAM，動態隨機存取記憶體)與使用靜態電路的SRAM(Static RAM，靜態隨機存取記憶體)兩種。DRAM，係記憶保持動作為必要的隨機存取記憶體，SRAM，係記憶保持動作為不必要的隨機存取記憶體。
類比電路3，係處理在時間上連續變化的電壓或電流的信號(亦即類比信號)的電路，例如由放大電路、轉換電路、調變電路、振盪電路、電源電路等所構成。
EEPROM4以及快閃記憶體5，係寫入動作以及消去動作均可電性改寫的非揮發性記憶體的一種，亦稱為電性可抹除可程式化唯讀記憶體。該EEPROM4以及快閃記憶體5的記憶體單元，係由記憶(Memory)用的例如MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)型電晶體或MNO S(Metal Nitride Oxide Semiconductor，金屬氮化物氧化物半導體)型電晶體所構成。EEPROM4以及快閃記憶體5的寫入動作以及消去動作，例如，利用富爾諾罕型穿隧現象(Fowler-Nordheim Tunneling)。另外，亦可使用熱電子或熱電洞進行寫入動作或消去動作。EEPROM4與快閃記憶體5的相異點在於，EEPROM4，例如，係能夠以位元單位消去的非揮發性記憶體，相對於此，快閃記憶體5，例如，係能夠以字元線單位消去的非揮發性記憶體。一般而言，於快閃記憶體5，儲存了用來在CPU1執行各種處理的程式等。相對於此，於EEPROM4，儲存了改寫頻度較高的各種資料。
I/O電路6，為輸入輸出電路，係用來進行從半導體晶片CHP內到半導體晶片CHP外部所連接之裝置的資料的輸出，或從半導體晶片CHP外部所連接之裝置到半導體晶片內的資料的輸入的電路。
＜半導體裝置的裝置構造＞ 圖2，係本實施態樣1的半導體裝置的裝置構造例的説明圖。在圖2中，顯示形成於記憶體形成區域的非揮發性記憶體的裝置構造，以及形成於周邊電路區域的高耐電壓MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)的裝置構造。
本實施態樣1的半導體裝置，形成於圖1所示的半導體晶片CHP。圖2的形成於記憶體形成區域的非揮發性記憶體，例如，係構成圖1所示之EEPROM4或快閃記憶體5的記憶體。另一方面，圖2的形成於周邊電路形成區域的高耐電壓MISF ET，例如，係構成圖1所示之類比電路3或I/O電路6等的MISFET，或是驅動控制非揮發性記憶體的周邊電路所包含的MISFET。
另外，本實施態樣1的半導體裝置，除了非揮發性記憶體或高耐電壓MISFET之外，亦形成了耐電壓比高耐電壓MISFET更低的低耐電壓MISFET，惟考慮到低耐電壓MISFET的基本構造與高耐電壓MISFET的基本構造相同此點，以及並非本實施態樣1的特徵點等，其説明省略。例如，低耐電壓MISFET，係構成圖1所示之CPU1或RAM2等的MISFET，或是驅動控制非揮發性記憶體的周邊電路所包含的MISFET。
再者，本實施態樣1，係以n通道型MISFET為例進行説明，惟亦可也形成p通道型MISFET。考慮到p通道型MISFET的裝置構造，基本上，係將n通道型MISF ET的構成要件(半導體區域等)的導電型反相的裝置構造，以及並非本實施態樣1的特徵點等，其説明省略。
首先，針對在圖2中形成於記憶體形成區域的非揮發性記憶體的構造進行説明。圖2所示之非揮發性記憶體的裝置構造，顯示相對於汲極區域DR對稱配置的兩個記憶體單元。在此，由於兩個記憶體單元的裝置構造相同，故例如著眼於配置在右側的記憶體單元，説明非揮發性記憶體的裝置構造。
如圖2所示的，在半導體基板1S上形成了p型井PWL。然後，在該p型井PWL上形成了記憶體單元。該記憶體單元，係由選擇記憶體單元的選擇部以及儲存資訊的記憶部所構成。
首先，針對選擇記憶體單元的選擇部的構造進行説明。記憶體單元，具有形成在半導體基板1S(p型井PWL)上的閘極絶緣膜GOX，在該閘極絶緣膜GOX上形成了控制閘極電極(控制電極)CG。再者，本實施態樣1的記憶體單元，在控制閘極電極CG上，隔著氧化矽膜OXF1，形成了帽蓋絶緣膜CAP。
閘極絶緣膜GOX，例如，係由氧化矽膜所形成，控制閘極電極CG，例如，係由導電膜，亦即多晶矽膜所形成。帽蓋絶緣膜CAP，例如，係由氮化矽膜所形成。
上述的控制閘極電極CG，具有選擇記憶體單元的功能。亦即，利用控制閘極電極CG選擇特定的記憶體單元，並對所選擇的記憶體單元進行寫入動作、消去動作或讀取動作。
接著，針對記憶體單元的記憶部的構造進行説明。在由閘極絶緣膜GOX、控制閘極電極CG、氧化矽膜OXF1以及帽蓋絶緣膜CAP所構成的層積構造體的一側的側壁(右側的側壁)，隔著層積絶緣膜，形成了記憶體閘極電極MG。記憶體閘極電極MG，設為形成於層積構造體的一側的側壁的側壁狀的形狀，並由多晶矽膜以及形成在多晶矽膜上的矽化物膜CS所形成。矽化物膜CS，係為了使記憶體閘極電極MG低電阻化而形成，例如，由鎳鉑矽化物膜(NiPtSi膜)所構成，惟並非僅限於此，亦可由鈷矽化物膜或鎳矽化物膜所構成。
所形成之層積絶緣膜，具有形成在層積構造體的一側的側壁與記憶體閘極電極MG之間的第1部分，以及形成在記憶體閘極電極MG與半導體基板1S之間的第2部分。該層積絶緣膜的第1部分，係由與控制閘極電極CG接觸的絶緣膜IF1、與記憶體閘極電極MG接觸的絶緣膜IF2以及被絶緣膜IF1與絶緣膜IF2所夾住的電荷蓄積膜ECF所形成。另外，層積絶緣膜的第2部分，係由形成在半導體基板1S上的絶緣膜IF1、形成在記憶體閘極電極MG的下層的絶緣膜IF2以及被絶緣膜IF1與絶緣膜IF2所夾住的電荷蓄積膜ECF所形成。亦即，層積絶緣膜的第1部分與第2部分，均係由絶緣膜IF1、絶緣膜IF2以及電荷蓄積膜ECF所形成。
絶緣膜IF1，例如，係由氧化矽膜或氮氧化矽膜等的絶緣膜所形成，具有作為形成在記憶體閘極電極MG與半導體基板1S之間的閘極絶緣膜的功能。由該氧化矽膜所構成的絶緣膜IF1，亦具有作為穿隧絶緣膜的功能。例如，記憶體單元的記憶部，由於從半導體基板1S經由絶緣膜IF1對電荷蓄積膜ECF注入電子，或對電荷蓄積膜ECF注入正電洞，而進行資訊的記憶或消去，故絶緣膜IF1亦具有作為穿隧絶緣膜的功能。
然後，形成在該絶緣膜IF1上的電荷蓄積膜ECF，具有蓄積電荷的功能。具體而言，在本實施態樣1中，電荷蓄積膜ECF係由氮化矽膜所形成。本實施態樣1的記憶體單元的記憶部，根據電荷蓄積膜ECF所蓄積之電荷的有無，控制在記憶體閘極電極MG下的半導體基板1S內流動的電流，藉此儲存資訊。亦即，根據電荷蓄積膜ECF所蓄積之電荷的有無，在記憶體閘極電極MG下的半導體基板1S內流動的電流的閾値電壓會發生變化，藉而儲存資訊。
本實施態樣1，使用具有捕集位準的絶緣膜作為電荷蓄積膜ECF。可列舉出氮化矽膜作為具有該捕集位準的絶緣膜的一例，惟並非僅限於氮化矽膜，例如，亦可使用氧化鋁膜(Alumina)、氧化鉿膜或氧化鉭膜等，具有比氮化矽膜更高之介電常數的高介電常數膜。另外，電荷蓄積膜ECF，亦可由矽奈米點(Silicon Nanod ots)所構成。當使用具有捕集位準的絶緣膜作為電荷蓄積膜ECF時，電荷會被絶緣膜所形成之捕集位準捕獲。像這樣使電荷被捕集位準捕獲，電荷便會蓄積於絶緣膜中。
以往，主要使用多晶矽膜作為電荷蓄積膜ECF。當使用多晶矽膜作為電荷蓄積膜ECF時，若包圍電荷蓄積膜ECF的絶緣膜IF1或絶緣膜IF2的某一部分有缺陷的話，由於電荷蓄積膜ECF為導體膜，便可能會發生因為異常漏電而電荷蓄積膜ECF所蓄積之電荷全部流失的情況。
於是，使用氮化矽膜作為電荷蓄積膜ECF，該氮化矽膜為絶緣體。此時，用於資料儲存的電荷，蓄積在存在於氮化矽膜中的離散捕集位準。因此，即使包圍電荷蓄積膜ECF的絶緣膜IF1或絶緣膜IF2中的一部分產生缺陷，由於電荷蓄積在電荷蓄積膜ECF的離散捕集位準，故不會發生所有的電荷從電荷蓄積膜ECF流失的情況。因此，可達到提高資料保持可靠度之目的。
根據該等理由，作為電荷蓄積膜ECF，並非僅限於氮化矽膜，使用含有離散捕集位準的膜層，可使資料保持的可靠度提高。再者，本實施態樣1，係使用資料保持特性優異的氮化矽膜作為電荷蓄積膜ECF。因此，可使為了防止電荷從電荷蓄積膜ECF流出而設置的絶緣膜IF1以及絶緣膜IF2的膜厚較薄。藉此，亦具有可使驅動記憶體單元之電壓低電壓化的優點。
另外，絶緣膜IF2，係為了確保電荷蓄積膜ECF與記憶體閘極電極MG之間的絶緣性的絶緣膜。該絶緣膜IF2，例如，係由像氧化矽膜或氮氧化矽膜等的絶緣膜所形成。因此，絶緣膜IF1與絶緣膜IF2，係由相同種類的膜層所構成。例如，絶緣膜IF1與絶緣膜IF2可均由氧化矽膜所形成。
接著，在層積構造體的側壁之中，於一側(右側)形成了記憶體閘極電極MG，於另一側(左側)，隔著絶緣膜IF1以及氧化矽膜HARP1，形成了側壁SW。同樣地，在記憶體閘極電極MG的側壁之中，於一側(左側)，隔著層積絶緣膜，形成了層積構造體，於另一側(右側)，隔著氧化矽膜HARP1，形成了側壁SW。
在位於側壁SW的緊鄰下方的半導體基板1S內，形成了作為n型半導體區域的一對較淺的低濃度雜質擴散區域EX1，在與該一對較淺的低濃度雜質擴散區域EX1接觸的外側區域形成了一對較深的高濃度雜質擴散區域NR1。該較深的高濃度雜質擴散區域NR1亦為n型半導體區域，於較深的高濃度雜質擴散區域NR1的表面形成了矽化物膜CS。藉由一對較淺的低濃度雜質擴散區域EX1與一對較深的高濃度雜質擴散區域NR1，形成記憶體單元的源極區域SR或汲極區域DR。
以較淺的低濃度雜質擴散區域EX1與較深的高濃度雜質擴散區域NR1形成源極區域SR與汲極區域DR，可使源極區域SR與汲極區域DR構成LDD(Lightly D oped Drain，輕摻雜汲極)構造。
在此，將閘極絶緣膜GOX與形成在閘極絶緣膜GOX上的控制閘極電極CG，以及上述源極區域SR與汲極區域DR所構成的電晶體，稱為選擇電晶體。另一方面，將由絶緣膜IF1、電荷蓄積膜ECF以及絶緣膜IF2所構成的層積絶緣膜、形成在該層積絶緣膜上的記憶體閘極電極MG，以及上述源極區域SR與汲極區域DR所構成的電晶體，稱為記憶體電晶體。藉此，可使記憶體單元的選擇部由選擇電晶體所構成，並使記憶體單元的記憶部由記憶體電晶體所構成。像這樣，構成記憶體單元。
接著，針對與記憶體單元連接的配線構造進行説明。在圖2中，在記憶體單元上，以覆蓋記憶體單元的方式形成了氮化矽膜SNF3，在該氮化矽膜SNF3上形成了氧化矽膜(臭氧TEOS膜)OXF2，在氧化矽膜OXF2上形成了氧化矽膜(TEOS膜)OXF3。
另外，在本說明書中，氮化矽膜SNF3、氧化矽膜OXF2以及氧化矽膜OXF3合稱為接觸層間絶緣膜。
於該接觸層間絶緣膜，形成了貫穿接觸層間絶緣膜並到達構成汲極區域DR的矽化物膜CS的接觸孔CNT。另外，雖在圖2中並未顯示，惟於接觸層間絶緣膜，亦形成了到達構成源極區域SR的矽化物膜CS的接觸孔。
在接觸孔CNT的內部，形成了作為障蔽導體膜的鈦/氮化鈦膜，並以填埋接觸孔CNT的方式形成了鎢膜。像這樣，於接觸孔CNT埋入鈦/氮化鈦膜以及鎢膜，以形成導電性的栓塞PLG。然後，在接觸層間絶緣膜上，例如，形成了由氧化矽膜OXF4與SiOC膜SCF1所構成的層間絶緣膜，並於該層間絶緣膜形成了配線溝DIT1。以填埋該配線溝DIT1的方式形成了配線L1。配線L1，例如，由鉭/氮化鉭膜與銅膜的層積膜所形成，與形成於接觸層間絶緣膜的栓塞PLG電性連接。
接著，一邊參照圖2，一邊針對形成在周邊電路形成區域的MISFET的構造進行説明。周邊電路形成區域，係表示形成了周邊電路的區域。具體而言，非揮發性記憶體(非揮發性半導體記憶裝置)，係由：記憶體單元形成陣列狀(矩陣狀)的記憶體單元形成區域；以及形成了控制「形成在該記憶體單元形成區域的記憶體單元」的周邊電路的周邊電路形成區域所構成。然後，形成在該周邊電路形成區域的周邊電路，係由控制施加於「記憶體單元的控制閘極電極CG等」的電壓的字驅動器、使記憶體單元的輸出放大的感測放大器，以及控制字驅動器或感測放大器的控制電路(包含升壓電路在內)等所構成。因此，在圖2所示之周邊電路形成區域，例如，顯示出構成字驅動器、感測放大器或控制電路(包含升壓電路在內)等的MISFET。本實施態樣1，係列舉MISFET之中的特別是高耐電壓MISFET為例進行説明。
如圖2所示的，在周邊電路形成區域，在半導體基板1S上形成了p型井PWL。p型井PWL，係由將硼(B)等的p型雜質導入半導體基板1S的p型半導體區域所形成。
接著，在p型井PWL(半導體基板1S)上形成閘極絶緣膜GOX2，並在該閘極絶緣膜GOX2上形成閘極電極GE。閘極絶緣膜GOX2，例如，由氧化矽膜所形成，閘極電極GE，例如，係由多晶矽膜與形成於該多晶矽膜表面的矽化物膜CS所形成。於構成閘極電極GE的多晶矽膜，為了抑制閘極電極GE的空乏化，例如，導入了磷等的n型雜質。構成閘極電極GE的一部分的矽化物膜CS，係為了閘極電極GE的低電阻化而形成。
於閘極電極GE的兩側的側壁，例如，形成了側壁SW，在該側壁SW緊鄰下方的半導體基板1S(p型井PWL)內形成了較淺的低濃度雜質擴散區域EX2。該較淺的低濃度雜質擴散區域EX2為n型半導體區域，以整合於閘極電極GE的方式形成。然後，在該較淺的低濃度雜質擴散區域EX2的外側形成了較深的高濃度雜質擴散區域NR2。該較深的高濃度雜質擴散區域NR2亦為n型半導體區域，以整合於側壁SW的方式形成。於較深的高濃度雜質擴散區域NR2的表面形成了低電阻化用的矽化物膜CS。較淺的低濃度雜質擴散區域EX2與較深的高濃度雜質擴散區域NR2形成源極區域SR2，較淺的低濃度雜質擴散區域EX2與較深的高濃度雜質擴散區域NR2形成汲極區域DR2。像這樣，於周邊電路形成區域形成了高耐電壓MISFET。
另外，於周邊電路形成區域，亦形成了p通道型MISFET，該p通道型MISFET的構造，係將構成n通道型MISFET的半導體區域的導電型反相者。
接著，針對與形成於周邊電路形成區域的高耐電壓MISFET連接的配線構造進行説明。在高耐電壓MISFET上，以覆蓋高耐電壓MISFET的方式形成了由氮化矽膜SNF3、氧化矽膜(臭氧TEOS膜)OXF2以及氧化矽膜(TEOS膜)OXF3所構成的接觸層間絶緣膜。
於該接觸層間絶緣膜，形成了貫穿接觸層間絶緣膜並到達構成源極區域SR2或汲極區域DR2的矽化物膜CS的接觸孔CNT。在接觸孔CNT的內部，形成了作為障蔽導體膜的鈦/氮化鈦膜，並以填埋接觸孔CNT的方式形成了鎢膜。像這樣，於接觸孔CNT埋入鈦/氮化鈦膜以及鎢膜，藉此形成導電性的栓塞PLG。然後，在接觸層間絶緣膜上，例如，形成了由氧化矽膜OXF4與SiOC膜SCF1所構成的層間絶緣膜，並於該層間絶緣膜形成了配線溝DIT1。然後，以填埋該配線溝DIT1的方式形成了配線L1。配線L1，例如，由鉭/氮化鉭膜與銅膜的層積膜所形成，並與形成於接觸層間絶緣膜的栓塞PLG電性連接。
＜半導體裝置的製造方法＞ 以上述方式，構成本實施態樣1的半導體裝置，接著，針對本實施態樣1的半導體裝置的製造方法，一邊參照圖式一邊進行説明。圖3以及圖4，係表示實施態樣1的半導體裝置的製造步驟的一部分的流程圖。圖5~圖22，係本實施態樣1的半導體裝置的製造步驟中的剖面圖，且係與圖2所示之半導體裝置的製造步驟對應的圖式。
首先，圖5顯示出p型井PWL形成步驟(圖3的步驟S3)。首先，準備導入了硼(B)等的p型雜質的矽單結晶所構成的半導體基板1S(圖3的步驟S1)。此時，半導體基板1S，為大略圓板形狀的半導體晶圓的態樣。亦即，於半導體晶圓製作出配置成矩陣狀的複數個半導體裝置。然後，於半導體基板1S形成元件分離膜STI (圖3的步驟S2)。元件分離膜STI，係為了使元件互不干涉而設置。該元件分離膜STI，例如，可用STI(Shallow Trench Isolation，淺溝槽隔離)法形成。STI法，以如下方式形成元件分離膜STI。亦即，對半導體基板1S使用微影技術以及蝕刻技術，形成元件分離溝槽。然後，以填埋元件分離溝槽的方式在半導體基板1S上形成絶緣膜(氧化矽膜等)，之後，利用化學機械研磨(Chemical Mechanical Polishin g，CMP)法，將形成在半導體基板1S上的不要的氧化矽膜除去。藉此，可形成在元件分離溝槽內埋入絶緣膜(氧化矽膜等)的元件分離膜STI。另外，在圖5中，係於周邊電路形成區域形成了元件分離膜STI。另一方面，於圖5所示之記憶體形成區域，看似並未形成元件分離膜STI，惟實際上，例如，係在與圖2的紙面垂直的方向上，形成了元件分離膜STI。
之後，將雜質導入半導體基板1S，於記憶體形成區域形成p型井PWL，並於周邊電路形成區域形成p型井PWL。p型井PWL，例如，係藉由將硼(B)等的p型雜質利用離子注入法導入半導體基板1S而形成。另外，實際上，形成於記憶體形成區域的p型井PWL，與形成於周邊電路形成區域的p型井PWL，通常，雜質濃度等並不相同，本說明書，為了簡化，記載成相同符號的p型井PWL。
然後，為了調整高耐電壓MISFET的閾値電壓，因應需要，例如，利用離子注入法，將導電型雜質導入半導體基板1S的通道區域。
接著，圖6，顯示出閘極絶緣膜GOX、閘極絶緣膜GOX2以及多晶矽膜PF1的形成步驟(圖3的步驟S4)、氧化矽膜OXF1以及帽蓋絶緣膜CAP的形成步驟(圖3的步驟S5)，以及控制閘極電極CG的形成步驟(圖3的步驟S6)。首先，在以稀氟酸等洗淨(後述的DHF洗淨)半導體基板1S的表面之後，將形成於周邊電路形成區域的高耐電壓MISFET的閘極絶緣膜GOX2形成在半導體基板1S上。閘極絶緣膜GOX2，係由氧化矽膜所形成，其膜厚，例如，為15nm左右。然後，使用微影技術以及蝕刻技術，將形成於記憶體形成區域的閘極絶緣膜GOX2除去。之後，在半導體基板1S的記憶體形成區域形成閘極絶緣膜GOX。
閘極絶緣膜GOX，例如，係由氧化矽膜等的絶緣膜所形成，例如，可使用熱氧化法形成。然而，閘極絶緣膜GOX，並非僅限於氧化矽膜，可作出各種變更，例如，亦可使閘極絶緣膜GOX為氮氧化矽膜(SiON)。亦即，亦可設置成在閘極絶緣膜GOX與半導體基板1S的界面使氮偏析的構造。氮氧化矽膜，比起氧化矽膜而言，抑制膜層中的界面位準的發生並減少電子捕集的效果較高。因此，可使閘極絶緣膜GOX的熱載子耐受性提高，並可使絶緣耐受性提高。另外，氮氧化矽膜，比起氧化矽膜而言，雜質更難以貫穿。因此，閘極絶緣膜GOX使用氮氧化矽膜，可抑制因為閘極電極中的雜質向半導體基板1S側擴散所造成的閾値電壓的變動。形成氮氧化矽膜，例如，只要使半導體基板1S在NO、NO2 或NH3 等含氮氣體環境中受到熱處理即可。另外，於半導體基板1S的表面形成由氧化矽膜所構成的閘極絶緣膜GOX之後，在含氮氣體環境中對半導體基板1S進行熱處理，使氮偏析於閘極絶緣膜GOX與半導體基板1S的界面，亦可獲得同樣的效果。另外，亦可使用電漿氮化法，形成氮氧化矽膜。此時，氮偏析於閘極電極(控制閘極電極)與閘極絶緣膜GOX的界面，可使NBTI(Negative Bias Temperature Inst ability，負偏壓溫度不穩定性)提高。
另外，閘極絶緣膜GOX，例如，亦可由比氧化矽膜介電常數更高的高介電常數膜所形成。以往，從絶緣耐受性較高、矽-氧化矽界面的電性、物性的穩定性等較優異的觀點考量，係使用氧化矽膜作為閘極絶緣膜GOX。然而，隨著元件趨向細微化，對於閘極絶緣膜GOX的膜厚，也跟著要求其趨向極薄化。當像這樣使用薄氧化矽膜作為閘極絶緣膜GOX時，流經通道的電子會穿過氧化矽膜所形成的障壁流到閘極電極，而發生所謂的穿隧電流。
於是，使用比氧化矽膜介電常數更高的材料，亦即使用雖然電容量相同但可使物理膜厚增加的高介電常數膜。若為高介電常數膜，由於雖然電容量相同但可使物理膜厚增加，故可減少漏電流。尤其，雖然氮化矽膜亦為比氧化矽膜介電常數更高的膜層，然而吾人仍期望能夠使用比該氮化矽膜介電常數更高的高介電常數膜。
例如， 使用鉿氧化物的其中一種的氧化鉿膜(HfO2 膜)，作為比氮化矽膜介電常數更高的高介電常數膜。亦可取代氧化鉿膜，而使用HfAlO膜(氧化鉿鋁膜)、HfON膜(氮氧化鉿膜)、HfSiO膜(矽氧化鉿膜)、HfSiON膜(矽氧氮化鉿膜)等其他的鉿系絕緣膜。再者，亦可使用對該等鉿系絕緣膜導入氧化鉭、氧化鈮、氧化鈦、氧化鋯、氧化鑭、氧化釔等氧化物的鉿系絕緣膜。由於鉿系絕緣膜，與氧化鉿膜同樣，介電常數比氧化矽膜或氮氧化矽膜更高，故可獲得與使用氧化鉿膜的情況同樣的功效。
接著，在半導體基板1S的主面的全面形成多晶矽膜(多晶矽膜)PF1。然後，對形成在記憶體形成區域的多晶矽膜PF1，使用離子注入法，導入磷(P)或砷(As)等n型雜質。之後，在多晶矽膜PF1上形成氧化矽膜OXF1，並在該氧化矽膜OXF1上形成覆蓋絕緣膜CAP(圖3的步驟S5)。覆蓋絕緣膜CAP，例如，可由氮化矽膜所形成。
接著，在覆蓋絕緣膜CAP上形成光阻膜(光阻遮罩)PR1之後，利用微影技術，使光阻膜PR1形成圖案。然後，以形成圖案的光阻膜PR1作為遮罩，進行異向性乾蝕刻，在記憶體形成區域中，使覆蓋絕緣膜CAP、氧化矽膜OXF1、多晶矽膜PF1以及閘極絕緣膜GOX依序形成圖案(圖3的步驟S6)。藉此，如圖6所示的，在記憶體形成區域中，形成由閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1以及覆蓋絕緣膜CAP所構成的層積構造體。另一方面，在周邊電路形成區域的全面，殘留著閘極絕緣膜GOX2、多晶矽膜PF1、氧化矽膜OXF1以及覆蓋絕緣膜CAP。
接著，將形成圖案的光阻膜PR1除去，為了調整記憶體單元的記憶體電晶體的閾値電壓，因應需要，例如，利用離子注入法，將導電型雜質導入半導體基板1S的通道區域。
接著，圖7，顯示出將周邊電路形成區域的覆蓋絕緣膜CAP與氧化矽膜OXF1除去的步驟(圖3的步驟S7)。如圖7所示的，使用微影技術，形成具有覆蓋記憶體形成區域並露出周邊電路形成區域的圖案的光阻膜(光阻遮罩)PR2。將從光阻膜(光阻遮罩)PR2露出的周邊電路形成區域的覆蓋絕緣膜CAP與氧化矽膜OXF1蝕刻除去，之後，將光阻膜PR2除去。針對該步驟S7，之後，詳細進行説明。
接著，圖8，顯示出形成絕緣膜IF1、電荷蓄積膜ECF、絕緣膜IF2以及多晶矽膜PF2，然後，對多晶矽膜PF2實施深蝕刻的步驟(圖3的步驟S8)。首先，於半導體基板1S的全面，形成絕緣膜IF1，並在該絕緣膜IF1上形成電荷蓄積膜ECF。然後，在電荷蓄積膜ECF上形成絕緣膜IF2，並在該絕緣膜IF2上形成多晶矽膜PF 2。在記憶體形成區域中，沿著由閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1以及覆蓋絕緣膜CAP所構成的層積構造體的頂面以及側面，依序形成絕緣膜IF1、電荷蓄積膜ECF、絕緣膜IF2以及多晶矽膜PF2。在周邊電路形成區域中，在多晶矽膜PF1上，依序形成絕緣膜IF1、電荷蓄積膜ECF、絕緣膜IF2以及多晶矽膜PF2。
例如，絕緣膜IF1係由氧化矽膜所形成，例如，可使用能夠形成緻密且良好膜質的氧化矽膜的ISSG氧化法。該絕緣膜IF1的膜厚，為4nm左右。另外，電荷蓄積膜ECF，係由氮化矽膜所形成，例如，可使用CVD法形成。該電荷蓄積膜ECF的膜厚，為10nm左右。再者，絕緣膜IF2，係由氧化矽膜所形成，例如，可使用以能夠形成緻密且良好膜質的氧化矽膜的HTO法為代表的「高溫CVD法」。該絕緣膜IF2的膜厚，為5nm左右。另外，多晶矽膜PF2，例如，可使用CVD法形成。以上述方式，可形成緻密、絕緣耐受性優異且膜質良好的層積絕緣膜(ONO膜)。
之後，對多晶矽膜PF2，實施全面深蝕刻法(異向性乾蝕刻)，將多晶矽膜PF2除去。此時，如圖8所示的，在記憶體形成區域中，於層積構造體的兩側的側壁，殘留著側壁形狀的多晶矽膜PF2，在周邊電路形成區域中，絕緣膜IF2上的多晶矽膜PF2被除去，絕緣膜IF2露出。
接著，圖9，顯示出記憶體閘極電極MG形成步驟(圖3的步驟S9)。如圖9所示的，使用微影技術，以覆蓋形成在記憶體形成區域的層積構造體的一側的多晶矽膜PF2，同時覆蓋周邊電路形成區域的全面的方式，形成光阻膜PR3。然後，以光阻膜PR3作為遮罩，進行蝕刻，將形成在從遮罩露出的層積構造體的另一側的多晶矽膜PF2除去。
以上述方式，便可如圖9所示的，於形成在記憶體形成區域的層積構造體的一側的側壁，隔著層積絕緣膜(ONO膜)，形成側壁形狀的記憶體閘極電極MG。
接著，圖10，顯示出絕緣膜IF2以及電荷蓄積膜ECF的除去步驟(圖3的步驟S 10)。在將光阻膜PR3除去之後，在記憶體形成區域中，將從記憶體閘極電極MG露出的絕緣膜IF2利用蝕刻除去，同時在周邊電路形成區域中，亦將絕緣膜IF2利用蝕刻除去。之後，在記憶體形成區域中，將從記憶體閘極電極MG露出的電荷蓄積膜ECF利用蝕刻除去，同時在周邊電路形成區域中，亦將電荷蓄積膜ECF利用蝕刻除去。藉此，在記憶體形成區域中，絕緣膜IF1從記憶體閘極電極MG露出，同時在周邊電路形成區域中，絕緣膜IF1亦露出。在此，該絕緣膜IF1並未被蝕刻除去而殘留下來。
接著，圖11，顯示出將雜質注入多晶矽膜PF1的步驟(圖3的步驟S11)。如圖11所示的，在使用微影技術，而以光阻膜PR4覆蓋記憶體形成區域之後，使用離子注入法，將磷等的n型雜質導入形成在周邊電路形成區域的多晶矽膜PF1。之後，在將覆蓋記憶體形成區域的光阻膜PR4除去之後，在氮氣氣體環境中實施退火處理。
接著，圖12，顯示出閘極電極GE的形成步驟(圖4的步驟S12)。在半導體基板1S上形成氧化矽膜HARP1，並在該氧化矽膜HARP1上形成氮化矽膜SNF1。亦即，在本實施態樣1中，遍及從記憶體閘極電極MG露出的絕緣膜IF1上、露出的電荷蓄積膜ECF的端面、露出的絕緣膜IF2的端面以及記憶體閘極電極MG上，形成作為保護絕緣膜的氧化矽膜HARP1。該氧化矽膜HARP1，例如，使用「低溫CVD法」形成，氮化矽膜SNF1，例如，使用CVD法形成。
接著，使用微影技術，形成具有圖案的光阻膜(光阻遮罩)。以該形成圖案的光阻膜作為遮罩，進行異向性乾蝕刻，對氮化矽膜SNF1、氧化矽膜HARP1、絕緣膜IF1以及多晶矽膜PF2進行加工，於周邊電路形成區域形成閘極電極GE(形成圖案)。此時，記憶體形成區域，由於被光阻膜所覆蓋，故不會受到蝕刻的影響。
接著，圖13，顯示出低濃度雜質擴散區域EX2的形成步驟(圖4的步驟S13)。如圖13所示的，在使用微影技術形成覆蓋記憶體形成區域的光阻膜PR5之後，以該光阻膜PR5作為遮罩，利用離子注入法，在周邊電路形成區域中，形成整合於閘極電極GE的較淺的低濃度雜質擴散區域EX2。較淺的低濃度雜質擴散區域EX 2，係導入了磷或砷等的n型雜質的n型半導體區域。
接著，圖14，顯示出偏移間隔物OS的形成步驟(圖4的步驟S14)。於形成在周邊電路形成區域的閘極電極GE的兩側的側壁形成偏移間隔物OS，之後，將形成在記憶體形成區域以及周邊電路形成區域的氮化矽膜SNF1除去。然後，在氮氣氣體環境中實施退火處理。
接著，圖15，顯示出低濃度雜質擴散區域EX1的形成步驟(圖4的步驟S15)。如圖所示的，使用微影技術以及離子注入法，在記憶體單元形成區域中，形成整合於控制閘極電極CG與記憶體閘極電極MG的較淺的低濃度雜質擴散區域EX 1。較淺的低濃度雜質擴散區域EX1，係導入了磷或砷等的n型雜質的n型半導體區域。
接著，圖16，顯示出側壁SW的形成步驟(圖4的步驟S16)。在半導體基板1S上形成氧化矽膜，並在該氧化矽膜上形成氮化矽膜。氧化矽膜或氮化矽膜，例如，可使用CVD法形成。然後，對氧化矽膜以及氮化矽膜進行異向性蝕刻，形成側壁SW。在記憶體單元形成區域中，於控制閘極電極CG(層積構造體)的側壁以及記憶體閘極電極MG的側壁形成側壁SW。另外，在周邊電路形成區域中，於閘極電極GE的兩側的側壁形成側壁SW。
接著，圖17，顯示出高濃度雜質擴散區域NR1、NR2的形成步驟(圖4的步驟S17)。使用微影技術以及離子注入法，於記憶體單元形成區域形成整合於側壁SW的較深的高濃度雜質擴散區域NR1。較深的高濃度雜質擴散區域NR1，係導入了磷或砷等的n型雜質的n型半導體區域。藉由該較深的高濃度雜質擴散區域NR1與較淺的低濃度雜質擴散區域EX1，形成記憶體單元的源極區域SR或汲極區域DR。藉由像這樣以較淺的低濃度雜質擴散區域EX1與較深的高濃度雜質擴散區域NR1形成源極區域SR與汲極區域DR，可使源極區域SR以及汲極區域DR構成LDD(Lightly Doped Drain，輕摻雜汲極)構造。
另一方面，在周邊電路形成區域中，亦形成整合於側壁SW的較深的高濃度雜質擴散區域NR2。較深的高濃度雜質擴散區域NR2，係導入了磷或砷等的n型雜質的n型半導體區域。藉由該較深的高濃度雜質擴散區域NR2與較淺的低濃度雜質擴散區域EX2，形成高耐電壓MISFET的源極區域SR2或汲極區域DR2。藉由像這樣以較淺的低濃度雜質擴散區域EX2與較深的高濃度雜質擴散區域NR2形成源極區域SR2與汲極區域DR2，可使源極區域以及汲極區域構成LDD(Lightl y Doped Drain，輕摻雜汲極)構造。
接著，圖18，顯示出氮化矽膜SNF2的形成步驟(圖4的步驟S18)。首先，在半導體基板1S上形成氧化矽膜HARP2，並在該氧化矽膜HARP2上形成氮化矽膜SNF2。該氮化矽膜SNF2，係具有作為「應變記憶技術(Stress Memorization Techniq ue，SMT)膜」之功能的膜層。然後，在使用微影技術，而以光阻膜PR6覆蓋周邊電路形成區域之後，將形成在記憶體形成區域的氮化矽膜SNF2蝕刻除去。此時，形成在氮化矽膜SNF2的下層的氧化矽膜HARP2，具有作為蝕刻阻止膜的功能。然後，在將光阻膜PR6除去之後，實施退火處理。
接著，圖19，係表示氮化矽膜SNF2的除去步驟(圖4的步驟S19)。在將形成於周邊電路形成區域的氮化矽膜SNF2蝕刻除去之後，將形成於記憶體形成區域以及周邊電路形成區域的氧化矽膜HARP2蝕刻除去。
接著，圖20，顯示出矽化物膜CS的形成步驟(圖4的步驟S20)。在半導體基板1S上形成鎳鉑膜(NiPt膜)，之後，實施熱處理，在記憶體形成區域中，使構成記憶體閘極電極MG的多晶矽膜與鎳鉑膜發生反應，形成由鎳鉑矽化物膜(NiPtSi膜)所構成的矽化物膜CS。藉此，記憶體閘極電極MG，形成多晶矽膜與矽化物膜CS的層積構造。同樣地，在較深的高濃度雜質擴散區域NR1的表面矽與鎳鉑膜亦發生反應，形成矽化物膜CS。
同樣地，在周邊電路形成區域中，亦於構成閘極電極GE的多晶矽膜的表面形成由鎳鉑矽化物膜所構成的矽化物膜CS。藉此，閘極電極GE變成由多晶矽膜與矽化物膜CS所構成。另外，在較深的高濃度雜質擴散區域NR2的表面矽與鎳鉑膜亦發生反應，形成由鎳鉑矽化物膜所構成的矽化物膜CS。
另外，在本實施態樣1中，係以形成鎳鉑矽化物膜的方式構成，惟例如，亦可取代鎳鉑矽化物膜，形成鈷矽化物膜、鎳矽化物膜、鈦矽化物膜或鉑矽化物膜。
以上述方式，可於半導體基板1S的記憶體形成區域形成記憶體單元，其構成非揮發性記憶體，並於周邊電路形成區域形成高耐電壓MISFET。
接著，針對配線步驟進行説明。圖21，顯示出接觸層間絕緣膜的形成步驟(圖4的步驟S21)。如圖21所示的，在半導體基板1S的主面上形成氮化矽膜SNF3，在該氮化矽膜SNF3上形成氧化矽膜OXF2，在該氧化矽膜OXF2上形成氧化矽膜OX F3。之後，例如，使用CMP(Chemical Mechanical Polishing，化學機械研磨)法，使接觸層間絕緣膜的表面平坦化。然後，在將氧化矽膜OXF3的一部分深蝕刻之後，在氧化矽膜OXF3上形成氮化矽膜SNF4。藉此，可形成由氮化矽膜SNF3、氧化矽膜OXF2、氧化矽膜OXF3以及氮化矽膜SNF4所構成的接觸層間絕緣膜。
接著，圖22，顯示出栓塞PLG形成步驟(圖4的步驟S22)。使用微影技術以及蝕刻技術，於接觸層間絕緣膜形成接觸孔CNT。之後，在包含接觸孔CNT的底面以及內壁在內的接觸層間絕緣膜上形成鈦/氮化鈦膜。鈦/氮化鈦膜，係由鈦膜與氮化鈦膜的層積膜所構成，例如，可使用濺鍍法形成。該鈦/氮化鈦膜，例如，具有防止在之後的步驟所埋入的膜層材料(亦即鎢)擴散到矽中的所謂障蔽特性。
然後，以填埋接觸孔CNT的方式，於半導體基板1S的主面的全面形成鎢膜。該鎢膜，例如，可使用CVD法形成。然後，將形成在接觸層間絕緣膜上的不要的鈦/氮化鈦膜以及鎢膜以例如CMP法除去。另外，氮化矽膜SNF4，在該CMP步驟同時被除去。然後，在氫氣氣體環境中實施退火處理，可形成栓塞PLG。
接著，如圖2所示的，在形成了栓塞PLG的接觸層間絕緣膜上，形成由氧化矽膜OXF4與形成在氧化矽膜OXF4上的SiOC膜SCF1所構成的層間絕緣膜。然後，使用微影技術以及蝕刻技術，於層間絕緣膜形成配線溝DIT1。之後，在包含配線溝DIT1內部在內的層間絕緣膜上形成鉭/氮化鉭膜。該鉭/氮化鉭膜，例如，可利用濺鍍法形成。接著，在鉭/氮化鉭膜上，例如，以濺鍍法形成由薄銅膜所形成的種晶膜 ，之後，利用以該種晶膜為電極的電解電鍍法，在形成了配線溝DIT1的層間絕緣膜上形成銅膜。之後，將在配線溝DIT1的內部以外的層間絕緣膜上露出的銅膜，例如，以CMP法研磨除去，在形成於層間絕緣膜的配線溝DIT1內殘留銅膜。藉此，可形成配線L1。然後，於配線L1的上層形成配線，惟在此將其説明省略。如是，最終便可形成本實施態樣1的半導體裝置。
另外，本實施態樣1，係針對形成由銅膜所構成之配線L1的例子進行説明，惟例如，亦可形成由鋁膜所構成的配線L1。此時，係在層間絕緣膜以及栓塞PLG上依序形成鈦/氮化鈦膜、鋁膜、鈦/氮化鈦膜。該等膜層，例如可使用濺鍍法形成。接著，使用微影技術以及蝕刻技術，使該等膜層形成圖案，以形成配線L1。藉此，可形成由鋁膜所構成的配線L1。
接著，針對作為本實施態樣1之特徵的圖3的步驟S7，更進一步詳細説明。圖23，係表示步驟S7的詳細步驟的流程圖。
如用圖6所説明的，以形成圖案的光阻膜PR1作為遮罩，進行蝕刻，在記憶體形成區域中，使覆蓋絕緣膜CAP、氧化矽膜OXF1、多晶矽膜PF1以及閘極絕緣膜GOX依序形成圖案。然後，形成由閘極絕緣膜GOX、控制閘極電極CG、氧化矽膜OXF1以及覆蓋絕緣膜CAP所構成的層積構造體。亦即，形成控制閘極電極CG(圖3的步驟S6)。然後，例如，利用氧(O2 )電漿或臭氧(O3 )電漿進行灰化(Ashin g)處理，將形成圖案的光阻膜PR1除去。
另外，為了提高加工精度，亦可併用光阻膜PR1與BARC(Bottom Anti-Reflecti on Coating，底部抗反射塗膜)等的反射防止膜，反射防止膜也不限於單層，亦可為多層構造。此時，以光阻膜PR2作為遮罩，對反射防止膜進行加工，並以光阻膜PR2與反射防止膜作為遮罩，利用異向性乾蝕刻，使覆蓋絕緣膜CAP、氧化矽膜OXF1、多晶矽膜PF1以及閘極絕緣膜GOX依序形成圖案。在乾蝕刻完成之後，光阻膜PR1以及反射防止膜，可用氧(O2 )電漿或臭氧(O3 )電漿的灰化處理除去。由於在對覆蓋絕緣膜CAP、氧化矽膜OXF1、多晶矽膜PF1以及閘極絕緣膜GOX的乾蝕刻處理完成之後，可用同一裝置將光阻膜PR1以及反射防止膜除去，故可提高產能。
在此，光阻膜PR2或反射防止膜的除去，能夠使用氧(O2 )電漿或臭氧(O3 )電漿的灰化處理，是因為光阻膜PR2或反射防止膜所接觸的被加工膜的最上層是由氮化矽膜所構成的覆蓋絕緣膜CAP的關係。在進行氧(O2 )電漿或臭氧(O3 )電漿的灰化處理時，氮化矽膜，相對於光阻膜PR2或反射防止膜而言蝕刻選擇比較大。另外，在記憶體單元形成區域中，即使覆蓋絕緣膜CAP的表面受到氧(O2 )電漿或臭氧(O3 )電漿的損害，對記憶體單元的電氣特性也不會造成影響。而且，在周邊電路形成區域中，其會在之後的步驟被除去，故即使受到氧(O2 )電漿或臭氧(O3 )電漿的損害也不會產生任何問題。
接著，實施洗淨處理(圖23的步驟S31)，使半導體基板1S的表面潔淨化。洗淨處理，例如，實施利用硫酸與過氧化氫水的混合物除去有機物的SPM(Sulfuric-a cid Peroxide Mixture)洗淨、利用氨與過氧化氫水的混合物除去有機物或微粒的APM(Ammonium Hydrogen-Peroxide Mixture)洗淨以及利用稀氟酸除去氧化膜的DHF(Diluted Hydrofluoric acid)洗淨。洗淨處理，除了上述處理之外，亦包含利用鹽酸與過氧化氫水的混合物除去金屬的HPM(Hydrochloric acid Peroxide Mixtu re)洗淨，以及利用純水除去微粒(灰塵)或髒污的純水洗淨等。該洗淨處理，係在半導體裝置的製造步驟中一般所使用的以除去有機物、微粒或金屬雜質等為目的之處理。
接著，將光阻膜PR1除去，並對在半導體晶圓(半導體基板1S)的主面上露出的覆蓋絕緣膜CAP的表面，實施有機酸前處理(圖23的步驟S32)。對半導體晶圓表面，供給混合了有機酸與有機溶媒的藥液A，並使藥液A在半導體晶圓主面上擴散，之後，對半導體晶圓實施熱處理。藉由該有機酸前處理，便可防止後述的光阻殘渣(顯影殘渣)的發生。在此，有機酸，係從單羧酸、磺酸以及聚羧酸的群組使用至少其中任一種。單羧酸，係從由蟻酸、醋酸、丙酸、酪酸、異丁酸、纈草酸、異纈草酸、己酸、辛酸、一氯醋酸、二氯醋酸、三氯醋酸、一氟醋酸、二氟醋酸、三氟醋酸、α-氯丁酸、β-氯丁酸、γ-氯丁酸、乳酸、乙醇酸、甘油酸、丙酮酸、乙醛酸、甲基丙烯酸以及丙烯酸所構成的群組選出的至少1種。然後，磺酸，係從由三氟甲磺酸、甲基磺酸、苯磺酸以及甲苯磺酸所構成的群組選出的至少1種，聚羧酸，係從由丙二酸、戊二酸、馬來酸、福馬酸、草酸、琥珀酸、己二酸、蘋果酸、酒石酸以及檸檬酸所構成的群組選出的至少1種。有機溶媒，可使用環己酮、PGMEA(Propyleneglycol Monomethyl Ether Acetate，丙二醇甲醚醋酸酯)、PGME(Propyleneglycol Monomethyl Ether，丙二醇甲醚)、乳酸乙酯(Ethyl Lactate)或2-庚酮(2-Heptanone)等。本實施態樣1，使用了將甲苯磺酸以5wt%的濃度溶解於環已烷的藥液A。
有機酸前處理中的熱處理HT1，例如，溫度T1為110℃，時間t1在60秒以上。藉由該熱處理，便可防止存在於由氮化矽膜所構成的覆蓋絕緣膜CAP表面的氨、胺類或構成膜層的具有孤立電子對的氮原子與有機酸發生反應，使後述的光阻膜PR2中的酸失去活性，並可防止顯影殘渣的發生。
接著，於半導體晶圓(半導體基板1S)的主面，為了使其與光阻膜PR2的密合性提高，實施疏水化表面處理(稱為HMDS處理)(圖23的步驟S33)。具體而言，係將半導體晶圓曝露於HMDS(Hexamethyldisilazane，六甲基二矽氮烷)蒸氣中，以將形成於半導體晶圓的主面的氮化矽膜的羥基置換成烴基，進而使疏水性提高的處理，並非係沉積某種膜層的處理。
接著，於半導體晶圓(半導體基板1S)的主面，塗布光阻膜PR2a(圖23的步驟S34)。該光阻膜PR2a，係正型的化學增幅型光阻，例如，如日本特公平2-27660號公報所記載的，係相對於KrF雷射光透光性較高的聚羥基苯乙烯的羥基被像t- boc(tert-Butoxycarbonyloxy，叔丁氧羰基醚)基那樣的酸解離性的鹼溶解抑制基置換的基材樹脂與酸產生劑為主成分的兩種成分系統的光阻作為主要成分，溶解於PGMEA等的有機溶媒中者。化學增幅光阻，以與由氮化矽膜所構成的覆蓋絕緣膜CAP接觸的方式塗布。
接著，對所塗布之光阻膜PR2a實施曝光前熱處理HT2(圖23的步驟S35)。曝光前熱處理HT2，為了使有機溶媒汽化，例如，以溫度T2為90℃、時間t2為60秒的條件實施。
接著，實施曝光步驟(圖23的步驟S36)。圖24，係本實施態樣1之半導體裝置的製造步驟中的剖面圖，具體而言，係曝光步驟的剖面圖。如圖24所示的，曝光步驟，使用KrF準分子雷射的紫外光，將光遮罩MSK的遮罩圖案轉印到光阻膜PR2a。光遮罩(初縮遮罩)MSK，具有覆蓋記憶體單元形成區域並露出周邊電路形成區域的遮罩圖案，使周邊電路區域的光阻膜PR2a受到曝光。亦可取代KrF準分子雷射，而使用ArF準分子雷射。另外，如圖24所示的，光阻膜PR2a，以在覆蓋絕緣膜CAP上，與覆蓋絕緣膜CAP接觸的方式形成。亦即，在覆蓋絕緣膜CAP與光阻膜PR2a之間，並未隔設著反射防止膜等。
接著，對半導體晶圓，實施曝光後熱處理HT3(圖23的步驟S37)。曝光後熱處理HT3，例如，以溫度T3為110℃、時間t3為60秒的條件實施。前述的曝光步驟，在被紫外光照射到的照射區域，光阻膜PR2a內所含之酸產生劑會產生酸。然後，藉由實施曝光後熱處理HT3，照射區域的光阻膜PR2a，會發生去保護反應。亦即，在曝光區域所產生的酸，作用於基材樹脂的酸解離性的鹼溶解抑制基，使其分解，將光阻膜PR2a改變成可溶解於鹼性顯影液的分子結構。
接著，進行對半導體晶圓實施顯影處理的顯影步驟(圖23的步驟S38)。顯影液，使用鹼性的四甲基氫氧化銨液[以下稱為TMAH(Tetramethylammonium Hydro xide)液]等。顯影處理，利用TMAH液，其為鹼性顯影液，將曝光區域的光阻膜PR2a除去。像這樣，如圖7所示的，形成具有覆蓋記憶體形成區域並露出周邊電路形成區域的圖案的光阻膜PR2。另外，已知於TMAH液含有鐵(Fe)、鉻(Cr)等的金屬雜質。在本實施態樣1中，使顯影液中的金屬雜質的含有量降低是很重要的，例如，藉由使各金屬單體的金屬雜質的含有量在2wtppt以下，可使每單位面積的缺陷數減少1位數。
在圖23中，從光阻塗布步驟(步驟S34)到對光阻膜PR2a進行顯影處理(步驟S 38)為止，係由光阻膜PR2所構成的光阻遮罩的形成步驟。
接著，將覆蓋絕緣膜CAP除去(圖23的步驟S39)。以光阻膜PR2作為遮罩，對半導體晶圓實施異向性乾蝕刻，將周邊電路形成區域的覆蓋絕緣膜CAP除去。另外，在覆蓋絕緣膜CAP之後接著將氧化矽膜OXF1也除去。
接著，將光阻膜PR2除去，連接到用圖8所説明的圖3中的步驟S8步驟。
＜關於檢討例＞ 接著，針對本發明人的檢討例的半導體裝置的製造方法進行説明。從圖25到圖27，係檢討例的半導體裝置的製造步驟中的剖面圖。
檢討例與圖23的流程圖，有二個的相異點，其他的部分為共通的。首先，檢討例，不實施有機酸前處理(步驟S32)，接著，檢討例，在顯影處理(步驟S38)使用金屬雜質濃度為9wtppt的顯影液。
圖25，係在圖23的流程圖中的顯影處理(步驟S38)完成的階段的剖面圖。圖26，係在圖3的流程圖中的覆蓋絕緣膜CAP與氧化矽膜OXF1的除去步驟(步驟S7)完成的階段的剖面圖，然後，圖27，係在圖3的流程圖中的絕緣膜IF2以及電荷蓄積膜ECF的除去步驟(步驟S10)完成的階段的剖面圖。
本發明人，在檢討例中，確認出如圖27所示的，在周邊電路形成區域中，在多晶矽膜PF1之上形成了稱為「核膨脹缺陷」的缺陷，因為該核膨脹缺陷，在圖4的閘極電極GE的形成步驟(步驟S12)完成的階段，會發生閘極電極GE間短路此等問題。在本發明人的檢討中所明確了解到的閘極電極間短路，換言之，核膨脹缺陷發生的理由，在以下進行説明。
首先，如圖25所示的，在顯影處理(圖23的步驟S38)完成的階段，在周邊電路形成區域中，於覆蓋絕緣膜CAP的表面確認到光阻殘渣。然後，已知在該光阻殘渣中，形成了由金屬原子[例如鐵(Fe)原子]的集合體所構成的團簇物。在曝光區域，於光阻膜PR2a中產生酸而發生去保護反應，藉此光阻膜PR2a變成相對於鹼性顯影液可溶解。然而，在檢討例的情況下，由於光阻膜PR2a在由氮化矽膜所構成的覆蓋絕緣膜CAP上直接形成，故在覆蓋絕緣膜CAP所含之氨、胺類或構成膜層的具有孤立電子對的氮原子的影響下，會使酸失去活性，去保護反應會變得不充分，因此會產生光阻殘渣。再者，在顯影步驟中，顯影液中所含之金屬原子[例如鐵(Fe)]摻雜到成為光阻殘渣的光阻膜PR2a的材料亦即基材樹脂的極性基中，形成了由金屬原子的集合體所構成的團簇物。然後，團簇物的大小，係相依於顯影液中的金屬雜質的含有量此點，亦很明確。
接著，圖26，顯示出將覆蓋絕緣膜CAP以及氧化矽膜OXF1除去的步驟(圖23的步驟S39)完成的狀態(與圖7對應)。如圖26所示的，於周邊電路形成區域，形成了由氧化矽膜OXF1、覆蓋絕緣膜CAP以及團簇物所構成的缺陷(稱為「核缺陷」)。核缺陷，係因為團簇物而產生的蝕刻殘渣。本來，於周邊電路形成區域應該不會殘留光阻膜PR2，而應該是如圖7所示的，周邊電路形成區域的覆蓋絕緣膜CAP以及氧化矽膜OXF1被除去，多晶矽膜PF1露出。然而，如前所述的，於覆蓋絕緣膜CAP的表面產生了含有團簇物的光阻殘渣，因此形成了核缺陷。雖然在覆蓋絕緣膜CAP的乾蝕刻步驟，光阻殘渣本體會被除去，惟由金屬原子所構成的團簇物，並不會被蝕刻掉而會殘留下來，因此會殘留氧化矽膜OXF1、覆蓋絕緣膜CAP以及團簇物的層積體，亦即核缺陷。
若像這樣殘留著核缺陷，該物本身會成為異物並使半導體裝置的製造步驟的產能降低。另外，由於該核缺陷的關係，在圖4的閘極電極GE的形成步驟(步驟S12)完成的階段，會產生多晶矽膜PF1的蝕刻殘渣，並發生閘極電極GE間短路，進而導致產能降低此等問題。再者，也會導致形成在周邊電路形成區域的複數個MISFET的閘極電極GE間發生短路，半導體裝置的可靠度降低此等問題。
而且，在內建非揮發性記憶體的半導體裝置的情況下，上述問題會變得更加嚴重。圖27，顯示出絕緣膜IF2以及電荷蓄積膜ECF的除去步驟(圖3的步驟S10)完成的狀態(與圖10對應)。如圖27所示的，於周邊電路形成區域，在核缺陷的周圍(側壁)，殘留著絕緣膜IF1、電荷蓄積膜ECF、絕緣膜IF2以及多晶矽膜PF2所層積的核膨脹缺陷。由於圖26所示的由氧化矽膜OXF1，覆蓋絕緣膜CAP以及團簇物的層積體所構成的核缺陷，與圖8的記憶體單元形成區域的由閘極絕緣膜GO X、控制閘極電極CG、氧化矽膜OXF1以及覆蓋絕緣膜CAP所構成的層積構造體對應，故經過從圖3的步驟S8到步驟S10的步驟，如圖27所示的，於周邊電路形成區域也形成了構造與記憶體單元類似的核膨脹缺陷。然後，由於該核膨脹缺陷的關係，在圖4的閘極電極GE的形成步驟(步驟S12)完成的階段，會產生多晶矽膜PF1的蝕刻殘渣，並發生閘極電極GE間短路。由於核膨脹缺陷的平面面積，為核缺陷的平面面積的約10倍，故因為核缺陷而發生閘極電極GE間短路的發生率提高10倍，導致產能更進一步降低此等問題。另外，也會有半導體裝置的可靠度降低此等問題。
本發明人的見解認為，在檢討例的半導體裝置的製造方法中，為了防止或降低核膨脹缺陷，防止光阻殘渣的產生或是/以及使顯影液中的金屬雜質的含有量降低是很重要的。
＜關於本實施態樣1的主要特徵與其功效＞ 接著，針對本實施態樣的主要特徵與功效進行説明。
本實施態樣1的半導體裝置的製造方法，係在氮化矽膜上，與氮化矽膜接觸，形成由化學增幅型光阻所構成的光阻遮罩，並在使用光阻遮罩對氮化矽膜實施蝕刻時，已在形成由化學增幅型光阻所構成的光阻遮罩之前，對氮化矽膜的表面實施了有機酸前處理者。
藉此，即使於氮化矽膜的表面直接(以接觸的方式)形成化學增幅型光阻，仍可防止或減少在曝光區域中化學增幅型光阻中的酸失去活性而去保護反應進行得不充分便結束的情況，因此可防止或減少光阻殘渣的發生。亦即，藉由有機酸前處理，在曝光區域中，化學增幅型光阻的去保護反應不會受到阻礙，因此可防止或減少光阻殘渣的發生。
另外，藉由以有機酸對氮化矽膜的表面進行前處理，可防止或減少光阻殘渣的發生，因此可防止或減少光阻殘渣中所含之團簇物導致核缺陷的發生。
另外，藉由以有機酸對氮化矽膜的表面進行前處理，可防止或減少光阻殘渣的發生，並可防止或減少光阻殘渣中所含之團簇物導致核缺陷的發生，因此可防止或減少在具有非揮發性記憶體的半導體裝置的製造步驟中產生核膨脹缺陷。
因此，可使半導體裝置的製造產能提高。另外，由於可防止缺陷發生，故可使半導體裝置的可靠度也提高。
本實施態樣1的半導體裝置的製造方法，係在氮化矽膜上，與氮化矽膜接觸，形成由化學增幅型光阻所構成的光阻遮罩，並在使用光阻遮罩對氮化矽膜實施蝕刻時，已在形成由化學增幅型光阻所構成的光阻遮罩之前，對氮化矽膜的表面實施了有機酸前處理者，且係使化學增幅型光阻的顯影處理所用之顯影液中的各金屬單體的金屬含有量在2wtppt以下者。
藉由使顯影液中的各金屬單體的金屬含有量在2wtppt以下，假設，即使產生光阻殘渣，由於顯影液中的金屬含有量較少，故可使摻雜到光阻殘渣中的金屬原子數減少。藉由減少光阻殘渣所含之金屬量，便可抑制在進行蝕刻時光阻殘渣對基底膜的轉印。
＜變化實施例＞ 以下説明關於上述實施態樣1的有機酸前處理的變化實施例。有機酸前處理以外的部分，與上述實施態樣1相同。
實施態樣1，係說明以混合了有機酸與有機溶媒的藥液A進行有機酸前處理的例子，惟變化實施例，係使用對藥液A追加混合了溶解於稀釋劑的高分子有機化合物的藥液B。藥液B的有機酸以及有機溶媒，與實施態樣1相同。再者，使藥液B在半導體晶圓(半導體基板1S)的主面上擴散後的熱處理亦與實施態樣1相同。
變化實施例的高分子有機化合物，例如，可使用酚醛樹脂。在變化實施例的情況下，由於可使藥液B的粘度比藥液A更高，故可在半導體晶圓的主面上將藥液B均勻地塗布成塗布膜，減少半導體晶圓的面內的有機酸前處理的處理差異。然而，變化實施例的態樣，必須在熱處理後將高分子有機化合物以醋酸丁酯等稀釋劑溶解除去。
亦即，變化實施例的有機酸前處理，係在將混合了有機酸、高分子有機化合物以及有機溶媒的藥液B，供給到氮化矽膜的主面之後，對半導體晶圓實施熱處理，之後，以醋酸丁酯等將高分子有機化合物除去者。
(實施態樣2) 本實施態樣2，係顯示出上述實施態樣1的半導體裝置的周邊電路形成區域的元件分離膜STI的形成步驟者。圖28到圖32，係本實施態樣2的半導體裝置的製造步驟中的剖面圖。圖28到圖32，與實施態樣1中的圖3的步驟S1以及步驟S2的步驟對應。例如，如圖28所示的，於半導體基板1S，設置了活性區域ACT與元件分離區域ISO，於元件分離區域ISO形成了元件分離膜STI，於活性區域AC T，例如，形成了高耐電壓MISFET。
圖28，顯示出氧化矽膜OXF5以及氮化矽膜SNF5的形成步驟。在半導體基板1S的主面上，以熱氧化法形成膜厚10~20nm左右的氧化矽膜OXF5。接著，例如，以電漿CVD法形成膜厚170~200nm左右的氮化矽膜SNF5。
圖29，顯示出光阻膜(光阻遮罩)PR7的形成步驟。在氮化矽膜SNF5的主面上，以與氮化矽膜SNF5的主面接觸的方式形成光阻膜PR7。光阻膜PR7，具有覆蓋活性區域ACT並露出元件分離區域ISO的圖案。該光阻膜PR7的形成，係進行實施態樣1的圖23中的步驟S32到步驟S38，其方法與實施態樣1相同。化學增幅型光阻，以與氮化矽膜SNF5的主面直接接觸的方式形成(塗布)。另外，亦可在圖23的步驟S32的有機酸前處理之前，先對氮化矽膜SNF5的主面實施洗淨處理。此時，例如，宜為純水洗淨。另外，有機酸前處理，亦可適用變化實施例。
圖30，顯示出氮化矽膜SNF5的蝕刻步驟與元件分離溝GV的形成步驟。首先，用光阻遮罩PR7，對氮化矽膜SNF5實施異向性乾蝕刻，使氮化矽膜SNF5形成圖案。亦即，將元件分離區域ISO的氮化矽膜SNF5除去。接著，以殘留在活性區域ACT的氮化矽膜SNF5作為遮罩，將元件分離區域ISO的氧化矽膜OXF5除去，同時於元件分離區域ISO的半導體基板1S形成元件分離溝GV。
圖31，顯示出絕緣膜OXF6的研磨步驟。在元件分離溝GV內，形成由具有元件分離溝GV會完全被填埋之膜厚的氧化矽膜所構成的絕緣膜OXF6。接著，以氮化矽膜SNF5作為阻止層，用CMP法研磨絕緣膜OXF6，將氮化矽膜SNF5上的絕緣膜OXF6除去，於元件分離區域ISO選擇性地留下絕緣膜OXF6。
圖32，顯示出元件分離膜STI的形成步驟。將設置在活性區域ACT的氮化矽膜SNF5以及氧化矽膜OXF5以濕蝕刻除去，藉此於元件分離區域ISO選擇性地形成元件分離膜STI。
若根據本實施態樣2，即使用由化學增幅型光阻所構成的光阻遮罩使氮化矽膜形成圖案，由於在塗布化學增幅型光阻之前，對氮化矽膜SNF5的主面實施有機酸前處理，故可減少光阻殘渣、核缺陷，並可提高半導體裝置的製造步驟的產能。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧CPU
2‧‧‧RAM
3‧‧‧類比電路
4‧‧‧EEPROM
5‧‧‧快閃記憶體
6‧‧‧I/O電路
1S‧‧‧半導體基板
ACT‧‧‧活性區域
CAP‧‧‧帽蓋絶緣膜
CG‧‧‧控制閘極電極
CHP‧‧‧半導體晶片
CNT‧‧‧接觸孔
CS‧‧‧矽化物膜
DIT1‧‧‧配線溝
DR‧‧‧汲極區域
DR2‧‧‧汲極區域
ECF‧‧‧電荷蓄積膜
EX1‧‧‧低濃度雜質擴散區域
EX2‧‧‧低濃度雜質擴散區域
GE‧‧‧閘極電極
GOX‧‧‧閘極絶緣膜
GOX2‧‧‧閘極絶緣膜
GV‧‧‧元件分離溝
HARP1‧‧‧氧化矽膜
HARP2‧‧‧氧化矽膜
IF1‧‧‧絶緣膜
IF2‧‧‧絶緣膜
ISO‧‧‧元件分離區域
L1‧‧‧配線
MG‧‧‧記憶體閘極電極
MSK‧‧‧光遮罩
NR1‧‧‧高濃度雜質擴散區域
NR2‧‧‧高濃度雜質擴散區域
OS‧‧‧偏移間隔物
OXF1‧‧‧氧化矽膜
OXF2‧‧‧氧化矽膜
OXF3‧‧‧氧化矽膜
OXF4‧‧‧氧化矽膜
OXF5‧‧‧氧化矽膜
OXF6‧‧‧絕緣膜
PLG‧‧‧栓塞
PF1‧‧‧多晶矽膜
PF2‧‧‧多晶矽膜
PR1‧‧‧光阻膜
PR2‧‧‧光阻膜
PR2a‧‧‧光阻膜
PR3‧‧‧光阻膜
PR4‧‧‧光阻膜
PR5‧‧‧光阻膜
PR6‧‧‧光阻膜
PR7‧‧‧光阻膜
PWL‧‧‧p型井
SCF1‧‧‧SiOC膜
SNF1‧‧‧氮化矽膜
SNF2‧‧‧氮化矽膜
SNF3‧‧‧氮化矽膜
SNF4‧‧‧氮化矽膜
SNF5‧‧‧氮化矽膜
SR‧‧‧源極區域
SR2‧‧‧源極區域
STI‧‧‧元件分離膜
SW‧‧‧側壁
S1~S22‧‧‧步驟
S31~S40‧‧‧步驟
【圖1】係表示實施態樣1之半導體晶片的布局構造例的圖式。 【圖2】係實施態樣1之半導體裝置的裝置構造例的説明圖。 【圖3】係表示實施態樣1之半導體裝置的製造步驟的一部分的流程圖。 【圖4】係表示實施態樣1之半導體裝置的製造步驟的一部分的流程圖。 【圖5】係實施態樣1之半導體裝置的製造步驟中的剖面圖。 【圖6】係接續圖5的半導體裝置的製造步驟中的剖面圖。 【圖7】係接續圖6的半導體裝置的製造步驟中的剖面圖。 【圖8】係接續圖7的半導體裝置的製造步驟中的剖面圖。 【圖9】係接續圖8的半導體裝置的製造步驟中的剖面圖。 【圖10】係接續圖9的半導體裝置的製造步驟中的剖面圖。 【圖11】係接續圖10的半導體裝置的製造步驟中的剖面圖。 【圖12】係接續圖11的半導體裝置的製造步驟中的剖面圖。 【圖13】係接續圖12的半導體裝置的製造步驟中的剖面圖。 【圖14】係接續圖13的半導體裝置的製造步驟中的剖面圖。 【圖15】係接續圖14的半導體裝置的製造步驟中的剖面圖。 【圖16】係接續圖15的半導體裝置的製造步驟中的剖面圖。 【圖17】係接續圖16的半導體裝置的製造步驟中的剖面圖。 【圖18】係接續圖17的半導體裝置的製造步驟中的剖面圖。 【圖19】係接續圖18的半導體裝置的製造步驟中的剖面圖。 【圖20】係接續圖19的半導體裝置的製造步驟中的剖面圖。 【圖21】係接續圖20的半導體裝置的製造步驟中的剖面圖。 【圖22】係接續圖21的半導體裝置的製造步驟中的剖面圖。 【圖23】係表示圖3的步驟S7的詳細步驟的流程圖。 【圖24】係實施態樣1之半導體裝置的製造步驟中的剖面圖。 【圖25】係檢討例的半導體裝置的製造步驟中的剖面圖。 【圖26】係接續圖25的半導體裝置的製造步驟中的剖面圖。 【圖27】係接續圖26的半導體裝置的製造步驟中的剖面圖。 【圖28】係實施態樣2之半導體裝置的製造步驟中的剖面圖。 【圖29】係接續圖28的半導體裝置的製造步驟中的剖面圖。 【圖30】係接續圖29的半導體裝置的製造步驟中的剖面圖。 【圖31】係接續圖30的半導體裝置的製造步驟中的剖面圖。 【圖32】係接續圖31的半導體裝置的製造步驟中的剖面圖。
S6、S8、S31~S40‧‧‧步驟

Claims (20)

  1. 一種半導體裝置的製造方法，其特徵為包含： (a)在半導體基板上形成氮化矽膜的步驟； (b)對該氮化矽膜的主面進行有機酸處理的步驟； (c)在該氮化矽膜的該主面上，用化學增幅型光阻，形成具有既定圖案的光阻遮罩的步驟；以及 (d)用該光阻遮罩，對該氮化矽膜實施蝕刻處理的步驟； 且以與該氮化矽膜的該主面接觸的方式形成該化學增幅型光阻。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該(c)步驟包含： (c-1)在該氮化矽膜的該主面上，塗布該化學增幅型光阻的步驟； (c-2)對該化學增幅型光阻的一部分照射紫外光的曝光步驟；以及 (c-3)將該紫外光所照射之光照射部分的該化學增幅型光阻以顯影液除去的顯影步驟。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該顯影液所含之各金屬單體的金屬含有量在2wtppt以下。
  4. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該紫外光為KrF準分子雷射光或ArF準分子雷射光。
  5. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 在該(b)步驟與該(c)步驟之間，更包含(e)對該氮化矽膜的該主面實施HMDS(Hexa methyldisilazane，六甲基二矽氮烷)處理的步驟。
  6. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該(b)步驟包含： (b-1)將混合了第1有機酸與第1有機溶媒的第1藥液，供給到該氮化矽膜的該主面的步驟；以及 (b-2)對該半導體基板實施第1熱處理的步驟。
  7. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該(b)步驟包含： (b-3)將混合了第2有機酸、高分子有機化合物以及第2有機溶媒的第2藥液，供給到該氮化矽膜的該主面的步驟； (b-4)對該半導體基板實施第2熱處理的步驟；以及 (b-5)將該高分子有機化合物以稀釋劑除去的步驟。
  8. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 在該(a)步驟與該(b)步驟之間，更包含(f)對該氮化矽膜的該主面進行SPM(Sulfuri c-acid Peroxide Mixture，硫酸與過氧化氫水的混合物)洗淨、APM(Ammonium Hyd rogen-Peroxide Mixture，氨與過氧化氫水的混合物)洗淨、DFM(Diluted Hydrofluori c acid，稀氟酸)洗淨、HPM(Hydrochloric acid Peroxide Mixture，鹽酸與過氧化氫水的混合物)洗淨或純水洗淨的步驟。
  9. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 在該(c-2)步驟與該(c-3)步驟之間，更包含(c-4)為了使該化學增幅型光阻的該光照射部分的去保護反應進行，而對該半導體基板實施第3熱處理的步驟。
  10. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該蝕刻處理為異向性乾蝕刻。
  11. 一種半導體裝置的製造方法，該半導體裝置包含：非揮發性記憶體單元，其在記憶體單元形成區域具有控制閘極電極與記憶體閘極電極；以及MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)，其在周邊電路形成區域具有閘極電極；該半導體裝置的製造方法的特徵為包含： (a)在具有該記憶體單元形成區域與該周邊電路形成區域的半導體基板之上形成第1多晶矽膜，並在該第1多晶矽膜上形成具有主面的第1氮化矽膜的步驟； (b)在以第1光阻遮罩覆蓋該周邊電路形成區域的狀態下，使該記憶體單元形成區域的該第1氮化矽膜與該第1多晶矽膜形成圖案，藉此在該記憶體單元形成區域形成該控制閘極電極的步驟； (c)在該記憶體單元形成區域以及該周邊電路形成區域中，對該第1氮化矽膜的該主面進行有機酸處理的步驟； (d)在該第1氮化矽膜的該主面上，用化學增幅型光阻，形成覆蓋該記憶體單元形成區域並露出該周邊電路形成區域的第2光阻遮罩的步驟； (e)用該第2光阻遮罩，對該周邊電路形成區域的該第1氮化矽膜實施第1異向性乾蝕刻處理，以將該周邊電路形成區域的該第1氮化矽膜除去的步驟； (f)在該記憶體單元形成區域以及該周邊電路形成區域，依序形成第1氧化矽膜、第2氮化矽膜、第2氧化矽膜以及第2多晶矽膜，之後，對該第2多晶矽膜實施第2異向性乾蝕刻處理，在該記憶體單元形成區域中，於該控制閘極電極的側壁形成該記憶體閘極電極，並將該周邊電路形成區域的該第2多晶矽膜除去的步驟； (g)在該記憶體單元形成區域中，將並未被該控制閘極電極覆蓋的區域的該第2氧化矽膜以及該第2氮化矽膜除去，並在該周邊電路形成區域中，將該第2氧化矽膜以及該第2氮化矽膜除去的步驟；以及 (h)用覆蓋該記憶體單元形成區域的第3光阻遮罩，在該周邊電路形成區域中，對該第1多晶矽膜實施第3異向性乾蝕刻，以形成該閘極電極的步驟； 且以與該第1氮化矽膜的該主面接觸的方式形成該化學增幅型光阻。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該(d)步驟包含： (d-1)在該第1氮化矽膜的該主面上塗布該化學增幅型光阻的步驟； (d-2)對該化學增幅型光阻的一部分照射紫外光的曝光步驟； (d-3)為了使該化學增幅型光阻的光照射部分的去保護反應進行，而對該半導體基板實施第1熱處理的步驟；以及 (d-4)將該紫外光所照射之該光照射部分的該化學增幅型光阻以顯影液除去的顯影步驟。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該顯影液所含之各金屬單體的金屬含有量在2wtppt以下。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該(c)步驟包含： (c-1)將混合了第1有機酸與第1有機溶媒的第1藥液，供給到該第1氮化矽膜的該主面的步驟；以及 (c-2)對該半導體基板實施第2熱處理的步驟。
  15. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該(c)步驟包含： (c-3)將混合了第2有機酸、高分子有機化合物以及第2有機溶媒的第2藥液，供給到該第1氮化矽膜的該主面的步驟； (c-4)對該半導體基板實施第3熱處理的步驟；以及 (c-5)將該高分子有機化合物以稀釋劑除去的步驟。
  16. 一種半導體裝置的製造方法，其特徵為包含： (a)在具有活性區域與元件分離區域的半導體基板的第1主面上，形成具有第2主面的氮化矽膜的步驟； (b)對該氮化矽膜的該第2主面進行有機酸處理的步驟； (c)在該氮化矽膜的該第2主面上，用化學增幅型光阻，形成覆蓋該活性區域並露出該元件分離區域的光阻遮罩的步驟； (d)用該光阻遮罩，對該氮化矽膜實施第1乾蝕刻處理，以將該元件分離區域的該氮化矽膜除去的步驟； (e)對該半導體基板實施第2乾蝕刻處理，在該元件分離區域中，從該半導體基板的該第1主面往深度方向形成溝槽的步驟； (f)在該溝槽的內部以及該活性區域的該氮化矽膜上，以填埋該溝槽的方式形成絕緣膜的步驟； (g)對該絕緣膜實施CMP(Chemical Mechanical Polishing，化學機械研磨)處理，於該溝槽內選擇性地殘留該絕緣膜的步驟；以及 (h)在將該活性區域的該氮化矽膜除去之後，於該活性區域形成MISFET的步驟； 且以與該氮化矽膜的該第2主面接觸的方式形成該化學增幅型光阻。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中， 該(c)步驟包含： (c-1)在該氮化矽膜的該第2主面上塗布該化學增幅型光阻的步驟； (c-2)對該化學增幅型光阻的一部分照射紫外光的曝光步驟； (c-3)為了使該化學增幅型光阻的光照射部分的去保護反應進行，而對該半導體基板實施第1熱處理的步驟；以及 (c-4)將該紫外光所照射之該光照射部分的該化學增幅型光阻以顯影液除去的顯影步驟。
  18. 如申請專利範圍第17項之半導體裝置的製造方法，其中， 該顯影液所含之各金屬單體的金屬含有量在2wtppt以下。
  19. 如申請專利範圍第17項之半導體裝置的製造方法，其中， 該(b)步驟包含： (b-1)將混合了第1有機酸與第1有機溶媒的第1藥液，供給到該氮化矽膜的該第2主面的步驟；以及 (b-2)對該半導體基板實施第2熱處理的步驟。
  20. 如申請專利範圍第17項之半導體裝置的製造方法，其中， 該(b)步驟包含： (b-3)將混合了第2有機酸、高分子有機化合物以及第2有機溶媒的第2藥液，供給到該氮化矽膜的該第2主面的步驟； (b-4)對該半導體基板實施第3熱處理的步驟；以及 (b-5)將該高分子有機化合物以稀釋劑除去的步驟。
TW104127420A 2014-08-27 2015-08-24 半導體裝置之製造方法 TWI654656B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014173210A JP6363431B2 (ja) 2014-08-27 2014-08-27 半導体装置の製造方法
JP2014-173210 2014-08-27

Publications (2)

Publication Number Publication Date
TW201620006A true TW201620006A (zh) 2016-06-01
TWI654656B TWI654656B (zh) 2019-03-21

Family

ID=55403415

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127420A TWI654656B (zh) 2014-08-27 2015-08-24 半導體裝置之製造方法

Country Status (4)

Country Link
US (1) US9748360B2 (zh)
JP (1) JP6363431B2 (zh)
CN (1) CN105390449B (zh)
TW (1) TWI654656B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108885412B (zh) * 2016-03-31 2022-04-05 富士胶片株式会社 半导体制造用处理液及图案形成方法
WO2017170428A1 (ja) * 2016-03-31 2017-10-05 富士フイルム株式会社 電子材料製造用薬液の製造方法、パターン形成方法、半導体デバイスの製造方法、電子材料製造用薬液、容器、及び、品質検査方法
JP6858689B2 (ja) * 2016-11-07 2021-04-14 富士フイルム株式会社 処理液及びパターン形成方法
US11205575B2 (en) * 2019-04-24 2021-12-21 Texas Instruments Incorporated Method for stripping one or more layers from a semiconductor wafer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4491628A (en) 1982-08-23 1985-01-01 International Business Machines Corporation Positive- and negative-working resist compositions with acid generating photoinitiator and polymer with acid labile groups pendant from polymer backbone
JP2874587B2 (ja) * 1995-04-27 1999-03-24 日本電気株式会社 レジストパターンの形成方法
JP2001196476A (ja) * 2000-01-07 2001-07-19 Toshiba Corp 半導体装置及びその製造方法
TW447021B (en) * 2000-06-19 2001-07-21 United Microelectronics Corp Method for preventing photoresist residue in a dual damascene process
KR20030043724A (ko) 2001-11-27 2003-06-02 엔이씨 일렉트로닉스 코포레이션 반도체 장치 제조 방법
JP4778660B2 (ja) 2001-11-27 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5140235B2 (ja) * 2003-03-19 2013-02-06 富士通セミコンダクター株式会社 半導体装置
JP2005236062A (ja) * 2004-02-20 2005-09-02 Nec Electronics Corp 不揮発性半導体記憶装置の製造方法
GB2436271B (en) * 2005-01-24 2010-06-16 Spansion Llc Semiconductor device and fabrication method thereof
JP2006302985A (ja) * 2005-04-18 2006-11-02 Renesas Technology Corp 不揮発性半導体装置の製造方法
JP2010171105A (ja) * 2009-01-21 2010-08-05 Renesas Electronics Corp 半導体集積回路装置およびその製造方法
JP5538838B2 (ja) * 2009-11-25 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5554973B2 (ja) * 2009-12-01 2014-07-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
WO2012043496A1 (ja) * 2010-09-27 2012-04-05 多摩化学工業株式会社 半導体基板用アルカリ性処理液の精製方法及び精製装置
US8518634B2 (en) * 2011-02-08 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning process for semiconductor device fabrication
CN103779224A (zh) 2012-10-23 2014-05-07 中国科学院微电子研究所 Mosfet的制造方法
US9412612B2 (en) * 2014-08-29 2016-08-09 Macronix International Co., Ltd. Method of forming semiconductor device

Also Published As

Publication number Publication date
CN105390449A (zh) 2016-03-09
TWI654656B (zh) 2019-03-21
CN105390449B (zh) 2021-01-01
US9748360B2 (en) 2017-08-29
JP2016048731A (ja) 2016-04-07
US20160064403A1 (en) 2016-03-03
JP6363431B2 (ja) 2018-07-25

Similar Documents

Publication Publication Date Title
JP5554973B2 (ja) 半導体集積回路装置の製造方法
US7211497B2 (en) Method for fabricating semiconductor devices
US9620372B2 (en) HK embodied flash memory and methods of forming the same
JP4659527B2 (ja) 半導体装置の製造方法
JP4885420B2 (ja) Ｓｏｎｏｓ型装置の分離を改善するためのｏｎｏ形成中のソース・ドレイン注入
US7439134B1 (en) Method for process integration of non-volatile memory cell transistors with transistors of another type
JP2008251826A (ja) 半導体装置の製造方法
JP2004349680A (ja) 半導体装置およびその製造方法
US10505015B2 (en) Memory device and method of fabricating thereof
TWI654656B (zh) 半導體裝置之製造方法
CN107240548A (zh) 半导体装置及其制造方法
US10002768B2 (en) Semiconductor device and manufacturing method thereof
KR102850919B1 (ko) 순환적 자가 제한 에칭 공정
US7776691B2 (en) Semiconductor memory device and manufacturing method for semiconductor device
JP2011096727A (ja) 半導体装置の製造方法
JP5091546B2 (ja) 半導体装置の製造方法
KR20100031173A (ko) 플래시 메모리의 제조 방법
KR20100074650A (ko) 비휘발성 메모리 소자의 제조 방법
KR20080060456A (ko) 플래쉬 메모리 소자의 제조방법
US20100022058A1 (en) Method for preparing multi-level flash memory
JP2006040985A (ja) 半導体装置及びその製造方法