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TW201628003A - 記憶體電路及其操作方法 - Google Patents

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TW201628003A
TW201628003A TW104123867A TW104123867A TW201628003A TW 201628003 A TW201628003 A TW 201628003A TW 104123867 A TW104123867 A TW 104123867A TW 104123867 A TW104123867 A TW 104123867A TW 201628003 A TW201628003 A TW 201628003A
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吳昭誼
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旺宏電子股份有限公司
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Abstract

一種記憶體電路係被描述，其包括記憶胞陣列，此記憶胞陣列包括複數個記憶胞之區塊。記憶體電路包括一控制器，控制器包括用以對此些區塊中複數個被選區塊執行複數個編程序列的邏輯單元。編程序列包括編程／驗證週期的態樣。記憶體電路包括用以將不同態樣的編程／驗證週期指派至此些區塊中不同區塊的邏輯單元。記憶體電路包括用以改變被指派至此些區塊中一特定區塊的一特定態樣的邏輯單元。記憶體電路包括用以維持此些區塊中的區塊的統計數據的邏輯單元，其中統計數據是關於此些區塊中的記憶胞回應於被指派至此些區塊的編程／驗證週期的態樣的效能。控制器包括用以施加一應力序列至此些被選區塊之一的邏輯單元，應力序列包括應力脈衝，應力脈衝係施加至此被選區塊中的記憶胞。

Description

記憶體電路及其操作方法
本發明係有關於以相變化材料為基礎的高密度記憶體裝置及其操作方法。
在相變化記憶體（phase change memory, PCM）中，每一個記憶胞包括一相變化記憶體元件。相變化記憶體元件是由相變化材料組成，此相變化材料在結晶相（低電阻）和非晶相（高電阻）之間表現出大的電阻對比（resistivity contrast）。相變化材料可以包括例如鍺（Ge）、銻（Sb）、碲（Te）、鎵（Ga）、銦（In）、銀（Ag）、硒（Se）、鉈（Ti）、鉍（Bi）、錫（Sn）、銅（Cu）、鈀（Pd）、鉛（Pb）、硫（S）以及金（Au）的合金材料。
在相變化記憶體元件的操作中，通過相變化記憶胞的一電流脈衝可以設置（set）或重置（reset）相變化記憶胞的電阻相（resistivity phase）。為了重置記憶體元件至非晶相，可以使用一強度大的電流脈衝在短期間內加熱記憶體元件的主動區（active region）至一融熔溫度，接著快速冷卻使其在非晶相固化。為了設置記憶體元件至結晶相，可以使用一中等強度的電流脈衝，其加熱記憶體元件至一結晶轉換溫度（crystallization transition temperature），以及一較長的冷卻期間以允許主動區在結晶相固化。為了讀取記憶體元件的狀態，可以施加一微小電壓至選擇的記憶胞，且所得的電流係被感測。
在製造過程或在記憶體裝置的生命週期（life cycle）期間，胞對胞變異（cell-to-cell variations）可能對相變化記憶胞以及其他類型的記憶體裝置的效能產生影響。這些變異導致對編程數據的演算法設計（design of algorithms）相對耗時，以容許可能遇到裝置的效能範圍。這可能對記憶體裝置的操作速度造成影響。此外，這些變異可能減少記憶體裝置的操作餘量(operating margins）。這可能減少可以被安全儲存在記憶體裝置的數據量。
提供可以在較高的速度下操作且具有較大的數據密度的記憶體是必需的。提供具有降低的單元至單元變異的記憶體裝置以提升可靠性，特別是在多階儲存記憶胞（Multi-Level Cell, MLC）的操作，也是必需的。
本發明描述一種包括記憶胞陣列的記憶體電路，其包括一控制器，具有用以對此陣列中的一被選區塊執行一編程序列（program sequence）的邏輯單元（logic），其中編程序列包括一態樣的編程／驗證週期。控制器可以在以區塊為基礎的一區塊上指派一編程／驗證週期的態樣，例如使用一暫存器，其設置儲存具有不同態樣且與此陣列中各個區塊相關的一表單。此外，控制器可以包括用以改變與特定區塊相關的態樣的邏輯單元。這使得可以使用針對每一個區塊的效能特性的編程操作來操作記憶胞。如此使用量身訂製的編程操作可以改善操作速度和數據密度。
此外，記憶體電路可以包括用以維持統計數據（statistics）的邏輯單元，其中統計數據係關於此陣列中區塊的效能。統計數據可以被監控，以指示是否應該改變與各個區塊相關的態樣，是否施加一應力序列（stress sequence）以改變此區塊中記憶胞的效能特性，或者兩者都要。
統計數據可以被使用以執行記憶體管理功能（memory management functions）於記憶胞上，其中記憶體管理功能可以包括損耗平均技術（wear leveling）、熱數據和冷數據分佈（hot and cold data allocation）以及記憶胞的自我修復（self-healing）。例如，一個可開啟或關閉記憶體電路的控制器可以被配置以執行自我監控、分析與報告技術（Self-Monitoring, Analysis and Reporting Technology, SMART）操作，其是使用應力統計數據以偵測和報告此組相變化記憶胞的健康狀態。基於報告的健康狀態，控制器可以決定是否或如何對記憶胞執行記憶體管理功能。記憶體管理功能可以包括例如美國專利號U.S.6,732,221所述的損耗平均技術，例如美國專利號U.S.8,626,996所述的熱數據(hot data)和冷數據(cold data)分佈，以及例如美國專利號U.S.14/566,453所述的於相變化記憶胞上的自我修復操作。
本發明的其他方面和優點可以由閱讀以下所述的圖式、詳細的描述以及申請專利範圍看出。
100‧‧‧記憶體電路
111‧‧‧控制端
112‧‧‧控制訊號
113‧‧‧輸入／輸出端
114‧‧‧命令／位址／數據訊號
115‧‧‧命令解碼器
116、117、125‧‧‧訊號
120‧‧‧暫存器，以儲存統計數據
150‧‧‧控制器
151‧‧‧用以執行編程序列的邏輯單元
152‧‧‧用以指派不同態樣的編程／驗證週期至不同的區塊的邏輯單元
153‧‧‧用以執行應力序列的邏輯單元
160‧‧‧包括複數個區塊的記憶胞陣列
161‧‧‧列解碼器
162‧‧‧字元線
163‧‧‧頁面緩衝器
164‧‧‧全域位元線
165‧‧‧匯流排
167‧‧‧數據匯流排
168‧‧‧偏壓配置供應電壓
170‧‧‧用以維持統計數據的邏輯
175‧‧‧數據線
180‧‧‧其他電路
310、320、330、1010、1020、1030、1040、1050、1110、1210、1220、1230、1240、1250、1310、1320、1330、1340、1350‧‧‧曲線
410、1710‧‧‧較寬的編程量值範圍
420、1720‧‧‧較窄的編程量值範圍
510、520、530、540、610、620、630、710、720、730、740、745、750、760、770、780、910、920、930、940、950‧‧‧步驟
Rtarget‧‧‧目標電阻
Rcell‧‧‧記憶胞電阻
Rth‧‧‧應力閥值電阻
AV3、AV4‧‧‧第二驗證
P1、P2、P3、P4‧‧‧編程脈衝
R0‧‧‧初始電阻
R(t)‧‧‧電阻
t‧‧‧最糟情況的保留時間
V1、V2、V3、V4‧‧‧第一驗證
Va‧‧‧編程量值
ΔV‧‧‧跨距（定值）
γ‧‧‧電阻飄移係數
為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
第1圖繪示依據本發明之一實施例的記憶體電路。
第2圖繪示相變化記憶胞進行應力循環（cycling stress）的電阻－電流（resistance-current, R-I）曲線圖。
第3圖繪示多個相變化記憶胞進行應力循環的電阻－電流曲線圖。
第4A和4B圖繪示在應力序列施加至多個相變化記憶胞之後，相變化記憶胞從較寬的編程量值範圍（program magnitude range）右移至較窄的編程量值範圍的電阻－電流曲線圖。
第5圖繪示一實施例之用於操作包括一記憶胞區塊的記憶體電路的方法的簡化流程圖。
第6圖繪示增階型脈衝編程化序列（Incremental Stepped pulse ProPramming sequence, ISPP序列）的簡化流程圖。
第7圖繪示對多個區塊中的被選區塊執行編程序列，以編程所選區塊中的一記憶胞，以及收集統計數據以決定對多個被選區塊其中之一執行應力序列之條件的簡化流程圖。
第8圖繪示在一個修飾的ISPP序列中的編程脈衝和驗證脈衝的範例圖。
第8A圖繪示以控制器所可以指派的區塊為基礎，在一區塊上不同態樣(pattern)的編程／驗證週期，以及在此些不同態樣內的統計數據收集步驟。
第9圖繪示一應力序列的簡化流程圖。
第10圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值（selected magnitudes）的編程脈衝被施加至記憶胞時，其指示在第一個範例中，執行一應力操作（stress operation）之前，通過驗證（pass verify）的記憶胞的比例。
　第11圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第一個範例中，執行一應力操作之後，通過驗證的記憶胞的比例。
第12圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第二個範例中通過驗證的記憶胞的比例。
第13圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第三個範例中通過驗證的記憶胞的比例。
第14A和14B圖分別繪示不具有應力修整操作（stress trim operations）和具有應力修整操作在飄移（drift）後的電阻分佈。
第15A、15B和15C圖繪示在記憶胞的生命週期期間施加多次應力修整操作。
第16A、16B、16C和16D圖繪示可以被使用於應力序列中應力脈衝的波形。
第17A和17B圖繪示不具有應力操作和具有應力操作的編程脈衝的量值範圍。
第18A和18B圖繪示不具有應力操作和具有應力操作的記憶胞的啟動電流（turn-on current）分佈。
第19A和19B圖繪示不具有應力操作和具有應力操作的記憶胞的電阻飄移係數（resistance drift coefficients）。
第20A和20B圖繪示不具有應力操作和具有應力操作的一中間電阻狀態的電阻飄移。
第21A和21B圖繪示在最糟情況下的保留時間（retention time）估計。
第22A和22B圖係以圖解表示在最糟情況下所解出的保留時間。
本發明之實施例的詳細描述並配合參照所附圖式係被提供。理應理解的是，這些特定揭露的結構實施例與方法，並非用以限定本發明，本發明仍可採用其他特徵、元件、方法及實施例來加以實施。較佳實施例的描述，係用以解釋本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可以辨認於上下文的描述中之各種等效變形（equivalent variations）。相同的元件在不同的實施例中，通常稱作具有相同的元件符號。
第1圖繪示包括記憶胞陣列的記憶體電路（例如100）的簡化區塊圖，且此記憶胞陣列包括複數個區塊（例如160）。在一些實施例中，陣列160可包括單階儲存記憶胞（Single Levels of Cells, SLC）。在其他實施例中，陣列160可包括多階儲存記憶胞（Multi-Level Cell, MLC）。
控制器150例如由狀態機（state machine）來實現，控制器150可提供訊號以控制偏壓配置供電電壓的施加，其係產生自或由電壓供應器所提供，或由方塊168所提供，藉此完成此處所述的各種操作。這些操作包括一編程序列和一應力序列(stress sequence)。控制器可以利用如本領域所習知的專用邏輯電路（special-purpose logic circuitry）來實現。在替代的實施例中，控制器包括通用處理器（general-purpose processor），其可以實現於相同的記憶體電路並執行電腦程式以控制裝置的操作。在又一實施例中，控制器可透過專用邏輯電路和通用的處理器之結合來實現。
控制器150包括用以對多個區塊中的被選區塊（例如151）執行編程序列的邏輯單元，其中編程序列例如包括編程／驗證週期（program/verify cycles）的態樣（patterns），此部分之後將搭配第7圖和第8圖作進一步說明。此處所使用之被選區塊是指多個區塊中的一個區塊，其中，在此區塊中的至少一個記憶胞係被施加一編程／驗證週期的編程序列，此編成序列包括一編程脈衝，其係誘導記憶胞的電阻變化。控制器150包括用以將不同態樣的編程／驗證週期分派至多個區塊中的不同區塊的邏輯單元，此部分之後將搭配第8A圖作進一步描述。用以指派不同態樣的邏輯單元可包括由控制器可得到的表單。控制器150包括用以對其中之一的被選區塊施加應力序列（例如153）的邏輯單元，其中應力序列包括施加至此區塊中的記憶胞的應力脈衝，此部分之後將搭配第4圖和第9圖作進一步描述。控制器150可包括用以對多個區塊中的被選區塊執行編程序列和應力序列的邏輯單元。
記憶體電路100包括用以維持多個區塊中針對區塊的統計數據的邏輯單元，統計數據係關於區塊中的記憶胞回應於被指派至此些區塊的編程／驗證週期的態樣的效能（例如170），如結合第7、8及10-13圖進一步所描述。記憶體電路100包括可將統計數據提供至控制器的電路，以及可回應於外部命令而執行邏輯單元以施加應力序列的邏輯單元。記憶體電路100也可以包括用以回應於一外部命令而停止應力序列的邏輯單元。
記憶體電路100亦可包括用以改變被指派至多個區塊中的特定區塊的特定態樣的邏輯單元、用以對多個被選區塊中的一被選區塊施加應力序列以改變所選記憶區塊中的記憶胞效能特性的邏輯單元、用以在施加應力序列後，改變被指派至被選區塊的態樣的邏輯單元、以及用以使邏輯單元回應於統計數據執行施加應力序列的邏輯單元。
由控制器可得的表單可儲存在暫存器（registers）120當中。暫存器可將統計數據儲存在多個區塊中的各個區塊，其中統計數據是關於此些區塊中的記憶胞回應於被指派至此些區塊的編程／驗證週期的態樣的效能。在實現上，統計數據可以被儲存於每一個區塊的記憶胞，其中一相變化記憶體芯片（PCM chip）可以包括多個區塊，且每一個區塊可以包括多頁面的記憶胞。統計數據可以被儲存在頻外（Out Of Band, OOB）區。頻外區通常是指專用於元資訊（meta information）的區域，例如關於壞的區塊（bad blocks）的資訊、錯誤校正碼（Error Correction Code, ECC）的數據以及抹除計數器（erase counters）等。有效負載數據（data payload）於頻外區並不可得。替代地，統計數據可以儲存在記憶體外接的暫存器，例如在一個操作系統中的模組控制器（module controller）、或在一張安全數位卡（Secure Digital card, SD card）中的儲存系統控制器（storage system controller）、或一內嵌式多媒體控制器（Embedded Multi-Media Controller, EMMC）。
統計數據可以包括編程統計數據和應力統計數據。編程統計數據和應力統計數據是由編程序列和應力序列產生，且／或為編程序列和應力序列所使用。一編程序列可以包括在此編程序列的編程／驗證週期中之一編程脈衝（a sequence of program pulses）序列，其中此序列的編程脈衝具有從一最低量值到一最高量值的一範圍。編程統計數據可以包括，對複數個區塊中的每一個區塊而言，一組在此範圍中所選擇的量值，以及數量，當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示此區塊中具有電阻通過一驗證閥值的記憶胞的比例。編程統計數據可以被使用於決定是否或如何執行應力序列。在此區塊中通過驗證的記憶胞的比例可以用百分比或分數表示，對比於被執行編程序列的記憶胞的總數量。
應力統計數據可以包括一應力閥值電阻（stress threshold resistance）、一應力閥值量值（stress threshold magnitude）以及基於應力閥值電阻和應力閥值量值的一應力通過標準（stress passing criterion）。在具有應力閥值量值的編程脈衝施加至記憶胞之後，應力通過標準可以包括具有電阻值低於或高於應力閥值電阻的數個記憶胞。替代地，應力通過標準可以包括數個具有電阻值在電阻值範圍之內的記憶胞。使用於應力通過標準的記憶胞的數量可以用百分比或分數表示，對比於被執行應力修整操作的記憶胞的總數量。
應力閥值量值可以包括一量值以重置記憶胞至非晶相，且當編程／抹除週期被重複地施加以重置記憶胞時，記憶胞可以已經部分地重置電阻值。關於一應力閥值量值以重置記憶胞，應力閥值電阻可以例如是100千歐姆（100 kilo-ohm）。替代地，應力閥值量值可以包括一量值以設置記憶胞至結晶相，且當編程／抹除週期重複地施加以設置記憶胞，記憶胞可以已經部分地設置電阻值。關於一應力閥值量值以設置記憶胞，應力閥值電阻可以例如是1兆歐姆（1 mega-ohm）。
應力閥值量值和此組所選擇的量值可以包括預先決定的值（例如150 uA、175 uA、200 uA），如此一來，不需要儲存所述量值的實際值（actual values）於每一個區塊中的記憶胞，其中uA表示微安培，一個電量單位。替代地，例如，僅儲存儲存在暫存器的索引引用（indexes referencing）之所述量值的實際值於每一個區塊，以最小化儲存開銷（storage overhead）。同樣地，應力閥值電阻可以具有預先決定的值（例如100千歐姆、1兆歐姆），如此一來，不需要儲存實際的電阻值於每一個區塊。替代地，例如，僅儲存儲存在暫存器的索引引用之所述量值的實際值於每一個區塊，以最小化儲存開銷。在具有應力閥值量值的編程脈衝施加至數個記憶胞之後，具有電阻值低於或高於應力閥值電阻的此些記憶胞，以及／或通過驗證的數個記憶胞，可以用百分比或分數表示，進一步最小化儲存開銷。
一列解碼器（row decoder）161耦接至複數條字元線162，其中字元線162沿著記憶體陣列160中的列（rows）排列。用以維持複數個區塊中的區塊的統計數據（例如170）的邏輯單元係耦接至一組頁面緩衝器（page buffers）163，在此實施例中是通過數據匯流排（data bus）167耦接。全域位元線（global bit lines）164耦接至區域位元線（local bit lines）（未繪示），其中區域位元線沿著記憶體陣列160中的行（columns）排列。於匯流排165上的位址（addresses）被供應至此組頁面緩衝器163和列解碼器161。數據通過數據線175被供應至／從記憶體電路上的電路180。於實施例中，記憶體電路可以是一通用的處理器、一專門的應用電路、或一模組的結合，此結合提供系統單芯片（system-on-a-chip）的功能，係由記憶體陣列160所支持。數據通過數據線175被供應至輸入／輸出端或至記憶體電路裝置100內部或外接的其他數據目的地。
記憶體電路100可以包括一控制端111和一輸入／輸出端113。控制端111包括電路以接收控制訊號112且與外接裝置互通，所述控制訊號包括如芯片致能（chip enable）訊號、讀取致能（read enable）訊號、寫入致能（write enable）訊號、命令致能（command enable）訊號、位址致能（address enable）訊號以及定時器（clock）訊號等。輸入／輸出端113使用作為記憶體電路100的輸入端或輸出端，取決於控制訊號112在控制端111接收到的值。輸入／輸出端113包括電路以接收輸入訊號和發送輸出訊號。輸入端可以包括命令訊號、位址訊號以及輸入數據訊號。輸出端可以包括儲存在暫存器120的應力統計數據和編程統計數據，且是可得的，例如通過在暫存器120和輸入／輸出端113之間的訊號125。
記憶體電路100可以包括一命令解碼器115，其中命令解碼器115透過訊號116耦接至控制端111，且透過訊號117耦接至輸入／輸出端113。命令解碼器115可以解碼一命令，以從一外接源（source external）執行應力序列至記憶體電路。此命令由命令／位址／數據訊號114而來，且在輸入／輸出端113上被接收。替代地，控制器150可以施用邏輯單元，以執行應力序列且回應於於內部邏輯單元，以代替從一外接源執行應力序列至記憶體電路的命令。
第2圖繪示相變化記憶胞進行應力循環（cycling stress），從一初始設置狀態到一最終重置狀態的電阻－電流（resistance-current, R-I）曲線圖。曲線(1)顯示在任何應力循環之前的R-I曲線。曲線(2)、(3)與(4)分別顯示在1E4、1E6與1E8次應力的編程／抹除週期之後的R-I曲線。在初始設置狀態和最終重置狀態之間的部分重置狀態（partial-reset states），如箭頭所指示，可以看出曲線右移，表示具有漸增的編程脈衝量值（例如電壓量值、電流量值或功率量值）。R-I曲線右移解釋了在應力循環之後，一個相變化記憶胞需要具有較高量值（較高的電壓量值、較高的電流量值或較高的功率量值）的編程脈衝以達到最終重置狀態，而不是較低量值。當一個相變化記憶胞進行應力循環，全重置狀態（full-reset state）的電阻保持穩定。
第3圖繪示多個相變化記憶胞進行應力循環，從一初始設置狀態（例如100千歐姆）到一最終重置狀態（例如1000千歐姆）的電阻－電流曲線圖。曲線310、320與330代表多個相變化記憶胞需要較低、中等與較高量值的編程脈衝（例如低於50uA、大約50uA與高於50uA），以達到最終重置狀態。藉由施加不同次數的應力循環於記憶胞，R-I曲線可以右移至一較窄的編程量值範圍，此較窄的編程量值範圍是相較於在應力循環之前，R-I曲線原始的編程量值範圍。例如，較高次數的應力循環可以被施加至一第一相變化記憶胞，其需要一較低量值的編程脈衝，如曲線310所示、中等次數的應力循環可以被施加至一第二相變化記憶胞，其需要一中等量值的編程脈衝，如曲線320所示以及較低次數的應力循環可以被施加至一第三相變化記憶胞，其需要一較高量值的編程脈衝，如曲線330所示。
第4A和4B圖繪示在一應力序列施加至多個相變化記憶胞之後，相變化記憶胞從一較寬的編程量值範圍右移至一較窄的編程量值範圍的電阻－電流曲線圖。雖然第4A和4B圖中的編程量值範圍是顯示為電流，但編程量值範圍也可以是電壓或功率。一編程操作包括具有驗證操作之一重複序列的電脈衝（an iterative sequence of electrical pulses）以編程化一PCM單元。所需電脈衝的次數可以變化於PCM單元之間，取決於編程化PCM單元至目標電阻值所需的編程脈衝的量值。在PCM單元的生命週期期間，在一區塊的PCM單元中用於此些PCM單元的編程脈衝量值的範圍會變寬，如此一來，需要更多的重複步驟以編程化PCM單元，且降低編程操作的效能。藉由執行一應力序列至如此處所述的區塊的PCM單元，其中應力序列包括多個編程／抹除週期（例如數百個編程／抹除週期），一較寬的編程量值範圍（例如第4A圖的410）可以右移至一較窄的編程量值範圍（例如第4B圖的420），如此一來，僅需要較少的重複步驟以編程化PCM單元，並改善編程操作的效能。替代地，一不同的編程化序列可以被使用以編程化PCM單元，例如一序列，在每一個重複步驟不遞增編程脈衝的量值，或一序列，其包括在峰值處遞減編程脈衝的量值的步驟。
在如第6圖所示的一ISPP序列中，具有驗證脈衝之一重複序列的編程脈衝被施加至一組記憶胞。若此組的一些記憶胞未通過驗證（例如不符合代表邏輯值的一目標電阻值），則逐漸增加編程脈衝的量值，且此具有驗證脈衝之具有增加量值的編程脈衝被施加至此組中未通過驗證的記憶胞。
在一個實施例中，具有可利用之最大量值的應力脈衝可以在應力修整操作期間被使用於一應力序列，因為在一應力序列中具有較高量值的應力脈衝可以產生較有效率及較有效果的應力修整結果。記憶體電路可以包括硬體電路以提供具有較高量值的應力脈衝，較高量值的應力脈衝是相較於使用在一般設置和重置操作的編程脈衝而言，例如於一ISPP序列，且為了較有效率及較有效果的應力修整，應力修整操作可以使用此具有較高量值的應力脈衝。在一個替代的實施例中，如此處所述的應力修整操作可以使用合適的應力脈衝量值於一般設置和重置操作的編程脈衝，例如於一ISPP序列，然而相較於較高的量值，對於應力修整而言，此量值會是較低效率和較低效果的。於實施例中，如此處所述的應力修整操作可以使用具有不變量值的應力脈衝，或具有可變量值的應力脈衝，其中可變量值的應力脈衝包括逐漸增加的量值和逐漸減少的量值。此外，在實施例中，如此處所述之使用於應力序列的應力脈衝的量值可以與如第16A、16B、16C及16D圖所示的波形（waveforms）結合。
在一個實施例中，如第9圖的範例所示，一應力序列中的多個應力脈衝（例如數百個編程／抹除週期）可以被施加至一被選區塊的記憶胞，此應力序列中的多個應力脈衝沒有任何如在ISPP序列中的驗證脈衝，且沒有如在ISPP序列中，針對每一個編程脈衝的目標電阻值驗證在此被選區塊中的記憶胞的電阻。如結合第9圖進一步所描述，在此應力序列中的多個應力脈衝被施加至記憶胞之後，執行具有應力閥值量值的編程脈衝至記憶胞，且針對一閥值電阻對此被選區塊中的記憶胞的電阻進行驗證。此應力序列可以被重複於未通過驗證的記憶胞，驗證是基於應力閥值量值和此閥值電阻，沒有任何如在ISPP序列中的驗證脈衝，且沒有如在ISPP序列中，針對的每一個編程脈衝的目標電阻值驗證在此被選區塊中的記憶胞的電阻。在一個替代的實施例中，驗證脈衝可以被應用於各個應力脈衝，雖然驗證脈衝對於應力修整可能是沒有效果或沒有效率的，因為驗證脈衝的量值低於適合使用於一般設置和重置操作的編程脈衝（例如於一ISPP序列）的量值，且因此低於對應力修整較有效率及較有效果之較高的量值。此外，驗證脈衝的脈衝寬度可以比適合使用於一般設置和重置操作的編程脈衝（例如於一ISPP序列）的脈衝寬度短，且因此比對應力修整較有效率及較有效果之較長的脈衝寬度短。
第5圖繪示一實施例之用於操作包括一記憶胞區塊的記憶體電路的方法的簡化流程圖。在步驟510，執行編程序列於被選區塊中的記憶胞，其中編程序列包括一態樣的編程／驗證週期。編程序列的編程／驗證週期可以包括一編程脈衝，其誘導記憶胞的電阻變化，以及一驗證步驟，以偵測具有一電阻的記憶胞是否通過一驗證閥值（例如應力閥值電阻）。在一個實施例中，編程序列可以包括一增階型脈衝編程化序列（Incremental Stepped pulse ProPramming sequence, ISPP序列）。一ISPP序列的範例將搭配第6圖作進一步說明。一修飾的ISPP序列的範例將結合第7圖和第8圖進行描述，此範例包括在此ISPP序列中的步驟，以及額外的步驟，以決定執行一應力序列的條件。
一編程序列包括在此編程序列的編程／驗證週期中之一編程脈衝序列，其中此編程脈衝序列具有從一最低量值到一最高量值的一範圍。執行編程序列所產生的統計數據可以包括，對複數個區塊中的每一個區塊而言，一組在此範圍中所選擇的量值，以及數量，當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示此區塊中具有電阻通過一驗證閥值的記憶胞的比例。
在步驟520和530，基於步驟510所產生的統計數據，可以決定執行一應力序列的條件。決定執行一應力序列的條件的範例將結合第10-13圖進行描述。
在步驟540，執行一應力序列至一被選區塊，其中應力序列包括應力脈衝，應力脈衝係被配置以加強（stress）在此區塊中未通過驗證的記憶胞。應力脈衝可以包括編程／抹除週期（program/erase cycles）。一應力序列的範例將結合第9圖進行描述。
第6圖繪示一ISPP序列的簡化流程圖。在步驟610，
具有驗證脈衝之一重複序列的編程脈衝被施加至一組記憶胞，其中編程脈衝具有一量值（例如電壓、電流或功率）。在步驟620，決定是否此組中所有的記憶胞皆通過驗證。在步驟630，若此組的一些記憶胞未通過驗證（例如不符合代表邏輯值的一目標電阻值），則逐漸增加編程脈衝的量值，且屏蔽（mask）此組中通過驗證的記憶胞。在下一次疊代（iteration）中的步驟610，此具有驗證脈衝之具有增加量值的編程脈衝被施加至此組中未通過驗證的記憶胞，且因此未通過驗證的記憶胞在最後一次疊代中不會被屏蔽。當此組中所有的記憶胞皆通過驗證，則此ISPP序列終止。
第7圖繪示執行編程序列於複數個區塊中被選區塊，以編程化此些所被選區塊中的一記憶胞，以及收集統計數據以決定執行一應力序列於此些被選區塊之一的條件的簡化流程圖，使用一修飾的ISPP序列作為範例。當一記憶胞的電阻（Rcell）符合代表一邏輯值的一目標電阻（Rtarget），則此記憶胞被編程化至此邏輯值。目標電阻可以包括一範圍的電阻值，且若記憶胞的電阻落在電阻值的範圍內，則記憶胞具有符合目標電阻的電阻。例如，一個2位元MLC記憶胞可以具有4個電阻值對應於4個邏輯值（例如2位元的00、01、10、11），且目標電阻可以對應於此4個電阻值其中之一。在一編程序列中的每一個編程／驗證週期包括一第一驗證（first verify），以驗證在所被選區塊中的一被選區塊的記憶胞是否具有符合一目標電阻的電阻，該目標電阻代表一邏輯值。
為了收集統計數據以決定執行一應力序列的條件的目的，若一記憶胞的電阻（Rcell）符合一應力閥值電阻（Rth），則此記憶胞通過一第二驗證（second verify）。應力閥值電阻可以是在一範圍的電阻值內，包括電阻值對應於記憶胞之不同的邏輯值，且可以不同於目標電阻值。應力閥值電阻將結合第8圖進行進一步描述。一編程脈衝包括在編程序列的編程／驗證週期中之一編程脈衝序列，其中此編程脈衝序列具有從一最低量值到一最高量值的一範圍。收集的統計數據可以包括，對複數個區塊中的每一個區塊而言，一組在此範圍中所選擇的量值，以及數量，當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示此區塊中具有電阻通過一驗證閥值的記憶胞的比例。
除了第一驗證，在此編程序列中的特定的編程／驗證週期之一第二驗證被施加至此被選區塊中的記憶胞，其中第二驗證具有一編程量值，且此編程量值符合此組所選擇的量值中的一選擇量值。接著可以使用第二驗證比較此被選區塊中的記憶胞的電阻與驗證閥值（例如應力閥值電阻）；以及更新數量，數量是為此被選區塊的比較的結果，其中當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示一被選區塊中具有電阻通過一驗證閥值的記憶胞的比例。
在步驟710，可以從記憶體電路中的暫存器或頻外區讀取應力統計數據和編程統計數據。應力統計數據和編程統計數據將結合第1圖進行進一步描述。在步驟720，具有驗證脈衝之一重複序列的編程脈衝被施加至一組記憶胞，其中編程脈衝具有一量值（例如電壓、電流或功率）。
在步驟730，決定編程脈衝的量值是否符合一組量值中的一量值。若是，接著在步驟740，施加在編程／驗證週期中的一第二驗證至記憶胞，其中第二驗證具有一編程量值，且此編程量值符合此組所選擇的量值中的一選擇量值。當在步驟720中，編程脈衝被施加至記憶胞時，除了第一驗證，施加第二驗證以驗證記憶胞的電阻。接著可以使用第二驗證比較此被選區塊中的記憶胞的電阻與驗證閥值（例如應力閥值電阻）。在一個實施例中，可以計算通過第二驗證的單元的總數量，而在一個替代的實施例中，可以計算未通過第二驗證的單元的總數量。可以藉由通過驗證或未通過驗證的單元的總數量以更新數量，其中當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示此區塊中具有電阻通過一驗證閥值的記憶胞的比例。在步驟745，儲存編程統計數據於暫存器或頻外區，其中編程統計數據包括數量，當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示此區塊中具有電阻通過一驗證閥值的記憶胞的比例。通過驗證或未通過驗證的單元的總數量可以被使用於決定執行一應力序列的條件。
在步驟750，決定記憶胞的電阻（Rcell）是否符合ISPP目標電阻。若是，接著在步驟760，具有電阻符合ISPP目標電阻的記憶胞被邏輯地屏蔽（logically masked），因此這些記憶胞在下一次疊代期間不會被處理。在步驟770，若此組記憶胞中所有的記憶胞都已經被屏蔽，則ISPP序列即停止。若否，在步驟780，逐漸增加編程脈衝的量值，且下一次疊代開始進行於未符合ISPP目標電阻的記憶胞。
在一個實施例中，應力閥值量值指示PCM單元的最小啟動量值，且因此在修飾的ISPP操作中，任何具有量值小於應力閥值量值的編程脈衝可以被跳過。因此相較於傳統的ISPP序列，修飾的ISPP序列可以減少編程化步驟的次數。
在一個實施例中，可以使用修飾的ISPP序列替代ISPP序列，例如結合第6圖所描述的，是為了編程化記憶胞，因此儲存在暫存器的統計數據的應力序列係被更新。在一個替代的實施例中，ISPP序列被使用以編程化記憶胞，而修飾的ISPP序列在編程／驗證週期次數（例如1000或10000次循環）中被週期性地執行。因為R-I曲線的移動是漸進的，因此足以週期性地執行修飾的ISPP序列。
　第8圖繪示在一個修飾的ISPP序列中的編程脈衝和驗證脈衝的範例圖。第8圖顯示4個編程脈衝（例如P1、P2、P3、P4）分別具有4個驗證脈衝（例如V1、V2、V3、V4），施加至記憶胞。當記憶胞通過驗證（例如當Rcell符合Rtarget，如驗證脈衝V4所決定的），則修飾的ISPP序列即停止。若記憶胞未通過驗證，則此修飾的ISPP序列將繼續進行下一次在示出的序列中的編程／驗證週期。在此範例中，記憶胞未通過驗證，如驗證脈衝V1、V2、V3所決定的，所以分別施加編程脈衝P2、P3、P4。　　
在一編程序列中的每一個編程／驗證週期包括一第一驗證，以驗證在被選區塊中的一被選區塊的記憶胞是否具有符合一目標電阻的電阻，該目標電阻代表一邏輯值。在修飾的ISPP序列中，一第二驗證（例如AV3、AV4）可以被施加至此被選區塊中的記憶胞，第二驗證在編程序列中的特定的編程／驗證週期具有一編程量值，且此編程量值符合一組所選擇的量值中的一選擇量值。一第二驗證和一第一驗證可以被施加在兩個編程脈衝之間。可以在驗證脈衝（例如V3）被施加之前先施加第二驗證（例如AV3），因此修飾的ISPP序列將不會在第二驗證被施加之前停止。
在一個實施例中，可以計算通過第二驗證的單元的總數量，而在一個替代的實施例中，可以計算未通過第二驗證的單元的總數量。通過驗證或未通過驗證的記憶胞的總數量可以儲存在記憶體電路中的暫存器或頻外區，用以執行如此處所述的應力序列。
參照第8圖所示的修飾的ISPP序列，若應力閥值電阻（例如1兆歐姆）大於用以編程化記憶胞的目標電阻（例如100千歐姆），則一旦目標電阻符合，此修飾的ISPP序列可能會停止，且因此1兆歐姆的應力閥值電阻將不會被使用在此編程序列，且編程統計數據將不會隨著記憶胞的狀況被更新。
據此， 對於應力修整操作以重置記憶胞至非晶相，其開始於一設置狀態，具有符合第一非設置狀態（first non-set state）的電阻值（例如100千歐姆）的應力閥值是優選的。第一非設置狀態的電阻值是對應於MLC記憶胞的一邏輯值，且相較於其他電阻值，第一非設置狀態的電阻值是較接近於此設置狀態的電阻值，其中其他電阻值是對應於MLC記憶胞的其他邏輯值。
同樣地，對於應力修整操作以設置記憶胞至結晶相，其開始於一重置狀態，具有符合第一非重置狀態（first non-reset state）的電阻值（例如1兆歐姆）的應力閥值是優選的。第一非重置狀態的電阻值是對應於MLC記憶胞的一邏輯值，且相較於其他電阻值，第一非設置狀態的電阻值是較接近於此設置狀態的電阻值，其中其他電阻值是對應於MLC記憶胞的其他邏輯值。
第8A圖繪示以控制器所可以指派的區塊為基礎，在一區塊上不同態樣(pattern)的編程／驗證週期，以及在此些不同態樣內的統計數據收集步驟。
執行包括一第一態樣（例如態樣1）的編程／驗證脈衝之一第一編程序列，第一編程序列包括在此編程序列的編程／驗證週期中之一編程脈衝序列，其中此編程脈衝序列具有從一最低量值（例如一起使電壓電平（starting voltage level）Va）到一最高量值（例如一終止電壓電平（ending voltage level）Va Max）的一編程量值範圍。施加第一編程序列至一記憶胞以誘導此記憶胞的電阻變化，因此此記憶胞的電阻可以符合代表一邏輯值的一目標電阻，如同藉由施加於編程序列的編程／驗證週期中的驗證脈衝所驗證。例如，一個2位元MLC記憶胞可以具有4個電阻值對應於4個邏輯值（例如2位元的00、01、10、11），且目標電阻可以對應於此4個電阻值其中之一。在此範例中，每一個編程脈衝的跨距（step）是一定值ΔV。第一態樣（例如態樣1）之通過的編程脈衝的數量可以藉由Va Max與Va之間的差，除上跨距ΔV加一個額外的週期（additional cycle）的量值來決定。
如第8圖所示的編程量值（例如Va+ΔV、Va+2*ΔV、… Va+9*ΔV）僅作為舉例用。在實施例中，可以有更多或更少的編程量值在包括一態樣的編程／驗證週期的一編程序列中，且在此態樣的編程／驗證週期中的每一個編程脈衝的跨距可以是可變的以取代一定值ΔV。雖然在此範例中編程量值是為電壓，但編程量值也可以是電流或功率。
編程序列包括驗證脈衝於在此態樣的程序／驗證週期的各個編程脈衝中。當記憶胞針對一目標電阻通過驗證，例如當記憶胞的電阻符合如同驗證脈衝所決定的目標電阻，則此編程序列即停止。若記憶胞未通過驗證，則此編程序列繼續跳至此態樣的編程／驗證週期中的下一個編程／驗證週期。
當使用第一態樣（例如態樣1）來執行此包括第一態樣的編程／驗證週期的第一編程序列，統計數據可以被收集，在當編程脈衝的量值符合一組所選擇的量值（例如Va+2*ΔV、Va+4*ΔV、Va+6*ΔV）中的一選擇量值（例如Va+2*ΔV），且被施加至記憶胞的時候。在此組所選擇的量值中的兩相鄰選擇的量值之間可以有多個編程脈衝，其中在兩相鄰選擇的量值之間的多個編程脈衝具有包括多個跨距（例如ΔV’s）的多個編程量值。在一個實施例中，在兩相鄰選擇的量值之間的間隔量值可以是定值（例如25uA）。在一個替代的實施例中，在兩相鄰選擇的量值之間的間隔量值可以是可變的。在一個實施例中，當符合一選擇量值的編程脈衝量值被施加至一區塊的記憶胞中的此記憶胞時，施加一第二驗證以針對一應力閥值電阻驗證此記憶胞的電阻。除了在一編程／驗證週期中的一第一驗證，在此編程序列中的此編程／驗證週期之一第二驗證驗證在一被選區塊中的記憶胞是否符合代表一邏輯值的一目標電阻值。應力閥值電阻將將搭配第8圖作進一步說明。
當具有此組所選擇的量值中的一選擇量值的編程脈衝施加至記憶胞時，具有電阻通過一驗證閥值（例如記憶胞的電阻低於應力閥值電阻）的記憶胞的數量可以被計算。收集統計數據可以包括，對複數個區塊中的每一個區塊而言，一組從編程／驗證序列的編程量值範圍所選擇的量值，以及數量，當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，數量即指示此區塊中具有電阻通過一驗證閥值的記憶胞的比例。當具有此組選擇量值中各個選擇量值的編程脈衝施加至記憶胞時，記憶胞的比例可以源自於具有電阻通過驗證閥值的記憶胞的數量。
使用於後續應力操作中的一應力閥值量值可以從此組所選擇的量值決定，此組所選擇的量值是基於當具有此組中各個選擇量值的編程脈衝施加至記憶胞時，在此區塊中具有電阻低於應力閥值電阻的記憶胞的比例。在一個範例中，在（Va+2*ΔV）的選擇量值下，此區塊中100 %的記憶胞具有低於應力閥值電阻的電阻值，且因此通過驗證。在（Va+4*ΔV）的選擇量值下，此區塊中80% 的記憶胞具有低於應力閥值電阻的電阻值，且因此通過驗證，然而20% 的記憶胞具有大於應力閥值電阻的電阻值，且因此未通過驗證。在（Va+6*ΔV）的選擇量值下，此區塊中20% 的記憶胞具有低於應力閥值電阻的電阻值，且因此通過驗證，然而80%的記憶胞具有大於應力閥值電阻的電阻值，且因此未通過驗證。
應力閥值量值可以被決定，當具有此應力閥值量值的編程脈衝被施加至記憶胞時，使得此區塊中具有電阻通過一驗證閥值之一第一部份的記憶胞多於此區塊中具有電阻未通過此驗證閥值之一第二部份的記憶胞。基於收集的統計數據，在（Va+4*ΔV）的選擇量值下，大部分的記憶胞（例如80 %）具有低於應力閥值電阻的電阻值，且因此通過驗證。據此，應力閥值量值可以被決定是（Va+4*ΔV），使得僅有少部分的記憶胞需要被加強窄化用以編程化記憶胞的編程量值的範圍。
接著，使用此決定的應力閥值量值之一應力修整操作可以被施加至此些少部份的記憶胞（例如20 %），這些記憶胞原先在（Va+4*ΔV）的選擇量值下具有大於應力閥值電阻的電阻，從而導致這些20 %的記憶胞現在在（Va+4*ΔV）的應力閥值量值下具有低於應力閥值電阻的電阻值。因此100 %的記憶胞在（Va+4*ΔV）的應力閥值量值下可以具有低於應力閥值電阻的電阻值，降低PCM單元的單元至單元變異。
在施加應力修整操作之後，執行包括一第二態樣（例如態樣2）的編程／驗證週期之一第二編程序列。由於應力修整操作已造成在（Va+4*ΔV）的應力閥值量值下，100 % 的記憶胞具有低於應力閥值電阻的電阻值，態樣2的最低量值可以從在第一態樣（態樣1）的Va增加到（Va+3*ΔV），其中（Va+3*ΔV）是低於或等於第二態樣的應力閥值量值（例如Va+4*ΔV）。應力閥值量值可以指示記憶胞的最小導通量值（minimum turn-on magnitude），且因此任何編程脈衝的量值低於應力閥值量值可以被跳過，以降低編程化步驟的次數。
由於應力閥值量值被決定為（Va+4*ΔV），具有一最低值（例如Va+2*ΔV）的選擇量值不再有效，因為其現在產生100 %的記憶胞通過驗證。據此，統計數據被更新，從此組所選擇的量值移除具有一最低值（例如Va+2*ΔV）的選擇量值，並且增加一新的選擇量值（例如Va+8*ΔV）至此組所選擇的量值，其中新的選擇量值大於態樣1的最高選擇量值（例如Va+6*ΔV）。
因此，當使用第二態樣（例如態樣2）來執行此包括第二態樣的編程／驗證週期的第二編程序列，統計數據可以被收集，在當編程脈衝的量值符合一組更新的選擇量值（例如Va+4*ΔV、Va+6*ΔV、Va+8*ΔV）中的一選擇量值（例如Va+2*ΔV），且被施加至記憶胞的時候。
第9圖繪示一應力序列的簡化流程圖。應力序列可以包括應力脈衝，係配置以加強在一區塊中未通過驗證的記憶胞，其中應力序列可以包括多個編程／抹除週期，例如數百個編程／抹除週期（步驟910）。在一個實施例中，當具有一應力閥值量值的編程脈衝施加至記憶胞，若記憶胞具有電阻值（Rcell）大於應力閥值電阻（Rth），則記憶胞不會通過驗證。應力閥值量值可以是電壓、電流或功率。
在步驟920，在應力脈衝施加至此區塊中未通過驗證的記憶胞之後，執行具有應力閥值量值的編程脈衝與驗證脈衝至這些記憶胞。在一個實施例中，在具有應力閥值量值的編程脈衝與驗證脈衝施加至這些記憶胞之後，若記憶胞具有電阻值（Rcell）低於應力閥值電阻（Rth），則記憶胞通過驗證。在步驟930，若記憶胞具有電阻值（Rcell）低於應力閥值電阻（Rth），且因此通過驗證，則記憶胞在下一次疊代被邏輯地屏蔽掉。一邏輯罩幕維持指示步驟920的驗證結果。在應力閥值脈衝施加之後，任何仍具有電阻值高於應力閥值電阻的記憶胞不會被屏蔽掉。應力脈衝可以施加至此區塊中具有電阻未通過驗證的記憶胞，如邏輯罩幕所指示的（步驟940）。應力脈衝可以重複於多次疊代中，直到執行應力序列在此區塊的記憶體上的限制已經達到（步驟950）。限制可以包括一時間限制，例如100毫秒、一循環疊代限制（loop iteration limit），例如100，以及一應力循環次數（stress cycle count），例如106 。
若在一特定的區塊或頁面上收到執行一應力序列的命令，並且沒有編程脈衝已經執行在此特定區塊或頁面上，則不需要在此特定區塊或頁面上執行應力修整操作。這種狀況可以藉由檢查統計數據來決定。對於在編程脈衝中所有對應的選擇量值而言，若記憶胞通過驗證的數量是零或0 %，則不需要在此特定區塊或頁面上執行一應力序列。
對於具有初始值的一或多個區塊的相變化記憶胞，其應力統計數據和編程統計數據可以被初始化，其中初始值是儲存在PCM芯片中或芯片外的暫存器或頻外區。初始化應力統計數據和編程統計數據可以從一或多個PCM芯片的廠內統計測量（in-factory statistical measurements）來決定。相較於從被採取的所述統計量測而來的PCM芯片，廠內統計測量可以被施加至更多PCM芯片。例如，從一或多個半導體晶片上的一或多個PCM芯片而來的廠內統計測量可以被施加至此相同晶片上或一批晶片上的所有芯片。
以下提供範例以解釋說明如何使用編程統計數據和應力統計數據執行編程序列和應力序列。在包括一組所選擇的量值（例如150uA、175uA以及200uA）中的選擇量值的編程脈衝被施加至記憶胞之後，廠內統計測量可以包括關於記憶胞的電阻的統計數據。例如，當具有此組所選擇的量值中的一特定量值（例如150uA）的編程脈衝被施加至記憶胞時，此統計測量可能顯示大部分之量測的PCM記憶胞（例如90 %）具有電阻值低於應力閥值電阻（例如100千歐姆）。換言之，在具有此組所選擇的量值中的一特定量值的編程脈衝被施加至記憶胞之後，90 % 之量測的記憶胞具有電阻值低於應力閥值電阻。據此，應力統計數據可以包括初始值：
-　　 應力通過標準＝100 %
-　　 應力閥值量值＝150 uA
-　　 應力閥值電阻＝100 kilo-ohms
其中應力閥值量值被設定成此組所選擇的量值中的此特定量值，且當記憶胞在後續執行一應力序列的期間被部分地編程化，應力通過標準指示此區塊中具有電阻值低於應力閥值電阻之記憶胞的百分比，其中是使用具有此組所選擇的量值中的此特定量值（例如150uA）的編程脈衝進行編程化。　　　　
接著執行一應力修整操作於一區塊的PCM單元，直到當具有此組所選擇的量值中的一特定量值（例如150uA）的編程脈衝被施加至記憶胞時，100 % 的記憶胞具有電阻值低於應力閥值電阻（例如100千歐姆），換言之，直到在具有此組所選擇的量值中的此特定量值的編程脈衝被施加至記憶胞之後，100 % 之量測的記憶胞具有電阻值低於應力閥值電阻。這可以藉由首先，施加如此處所述的應力脈衝來實現，例如施加數百個應力脈衝至此區塊的記憶胞，接著施加具有此組選擇量值中此特定量值的編程脈衝至記憶胞，並針對應力閥值電阻（例如100千歐姆）比較記憶胞的電阻。
由於具有較大量值的一應力序列中的應力脈衝可以產生更有效率的應力修整結果，具有可利用之最大量值的應力脈衝可以在應力修整操作期間被使用。在一個實施例中，如此處所述的應力修整操作可以使用具有量值適合一般設置和重置操作的編程脈衝於記憶胞上，如應力脈衝。在一個替代的實施例中，記憶體電路可以包括硬體電路以提供具有較高量值的應力脈衝，係相較於使用在一般設置和重置操作的編程脈衝而言，且為了更有效率的應力修整，應力修整操作可以使用此具有較高量值的應力脈衝。
使用上述的範例，一記憶胞區塊的編程統計數據可以包括初始值：
所選擇的量值＝150 uA、175 uA、以及200 uA
通過驗證的記憶胞的百分比（percentage of memory cells passing）＝0 %、0 % 以及 0%
其中，在此組所選擇的量值下通過驗證的記憶胞的百分比是0 %，表示由於廠內統計測量，沒有編程序列已經被執行。
第10圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第一個範例中，執行一應力操作之前，通過驗證的記憶胞的比例。在一特定次數的編程／抹除週期（例如1000或10000）之後，一編程序列，例如結合第7圖所描述的，可以被執行至一記憶胞區塊。如第10圖所繪示的，在施加具有此組所選擇的量值（例如150 uA、175 uA以及200 uA）的編程脈衝之後，執行編程序列的結果可以決定具有電阻低於應力閥值電阻的記憶胞的數量分別為100 %、80 % 以及20 %。據此，編程統計數據被更新：
所選擇的量值＝150 uA、175 uA、以及200 uA
通過驗證的記憶胞的百分比＝100 %、80 % 以及20 %
如第10圖所繪示的，五條曲線（例如1010、1020、1030、1040與1050）代表在一記憶胞區塊中100 %的記憶胞。在150 uA的選擇量值下，此區塊中100 %的記憶胞具有低於應力閥值電阻的電阻值，且因此通過驗證。在175 uA的選擇量值下，此區塊中80% 的記憶胞具有低於應力閥值電阻的電阻值，如曲線1020、1030、1040與1050所表示，且因此通過驗證，然而20% 的記憶胞具有大於應力閥值電阻的電阻值，如曲線1010所表示，且因此未通過驗證。在200uA的選擇量值下，此區塊中20% 的記憶胞具有低於應力閥值電阻的電阻值，如曲線1050所表示，且因此通過驗證，然而80%的記憶胞具有大於應力閥值電阻的電阻值，如曲線1010、1020、1030與1040所表示，且因此未通過驗證。
若包括此區塊中的記憶胞的記憶體電路接收到一命令以執行此應力序列，例如結合第9圖所描述的，則記憶體電路可以首先讀取更新的編程統計數據。基於編程統計數據，在175 uA的選擇量值下，大部分的記憶胞（例如80 %）具有低於應力閥值電阻的電阻值，且因此符合在編程脈衝量值下，應力閥值電阻高於175 uA的選擇量值，應力統計數據可以被更新：　　　
-　　 應力通過標準＝100 %
-　　 應力閥值量值＝175 uA
-　　 應力閥值電阻＝100 kilo-ohms
其中應力閥值量值被更新，從150 uA 至 175 uA。
　再者，使用更新的應力統計數據的應力修整操作可以施加至少數的記憶胞（例如20%），這些少數的記憶胞原先在175 uA的選擇量值下具有大於100千歐姆的應力閥值電阻的電阻，從而導致這些20%的記憶胞現在在175 uA的應力閥值量值下具有低於應力閥值電阻的電阻值。因此100 % 的記憶胞在175 uA的應力閥值量值下可以具有低於應力閥值電阻的電阻值，降低PCM單元的單元至單元變異，如第11圖所繪示。
第11圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第一個範例中，執行一應力操作之後，通過驗證的記憶胞的比例。如第10圖所示的曲線（例如1010、1020、1030、1040與1050），代表在此區塊中80 % 的記憶胞在175 uA的選擇量值下，具有低於應力閥值電阻的電阻值，且因此通過驗證。曲線1110代表其他20%的記憶胞現在在175 uA的應力閥值量值下具有低於應力閥值電阻的電阻值。因此，100 %的記憶胞現在在175 uA的應力閥值量值下通過驗證。
隨著應力閥值量值更新至175uA，原先定義的150uA的選擇量值不再有效，因為其現在產生100 %的記憶胞通過驗證。據此，編程統計數據被更新：
所選擇的量值＝175 uA、200 uA、以及225 uA
通過驗證的記憶胞的百分比＝0 %、0 % 以及 0%
其中原先150uA的選擇量值從此組所選擇的量值被移除，且增加一編程選擇的量值225 uA至此組所選擇的量值。
在更多編程／抹除週期之後，應力閥值量值可以再次增加，且另一個修整操作可以被執行，隨著應力閥值量值從175 uA更新至200 uA。修整操作可以只增加應力閥值量值,如結合第2圖所描述的。
第12圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第二個範例中通過驗證的記憶胞的比例。在一特定次數的編程／抹除週期（例如1000或10000）之後，一編程序列，例如結合第7圖所描述的，可以被執行至一記憶胞區塊。如此第二個範例所描述的，在施加具有此組所選擇的量值（例如150 uA、175 uA以及200 uA）的編程脈衝之後，執行編程序列的結果可以決定具有電阻低於應力閥值電阻的記憶胞的數量分別為40 %、20 % 以及0 %。據此，編程統計數據被更新：
所選擇的量值＝150 uA、175 uA、以及200 uA
通過驗證的記憶胞的百分比＝40 %、20 % 以及0 %
如第12圖所繪示的，五條曲線（例如1210、1220、1230、1240與1250）代表在一記憶胞區塊中100 %的記憶胞。在150 uA的選擇量值下，此區塊中40 %的記憶胞具有低於應力閥值電阻的電阻值，如曲線1240與1250所表示，且因此通過驗證，然而60% 的記憶胞具有大於應力閥值電阻的電阻值，如曲線1210、1220與1230所表示，且因此未通過驗證。在175 uA的選擇量值下，此區塊中20% 的記憶胞具有低於應力閥值電阻的電阻值，如曲線1250所表示，且因此通過驗證，然而80% 的記憶胞具有大於應力閥值電阻的電阻值，如曲線1210、1220、1230與1240所表示，且因此未通過驗證。在200uA的選擇量值下，此區塊中100% 的記憶胞具有高於應力閥值電阻的電阻值，如曲線1210、1220、1230、1240與1250所表示，且因此未通過驗證。
若包括此區塊中的記憶胞的記憶體電路接收到一命令以執行此應力序列，例如結合第9圖所描述的，則記憶體電路可以首先讀取更新的編程統計數據。基於編程統計數據，在175 uA的選擇量值下，少部分的記憶胞（例如20 %）具有低於應力閥值電阻的電阻值。換言之，應力序列需要被執行至大部分的記憶胞，以窄化編程脈衝量值的範圍，因為應力修整操作只能增加應力閥值量值，如結合第12圖所描述的。據此，在此情況下沒有應力修整操作被執行。
第13圖繪示記憶胞的電阻－電流曲線圖，且當具有各個選擇量值的編程脈衝被施加至記憶胞時，其指示在第三個範例中通過驗證的記憶胞的比例。在一特定次數的編程／抹除週期（例如1000或10000）之後，一編程序列，例如結合第7圖所描述的，可以被執行至一記憶胞區塊。如此第三個範例所描述的，在施加具有此組所選擇的量值（例如150 uA、175 uA以及200 uA）的編程脈衝之後，執行編程序列的結果可以決定具有電阻低於應力閥值電阻的記憶胞的數量分別為80 %、60 % 以及0 %。據此，編程統計數據被更新：
所選擇的量值＝150 uA、175 uA、以及200 uA
通過驗證的記憶胞的百分比＝80 %、60 % 以及0 %
如第13圖所繪示的，五條曲線（例如1310、1320、1330、1340與1350）代表在一記憶胞區塊中100 %的記憶胞。在150 uA的選擇量值下，此區塊中80 %的記憶胞具有低於應力閥值電阻的電阻值，如曲線1320、1330、1340與1350所表示，且因此通過驗證，然而20% 的記憶胞具有大於應力閥值電阻的電阻值，如曲線1310所表示，且因此未通過驗證。在175 uA的選擇量值下，此區塊中60% 的記憶胞具有低於應力閥值電阻的電阻值，如曲線1330、1340與1350所表示，且因此通過驗證，然而40% 的記憶胞具有大於應力閥值電阻的電阻值，如曲線1310與1320所表示，且因此未通過驗證。在200uA的選擇量值下，此區塊中100% 的記憶胞具有高於應力閥值電阻的電阻值，如曲線1310、1320、1330、1340與1350所表示，且因此未通過驗證。
若包括此區塊中的記憶胞的記憶體電路接收到一命令以執行此應力序列，例如結合第9圖所描述的，則記憶體電路可以首先讀取更新的編程統計數據。基於編程統計數據，在150 uA的選擇量值下，大部分的記憶胞（例如80 %）具有低於應力閥值電阻的電阻值，且在175 uA的選擇量值下，60 %的記憶胞具有低於應力閥值電阻的電阻值。據此，應力統計數據可以被更新：　　　
-　　 應力通過標準＝100 %
-　　 應力閥值量值＝200 uA
-　　 應力閥值電阻＝100 kilo-ohms
其中應力閥值量值被更新，從150 uA 至 200 uA。
再者，使用更新的應力統計數據的應力修整操作可以被施加至20%的記憶胞，這些記憶胞原先在150 uA的選擇量值下具有大於100千歐姆的應力閥值電阻的電阻，從而導致這些記憶胞現在在200 uA的應力閥值量值下具有低於應力閥值電阻的電阻值。因此100 %的記憶胞在200 uA的應力閥值量值下可以具有低於應力閥值電阻的電阻值，降低PCM單元的單元至單元變異。
第14A和14B圖分別繪示不具有應力修整操作和具有應力修整操作在飄移（drift）後的電阻分佈。動態參考（dynamic reference）可以被使用以區分代表MLC PCM單元的兩個邏輯狀態的兩個電阻範圍。隨著電阻分布寬化，在記憶胞的生命週期期間放置一動態參考在記憶胞的兩個電阻範圍之間的困難性增加，因此在記憶胞的生命週期期間，此兩個電阻範圍之間的一餘量（margin）減少。如此處所述的應力修整操作可以窄化電阻分布。如第14A和14B圖中的範例所示，第14A圖所示的記憶胞的電阻－電流曲線圖比第14B圖所示的電阻－電流曲線圖較為分散，其中第14A圖所示的電阻－電流曲線圖不具有應力修整操作，第14B圖所示的電阻－電流曲線圖具有應力修整操作，或者具有應力修整操作的記憶胞的電阻－電流曲線圖比不具有應力修整操作的電阻－電流曲線圖較為收斂（aligned）。
如第14A中的單元電阻v.s.時間圖所示，沒有應力修整操作，代表記憶體的兩個中間MLC狀態的電阻範圍是比較容易隨著時間增加的，因此此電阻範圍之間的一餘量隨著時間減少，且因此放置一動態參考在此電阻範圍之間是比較困難的。相對地，如第14B中的電阻v.s.時間圖所示，具有應力修整操作，代表記憶體的兩個中間MLC狀態（例如狀態1和狀態2）的電阻範圍是比較不容易隨著時間增加的，因此此電阻範圍之間的一餘量比較不容易隨著時間減少，且因此放置一動態參考在此電阻範圍之間是比較容易的。
第15A、15B和15C圖繪示在記憶胞的生命週期期間施加多次應力修整操作。第15A、15B和15C圖各自包括繪示電阻－電流曲線圖的上圖表，以及電阻範圍隨時間變化的下圖表。第15A圖中的上圖表繪示在一第一應力修整操作之後，記憶胞之較分散的電阻－電流曲線圖變得較為收斂。第15B圖中的下圖表繪示對應於此較收斂的電阻－電流曲線圖，代表記憶體的兩個狀態（例如狀態1和狀態2）的電阻範圍是比較不容易隨著時間增加的，因此此電阻範圍之間的一餘量比較不容易隨著時間減少，且因此放置一動態參考在此電阻範圍之間是比較容易的。
第15B圖中的上圖表繪示在此第一應力修整操作之後，再更多次使用（例如編程／抹除週期）後，此較收斂的電阻－電流曲線圖可以變得較為分散。第15B圖中的下圖表繪示對應於第15B圖中的上圖表的此較分散的電阻－電流曲線圖，代表記憶體的兩個狀態（例如狀態1和狀態2）的電阻範圍是比較容易隨著時間增加的，因此此電阻範圍之間的一餘量比較容易隨著時間減少，且因此放置一動態參考在此電阻範圍之間是比較困難的。
第15C圖中的上圖表繪示在一第二應力修整操作之後，記憶胞之如第15B圖中在多次使用後之較分散的電阻－電流曲線圖可以變得較為收斂。第15C圖中的下圖表繪示對應於此較收斂的電阻－電流曲線圖，代表記憶體的兩個狀態（例如狀態1和狀態2）的電阻範圍是比較不容易隨著時間增加的，因此此電阻範圍之間的一餘量比較不容易隨著時間減少，且因此放置一動態參考在此電阻範圍之間是比較容易的。
一般而言，在一個PCM產物的生命週期期間，可以施加多次應力修整操作以收斂電阻－電流曲線圖，且使得兩個電阻範圍之間的餘量比較不容易減少，因此放置一動態參考在此電阻範圍之間是比較容易的。
第16A、16B、16C和16D圖繪示可以被使用於應力序列中應力脈衝的波形。第16A圖繪示正方形波形，可以被使用以重置記憶胞至非晶相，其中波形的量值可以是電壓或電流（例如400 uA）。第16B圖繪示三角波形，可以被使用以設置記憶胞至結晶相，其中波形的量值可以是電壓或電流（例如400 uA）。第16C圖繪示延長的矩形波形，其中波形的量值可以是電壓或電流（例如400 uA），且一個延長的矩形波形的寬度可以是如第16A圖所示的一個正方形波形的寬度的數倍（例如數百倍）。第16D圖繪示延長的斜坡波形，其中波形的量值可以是電壓或電流（例如400 uA），且一個延長的斜坡波形的寬度可以是如第16B圖所示的三角波形的寬度的數倍（例如數百倍）。
第17A和17B圖繪示不具有應力操作和具有應力操作的編程脈衝的量值範圍，從1024記憶胞的實驗結果得到。第17A圖繪示不具有應力修整操作的編程脈衝之一較寬的量值範圍（例如1710），然而第17B圖繪示具有應力修整操作的編程脈衝之一較窄的量值範圍（例如1720）。量值範圍可以是電壓或電流。據此，藉由應力修整操作可以降低編程脈衝的量值範圍的變異。
第18A和18B圖繪示不具有應力操作和具有應力操作的記憶胞的啟動電流（turn-on current）分佈，從1024記憶胞的實驗結果得到，其中記憶胞的電阻大於500千歐姆。第18A圖繪示不具有應力修整操作的一較寬的啟動電流分佈，然而第18B圖繪示具有應力修整操作的一較窄的啟動電流分佈。量值範圍可以是電壓或電流。據此，藉由應力修整操作可以降低啟動電流的變異。
第19A和19B圖繪示不具有應力操作和具有應力操作的記憶胞的電阻飄移係數，從1024記憶胞的實驗結果得到。第19A圖繪示不具有應力修整操作的一較寬範圍的電阻飄移係數，然而第19B圖繪示具有應力修整操作的一較窄範圍的電阻飄移係數。據此，藉由應力修整操作可以降低電阻飄移係數的變異。
第20A和20B圖分別繪示不具有應力操作和具有應力操作的一中間電阻狀態的電阻飄移，從兩組記憶胞的實驗結果得到。第20A圖繪示在一段期間內一第一組的記憶胞（例如151單元）的電阻飄移，其中應力修整操作沒有被執行於此第一組。第20B圖繪示在一段期間內一第二組的記憶胞（例如103單元）的電阻飄移，其中應力修整操作被執行於此第二組。如第20A和20B圖的範例所示，據此，藉由應力修整操作可以降低電阻飄移的變異。
第21A和21B圖繪示在最糟情況下的保留時間（retention time）估計。參照第14A中的單元電阻對時間圖所示，沒有應力修整操作，代表記憶體的兩個中間MLC狀態（例如狀態1和狀態2）的電阻範圍是比較容易隨著時間增加的，因此此電阻範圍之間的一餘量隨著時間減少。描述關於不具有應力操作和具有應力操作的記憶胞的電阻飄移係數並結合第19A和19B圖，是適用於第21A和21B圖。
一第一中間MLC狀態可以具有一第一目標電阻範圍（例如在500千歐姆和600千歐姆之間），且一第二中間MLC狀態可以具有一第二目標電阻範圍（例如在900千歐姆和1000千歐姆之間）。一第一記憶胞可以具有電阻值對應於第一目標電阻範圍的一上限（例如600千歐姆），以及一最大電阻飄移係數。一第二記憶胞可以具有電阻值對應於第二目標電阻範圍的一下限（例如900千歐姆），以及一最小電阻飄移係數。就電阻範圍而言，第一記憶胞相交第二記憶胞的時間點可以估計最糟情況下的保留時間。
第21A圖顯示在初始電阻600千歐姆下的一電阻飄移係數0.08，以及在初始電阻900千歐姆下的一電阻飄移係數0.02，皆不具有應力修整操作。第21B圖顯示在初始電阻600千歐姆下的一電阻飄移係數0.11，以及在初始電阻900千歐姆下的一電阻飄移係數0.09，皆具有應力修整操作。藉由解下列方程式可以估計此最糟情況下的保留時間t：





其中R(t)是在最糟情況下的保留時間t的電阻、R0 是初始電阻、γ是電阻飄移係數。前兩條方程式是針對不具應力修整操作的情況，當中γ分別是0.08和0.02；接下來的兩條方程式則是針對採用應力修整操作的情況，當中γ分別是0.11和0.09。
前兩條方程式的答案顯示，當不採用應力修整操作，其在最糟情況下的保留時間t等於860.7秒。接下來兩條方程式的答案則顯示，當採用應力修整操作，在最糟情況下的保留時間t等於637,621,500秒。因此，藉由施加如此處所述的應力修整操作可以改善保留時間，其改善比例約為740,813（＝637,621,500／860.7）。
第22A和22B圖係繪示以圖解表示在最糟情況下所解出的保留時間。在第22A圖中，兩條曲線代表不具有應力修整操作的兩條方程式在時間點等於860.7秒相交。在第22B圖中，兩條曲線代表具有應力修整操作的兩條方程式並未在曲線圖中相交，因為兩方程式相交在時間點等於637,621,500秒，且此相交點在曲線圖外。
一記憶體控制器可以被耦接至具有一組PCM記憶胞的一記憶體電路。基於系統的可利用性，記憶體控制器可以決定何時或何地開始進行應力修整操作，例如在一系統空閒期間或在此組中一部份未儲存有效數據的相變化記憶胞上。記憶體控制器可以包括一操作系統中的一模組控制器、一張安全數位卡中的儲存系統控制器以及一內嵌式多媒體控制器，或任何硬體，負責控制在記憶體電路上的PCM記憶胞。　　
記憶體控制器可以發出一命令至記憶體電路，以執行應力修整操作於記憶體電路中所有或一些PCM記憶胞。回應於此命令，記憶體電路可以首先接收儲存在記憶體電路或外接至記憶體電路的暫存器的應力統計數據和編程統計數據，接著使用應力統計數據和編程統計數據執行應力修整操作。
在應力修整操作期間，記憶體電路中一些或所有的PCM記憶胞可能正忙碌，並且不能被外接至記憶體電路的一記憶體控制器所使用。萬一記憶體電路需要緊急存取（urgent access），記憶體控制器可以發出一命令至記憶體電路，以停止應力修整操作於記憶體電路中的PCM記憶胞。此命令可以稱作一中斷命令（interrupt command）。
記憶體控制器可以發出一命令至記憶體電路，以要求儲存在記憶體電路中的應力統計數據。回應於此命令，記憶體電路可以提供藉由應力修整操作而更新的應力統計數據至記憶體控制器，或至此記憶體控制器外部的一處理（process）。應力統計數據可以包括一應力閥值電阻、一應力閥值量值以及基於應力閥值電阻和應力閥值量值的一應力通過標準。記憶體控制器可以接收藉由應力修整操作而更新的應力統計數據，並且使用更新的統計數據在記憶體電路中的PCM記憶胞上執行記憶體管理功能。記憶體管理功能可以包括損耗平均技術、熱數據和冷數據分佈以及記憶胞的自我修復。
記憶體控制器可以發送在記憶體電路中的PCM記憶胞的編程統計數據和應力統計數據的初始值至記憶體電路。
雖然本發明係參照較佳實施例及範例揭露如上，然理應理解的是這些實施例之目的係用以解釋說明，並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和後附之申請專利範圍內，當可作各種潤飾與結合。
100‧‧‧記憶體電路
111‧‧‧控制端
112‧‧‧控制訊號
113‧‧‧輸入/輸出端
114‧‧‧命令/位址/數據訊號
115‧‧‧命令解碼器
116、117、125‧‧‧訊號
120‧‧‧用以儲存統計數據的暫存器
150‧‧‧控制器
151‧‧‧用以執行編程序列的邏輯單元
152‧‧‧用以指派不同態樣的編程/驗證週期至不同的區塊的邏輯單元
153‧‧‧用以執行應力序列的邏輯單元
160‧‧‧包括複數個區塊的記憶胞陣列
161‧‧‧列解碼器
162‧‧‧字元線
163‧‧‧頁面緩衝器
164‧‧‧全域位元線
165‧‧‧匯流排
167‧‧‧數據匯流排
168‧‧‧偏壓配置供應電壓
170‧‧‧用以維持統計數據的邏輯
175‧‧‧數據線
180‧‧‧其他電路

Claims (22)

  1. 一種記憶體電路，包括：
    複數個記憶胞之區塊；
    一控制器，包括用以對該些區塊中複數個被選區塊執行複數個編程序列的邏輯單元，該些編程序列包括複數個編程／驗證週期的態樣；以及
    用以將不同態樣的編程／驗證週期指派至該些區塊中不同區塊的邏輯單元。
  2. 如申請專利範圍第1項所述之記憶體電路，更包括用以改變被指派至該些區塊中一特定區塊的一特定態樣的邏輯單元；以及用以維持該些區塊中的區塊的統計數據的邏輯單元，其中該些統計數據係關於該些區塊中的該些記憶胞回應於被指派至該些區塊的該些編程／驗證週期的態樣的效能，且其中該用以指派不同態樣的編程／驗證週期的邏輯單元包括自該控制器取得的一表單。
  3. 如申請專利範圍第1項所述之記憶體電路，更包括用以施加一應力序列至該些被選區塊中的一被選區塊以改變該被選區塊中的記憶胞的效能特性的邏輯單元；以及用以在施加該應力序列後改變被指派至該被選區塊的該些編程／驗證週期的態樣的邏輯單元。
  4. 如申請專利範圍第2項所述之記憶體電路，其中在該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，其中該些統計數據包括：
    對該些區塊的每一者、一組在該範圍中所選擇的量值，以及數量，當具有該組中各個選擇的量值的該些編程脈衝施加至該些記憶胞時，該些數量係指示每一該些區塊中具有電阻通過一驗證閥值之記憶胞的比例。
  5. 如申請專利範圍第4項所述之記憶體電路，其中在該編程序列中的每一該些編程／驗證週期包括一第一驗證，該第一驗證係驗證在該些所被選區塊中的一被選區塊的記憶胞是否具有符合一目標電阻的電阻，該目標電阻代表一邏輯值，更包括：
    用以施加一第二驗證至該被選區塊中的記憶胞的邏輯單元，除了該第一驗證，在該編程序列中的特定的編程／驗證週期之該第二驗證具有一編程量值，該編程量值符合該組所選擇量值中的一選擇量值；
    用以使用該第二驗證以比較該被選區塊中的記憶體單元的電阻與該驗證閥值的邏輯單元；以及
    用以更新該些數量的邏輯單元，該些數量係為該被選區塊之該比較的結果。
  6. 一種記憶體電路，包括：
    複數個記憶胞之區塊；
    一控制器，包括用以對該些區塊中複數個被選區塊執行複數個編程序列的邏輯單元，該些編程序列包括複數個編程／驗證週期的態樣；以及用以維持該些區塊中的區塊的統計數據的邏輯單元，其中該些統計數據係關於該些區塊中的該些記憶胞回應於被指派至該些區塊的該些編程／驗證週期的態樣的效能，且施加一應力序列至該些被選區塊之一，該應力序列包括應力脈衝，該些應力脈衝係施加至該被選區塊中的記憶體單元。
  7. 如申請專利範圍第6項所述之記憶體電路，更包括用以施加該應力序列並回應於該些統計數據的邏輯單元；以及用以提供該些統計數據至該控制器的一電路，並用以回應一外部命令以施加該應力序列的邏輯單元，其中該些編程序列包括一增階型脈衝編程化序列，且該控制器包括用以回應於一外部命令以停止該應力序列的邏輯單元。
  8. 如申請專利範圍第6項所述之記憶體電路，其中該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，該些統計數據包括，對每一該些區塊而言，一組在該範圍中所選擇的量值，以及數量，當具有該組中各個選擇的量值的該些編程脈衝施加至該些記憶胞時，該些數量係指示每一該些區塊中具有電阻通過一驗證閥值之記憶胞的比例，更包括：
    邏輯，對該些區塊的每一者，該邏輯係從該組所選擇的量值　　決定一閥值量值，其中當具有該閥值量值的該些編程脈衝被施加至該些記憶胞時，一第一比例之該些記憶胞具有通過一驗證閥值的電阻，一第二比例之該些記憶胞具有未通過該驗證閥值的電阻，且該區塊中的一第一比例之該些記憶胞係大於該第二比例之該些記憶胞。
  9. 如申請專利範圍第6項所述之記憶體電路，更包括：
    用以驗證該所被選區塊中的記憶體單元是否通過一驗證閥值的邏輯單元，當具有一閥值量值的編程脈衝被施加至該些記憶胞時；
    用以維持一邏輯罩幕的邏輯單元，該邏輯罩幕係指示執行該邏輯以驗證的結果；以及
    用以施加應力脈衝至該所被選區塊中的記憶胞的邏輯單元，該些記憶胞具有未通過該驗證閥值的電阻，如該邏輯罩幕所指示。
  10. 如申請專利範圍第6項所述之記憶體電路，其中該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，其中當具有一閥值量值的編程脈衝被施加至該些記憶胞，該應力序列係施加至該所被選區塊中具有電阻未通過一驗證閥之記憶胞，該控制器包括用以改變被指派至該些區塊中一特定區塊的一特定態樣的邏輯單元，包括：
    增加該範圍的該最低量值，該增加的最低量值係低於或等於該閥值量值。
  11. 如申請專利範圍第6項所述之記憶體電路，其中該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，其中該些統計數據包括，對每一該些區塊而言，一組在該範圍中所選擇的量值，以及數量，當具有該組中各個選擇的量值的該些編程脈衝施加至該些記憶胞時，該些數量係指示每一該些區塊中具有電阻未通過一驗證閥之記憶胞的比例，該控制器包括用以改變被指派至該些區塊中一特定區塊的一特定態樣的邏輯單元，包括：
    　　從該組選擇量值中移除具有一最低數值的一選擇量值；以及
    　　增加一新選擇的量值至該組選擇量值，該新選擇的量值具有大於一最高所選擇的量值之一數值。
  12. 一種記憶體電路，包括：
    複數個記憶胞之區塊；
    一控制器，包括用以對該些區塊中複數個被選區塊執行複數個編程序列的邏輯單元，該些編程序列包括編程／驗證週期的態樣；以及用以維持該些區塊中的區塊的統計數據的邏輯單元，其中該些統計數據係關於該些區塊中的該些記憶胞回應於被指派至該些區塊的該些編程／驗證週期的態樣的效能；以及
    　　邏輯，使用該些統計數據在該些區塊中的區塊上執行記憶體管理功能，該些記憶體管理功能包括一或多個操作，該一或多個操作係選自損耗平均技術、熱數據和冷數據分佈以及記憶胞的自我修復。
  13. 一種操作一記憶體電路的方法，該記憶體電路包括複數個記憶胞之區塊，包括：
    對該些區塊中複數個被選區塊執行複數個編程序列，該些編程序列包括編程／驗證週期的態樣；以及
    　　將不同態樣的編程／驗證週期指派至該些區塊中不同的區塊。
  14. 如申請專利範圍第13項所述之方法，更包括：
    　　改變被指派至該些區塊中一特定區塊的一特定態樣；
    　　維持該些區塊中的區塊的統計數據，該些統計數據係關於該些區塊中的該些記憶胞回應於指派至該些區塊的該些編程／驗證週期的態樣的效能；
    　　施加一應力序列至該些被選區塊中的一被選區塊，藉以改變該被選區塊中的記憶胞的效能特性；以及
    　　在施加該應力序列之後，改變指派至該被選區塊的該些編程／驗證週期的態樣。
  15. 如申請專利範圍第14項所述之方法，其中在該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，且其中該些統計數據包括：
    對每一該些區塊而言，一組在該範圍中所選擇的量值，以及數量，當具有該組中各個選擇的量值的該些編程脈衝施加至該些記憶胞時，該些數量係指示每一該些區塊中具有電阻通過一驗證閥值之記憶胞的比例。
  16. 如申請專利範圍第15項所述之方法，其中在該編程序列中的每一該些編程／驗證週期包括一第一驗證，該第一驗證驗證在該些所被選區塊中的一被選區塊的記憶胞是否具有符合一目標電阻的電阻，該目標電阻代表一邏輯值，更包括：
    施加一第二驗證至該被選區塊中的該些記憶胞，除了該第一驗證，在該編程序列中的特定的編程／驗證週期之該第二驗證具有一編程量值，該編程量值符合該組所選擇量值中的一選擇量值；
    使用該第二驗證比較該被選區塊中的記憶胞的電阻與該驗證閥值；以及
    　　更新該些數量，該些數量係為該被選區塊之該比較的結果。
  17. 一種操作一記憶體電路的方法，該記憶體電路包括複數個記憶胞之區塊，包括：
    執行編程序列於該些區塊中被選區塊，該些編程序列包括編程／驗證週期的態樣；
    　　維持該些區塊中的區塊的統計數據，該些統計數據係關於該些區塊中的該些記憶胞回應於指派至該些區塊的該些編程／驗證週期的態樣的效能；以及
    　　施加一應力序列至該些被選區塊之一，該應力序列包括應力脈衝，該些應力脈衝係施加至該被選區塊中的記憶胞。
  18. 如申請專利範圍第17項所述之方法，更包括執行施加該應力序列以回應於該些統計數據；提供該些統計數據至一控制器，並回應於一外部命令以執行施加該應力序列；以及回應於一外部命令以停止該應力序列，其中該些編程序列包括一增階型脈衝編程化序列。
  19. 如申請專利範圍第17項所述之方法，其中該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，該些統計數據包括，對每一該些區塊而言，一組在該範圍中所選擇的量值，以及數量，當具有該組中各個選擇的量值的該些編程脈衝施加至該些記憶胞時，該些數量係指示每一該些區塊中具有電阻通過一驗證閥值之記憶胞的比例，更包括：
    　　對每一該些區塊而言，從該組所選擇的量值決定一閥值量值，其中當具有該閥值量值的該些編程脈衝被施加至該些記憶胞，一第一比例之該些記憶胞具有通過一驗證閥值的電阻，一第二比例之該些記憶胞具有未通過該驗證閥值的電阻，且該區塊中的一第一比例之該些記憶胞係大於該第二比例之該些記憶胞。
  20. 如申請專利範圍第17項所述之方法，更包括：
    驗證該被選區塊中的該些記憶胞是否通過一驗證閥值，當具有一閥值量值的編程脈衝被施加至該些記憶胞；
    維持一邏輯罩幕，該邏輯罩幕係指示執行該驗證的結果；以及
    施加應力脈衝至該被選區塊中的該些記憶胞，該些記憶胞具有未通過該驗證閥值的電阻，如該邏輯罩幕所指示。
  21. 如申請專利範圍第17項所述之方法，其中該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，其中當具有一閥值量值的編程脈衝被施加至該些記憶胞，該應力序列係施加至該被選區塊中的該些記憶胞，其中該些記憶胞具有未通過一驗證閥電阻，包括改變指派至該些區塊中一特定區塊的一特定態樣，包括：
    增加該範圍的該最低量值，該增加的最低量值係低於或等於該閥值量值。
  22. 如申請專利範圍第17項所述之方法，其中該些編程序列中的一編程序列包括一編程脈衝序列，該編程脈衝序列係在該些編程序列的該些編程／驗證週期中，並具有從一最低量值到一最高量值的一範圍，其中該些統計數據包括，對每一該些區塊而言，一組在該範圍中所選擇的量值，以及數量，當具有該組中各個選擇的量值的該些編程脈衝施加至該些記憶胞時，該些數量係指示每一該些區塊中的該些記憶胞的比例，該些記憶胞具有通過一驗證閥值的電阻，包括改變指派至該些區塊中一特定區塊的一特定態樣，包括：
    　　從該組選擇量值中移除具有一最低數值的一選擇量值；以及
    　　增加一新選擇的量值至該組選擇量值，該新選擇的量值具有大於一最高所選擇的量值之一數值。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10114584B2 (en) * 2014-12-22 2018-10-30 Sandisk Technologies Llc Removing read disturb signatures for memory analytics
US10283511B2 (en) * 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
US10324839B2 (en) * 2017-11-03 2019-06-18 Micron Technology, Inc. Trim setting determination on a memory device
US11114153B2 (en) 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance
US11475950B2 (en) 2020-04-01 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Stressing algorithm for solving cell-to-cell variations in phase change memory
US11670346B2 (en) * 2020-08-31 2023-06-06 Micron Technology, Inc. Memory cell programming including applying programming pulses of different pulse widths to different access lines
KR102838978B1 (ko) * 2023-02-07 2025-07-25 중앙대학교 산학협력단 교차점 메모리 어레이의 쓰기 방법
CN119851744B (zh) * 2025-03-17 2025-07-04 之江实验室 Rram忆阻器的耐久性测试方法、装置、电子设备和介质

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6732221B2 (en) 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US7106120B1 (en) * 2003-07-22 2006-09-12 Sharp Laboratories Of America, Inc. PCMO resistor trimmer
US7236402B2 (en) * 2005-11-30 2007-06-26 Freescale Semiconductor, Inc. Method and apparatus for programming/erasing a non-volatile memory
KR100854970B1 (ko) * 2007-01-08 2008-08-28 삼성전자주식회사 멀티 레벨 셀 플래시 메모리 장치 및 그것의 프로그램 방법
US7477948B1 (en) * 2006-11-06 2009-01-13 Novellus Systems, Inc. Apparatus and methods for precompiling program sequences for wafer processing
KR101498673B1 (ko) 2007-08-14 2015-03-09 삼성전자주식회사 반도체 드라이브, 그것의 데이터 저장 방법, 그리고 그것을포함한 컴퓨팅 시스템
KR20100097407A (ko) * 2009-02-26 2010-09-03 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법
TW201111986A (en) 2009-09-29 2011-04-01 Silicon Motion Inc Memory apparatus and data access method for memories
US8363443B2 (en) * 2010-02-01 2013-01-29 Unity Semiconductor Corporation Circuits and techniques to compensate data signals for variations of parameters affecting memory cells in cross-point arrays
US8374038B2 (en) * 2010-05-04 2013-02-12 Macronix International Co., Ltd. Erase process for use in semiconductor memory device
US8971128B2 (en) * 2013-01-31 2015-03-03 Sandisk Technologies Inc. Adaptive initial program voltage for non-volatile memory
CN104051012B (zh) * 2013-03-15 2017-05-17 北京兆易创新科技股份有限公司 一种存储器擦除的方法和装置
US8879330B1 (en) * 2013-04-30 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with variable verify operations

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