TW201611016A - 移位暫存器電路 - Google Patents

Abstract

一種移位暫存器，包括一上拉控制電路、一上拉電路、一下拉電路以及一下拉控制電路，上拉控制電路係用以輸出第n級控制訊號Q(n)，使上拉電路可根據第n級控制訊號Q(n)輸出第n級閘極控制訊號G(n)，而下拉電路以及下拉控制電路則是在不需要輸出閘極驅動訊號的時段中，將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)穩定於低電壓準位，以避免在不需要輸出閘極控制訊號的時段中驅動錯誤的閘極線，導致誤動作的情況發生。

Description

移位暫存器電路

本發明是有關於一種移位暫存器電路，尤其是有關於一種具有較佳充放電能力之移位暫存器。

習知的移位暫存器係依據其內部之一控制訊號來決定是否輸出一閘極驅動訊號，且在移位暫存器不需要輸出閘極驅動訊號的時段中，將輸出閘極驅動訊號以及控制訊號穩定在低電位，以避免移位暫存器在錯誤的時間輸出閘極驅動訊號而驅動錯誤的閘極線。因此，如何在移位暫存器不需要輸出閘極驅動訊號的時段中，正確且快速的將輸出閘極驅動訊號以及控制訊號穩定在低電位，並減少移位暫存器內部元件因製程偏移或壓力效應(Stress)等因素造成誤動作的情況發生，變成為重要的課題。

為了在移位暫存器不需要輸出閘極驅動訊號的時段中，正確且快速的將輸出閘極驅動訊號以及控制訊號係穩定在低電位，並減少移位暫存器內部元件因製程偏移或壓力效應等因素造成誤動作的情況發生，本發明提出一種移位暫存器電路實施例。

本發明所提出的移位暫存器電路實施例包括一 上拉控制電路、一上拉電路、一下拉控制電路及一下拉電路，上拉控制電路係用以接收一高電壓準位，並依據第n-1級閘極控制訊號決定是否輸出第n級控制訊號；上拉電路與上拉控制電路電性耦接，係用以接收高頻時脈訊號，並依據第n級控制訊號決定是否輸出第n級閘極控制訊號；下拉控制電路與上拉控制電路及上拉電路電性耦接，係用以在非動作期間將第n級控制訊號及第n級閘極控制訊號穩定於一低電壓準位；下拉電路與上拉電路電性耦接，係用以接收第n級閘極控制訊號，並依據第n+1級閘極控制訊號決定是否與下拉控制電路電性耦接。

其中，該下拉控制電路更包括：一第一電晶體，其具有第一端、第二端及控制端，第一電晶體之第一端及第一電晶體之控制端係用以接收高頻時脈訊號；一第二電晶體，其具有第一端、第二端及控制端，第二電晶體之第一端係用以接收高頻時脈訊號，第二電晶體之控制端與第一電晶體之第二端電性耦接，第二電晶體之第二端係用以輸出下拉控制訊號；一第三電晶體，其具有第一端、第二端及控制端，第三電晶體之第一端與第一電晶體之第二端電性耦接，第三電晶體之第二端與低電壓準位電性耦接；一第四電晶體，其具有第一端、第二端及控制端，第四電晶體之第一端與第二電晶體之第二端電性耦接，第四電晶體之第二端與低電壓準位電性耦接；一第五電晶體，其具有第一端、第二端及控制端，第五電晶體之第一端係用以接收第n級控制訊號，第五電晶體之控制端與第二電晶體之第二端電性耦接，係用以接收下拉控制訊號，第五電晶體之第二端與第三電晶體之控制端、第四電晶體之控制端以及下拉電路電性耦接；一第六電 晶體，其具有第一端、第二端及控制端，第六電晶體之第一端與第五電晶體之第二端電性耦接，第六電晶體之控制端與第二電晶體之第二端電性耦接，係用以接收下拉控制訊號，第六電晶體之第二端則與低電壓準位電性耦接；一第七電晶體，其具有第一端、第二端及控制端，第七電晶體之第一端係用以接收第n級閘極控制訊號，第七電晶體之控制端與第二電晶體之第二端電性耦接，係用以接收下拉控制訊號，第七電晶體之第二端與低電壓準位電性耦接；一第八電晶體，其具有第一端、第二端及控制端，第八電晶體之第一端係用以接收高頻時脈訊號，第八電晶體之控制端係用以接收第n級控制訊號，第八電晶體之第二端與第五電晶體之第二端電性耦接；以及一第九電晶體，其具有第一端、第二端及控制端，第九電晶體之第一端係用以接收第n級控制訊號，第九電晶體之控制端係用以接收第n+1級閘極控制訊號，第九電晶體之第二端與低電壓準位電性耦接。

本發明在不需要輸出閘極控制訊號的時段中，利用兩次穩壓的穩壓方式將控制訊號係穩定在低電壓準位，此外，由於下拉控制電路係利用時脈訊號來決定是否將輸出閘極驅動訊號以及控制訊號係穩定在低電位，因此可有效降低因製程偏移導致誤動作發生，又下拉電路係依據閘極控制訊號決定是否將閘極驅動訊號穩定在低電壓準位，因此本發明之移位暫存器電路實施例不僅可快速且正確的將控制訊號穩定在低電壓準位，更大幅提升電路可靠度及容忍製程偏移誤差量，此外更可有效降低下拉電路的壓力效應，進而增進本發明移位暫存器實施例之使用效益。

CK、CK1、CK2‧‧‧高頻時脈訊號

G(n-1)‧‧‧第n-1級閘極控制訊號

G(n)‧‧‧第n級閘極控制訊號

Q(n)‧‧‧第n級控制訊號

G(n+1)‧‧‧第n+1級閘極控制訊號

VGH‧‧‧高電壓準位

VGL1‧‧‧第一低電壓準位

VGL2‧‧‧第二低電壓準位

C‧‧‧電容

A‧‧‧節點

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13‧‧‧電晶體

10‧‧‧上拉控制電路

20‧‧‧上拉電路

30‧‧‧下拉電路

40‧‧‧下拉控制電路

圖1為本發明之時序圖實施例示意圖。

圖2為本發明之移位暫存器實施例示意圖。

圖3為本發明之移位暫存器另一實施例示意圖。

以下配合圖1及圖2來說明本發明之實施例，圖1為本發明實施例所使用之時序圖，其包括高頻時脈訊號CK、第n-1級閘極控制訊號G(n-1)、第n級閘極控制訊號G(n)、第n+1級閘極控制訊號G(n+1)以及第n級控制訊號Q(n)之時序圖。圖2則為本發明移位暫存器之實施例一，其包括一上拉控制電路10、一上拉電路20、一下拉電路30，以及一下拉控制電路40。上拉控制電路10係用以輸出第n級控制訊號Q(n)，使上拉電路20可根據第n級控制訊號Q(n)輸出第n級閘極控制訊號G(n)，而下拉電路30以及下拉控制電路40則是在不需要輸出閘極控制訊號的時段中，將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)穩定於低電壓準位，以避免在不需要輸出閘極控制訊號的時段中驅動錯誤的閘極線，導致誤動作的情況發生。

前述之上拉控制電路10包括一電晶體T1，電晶體T1包括第一端、第二端及控制端，電晶體T1之第一端係用以接收一高電壓準位VGH，電晶體T1之控制端係用以接收第n-1級閘極控制訊號G(n-1)，電晶體T1之第二端係用以輸出第n級控制訊號Q(n)，也就是電晶體T1係用以根據第n-1級閘極控制訊號G(n-1)決定是否將所接收之高電壓準位 VGH輸出為第n級控制訊號Q(n)。

前述之上拉電路20包括一電晶體T2以及一電容C，電晶體T2包括第一端、第二端及控制端，電晶體T2之第一端係用以接收前述之高頻時脈訊號CK，電晶體T2之控制端係用以接收第n級控制訊號Q(n)，電晶體T2之第二端係用以輸出第n級閘極控制訊號G(n)，也就是電晶體T2係用以根據第n級控制訊號Q(n)決定是否將所接收之高頻時脈訊號CK輸出為第n級閘極控制訊號G(n)。此外，電容C具有第一端以及第二端，電容C之第一端與電晶體T2之第二端電性耦接，電容C之第二端與電晶體T2之控制端電性耦接，電容C係用以將第n級閘極控制訊號G(n)補償至第n級控制訊號Q(n)。

前述之下拉電路30包括一電晶體T3，電晶體T3包括第一端、第二端及控制端，電晶體T3之第一端與電晶體T2的第二端電性耦接，係用以接收前述之第n級閘極控制訊號G(n)，電晶體T3之控制端係用以接收前述之第n+1級閘極控制訊號G(n+1)，電晶體T3之第二端係用以與下拉控制電路40之節點A電性耦接，也就是電晶體T3係用以根據第n+1級閘極控制訊號G(n+1)來決定是否將電晶體T2的第二端與下拉控制電路40之節點A電性耦接。

下拉控制電路40包括一電晶體T4，電晶體T4包括第一端、第二端及控制端，電晶體T4之第一端與電晶體T1之第二端電性耦接，係用以接收第n級控制訊號Q(n)，電晶體T4之控制端係用以接收第n+1級閘極控制訊號G(n+1)，電晶體T4之第二端係用以與一第一低電壓準位VGL1電性耦接，也就是電晶體T4係用以根據第n+1級閘極 控制訊號G(n+1)來決定是否將第n級控制訊號Q(n)下拉至第一低電壓準位VGL1。

下拉控制電路40更包括一電晶體T5，電晶體T5包括第一端、第二端及控制端，電晶體T5之第一端及控制端係用以接收前述之高頻時脈訊號CK，也就是電晶體T5係用以根據高頻時脈訊號CK來決定是否將所接收之高頻時脈訊號CK傳送至電晶體T5之第二端。

下拉控制電路40更包括一電晶體T6，電晶體T6包括第一端、第二端及控制端，電晶體T6之第一端係用以接收高頻時脈訊號CK，電晶體T6之控制端係用以與電晶體T5之第二端電性耦接，也就是電晶體T6係用以根據電晶體T5第二端的電壓準位來決定是否將所接收之高頻時脈訊號CK傳送至電晶體T6之第二端並輸出為下拉控制訊號。

下拉控制電路40更包括一電晶體T7，電晶體T7包括第一端、第二端及控制端，電晶體T7之第一端係用以接收高頻時脈訊號CK，電晶體T7之控制端係用以接收第n級控制訊號Q(n)，也就是電晶體T7係根據第n級控制訊號Q(n)來決定是否與下拉控制電路40之節點A電性耦接。

下拉控制電路40更包括一電晶體T8，電晶體T8包括第一端、第二端及控制端，電晶體T8之第一端係用以接收電晶體T5第二端之電壓準位，電晶體T8之控制端係用以接收電晶體T7第二端，也就是節點A之電壓準位，電晶體T8之第二端係用以與第一低電壓準位VGL1電性耦接，也就是電晶體T8係用以根據電晶體T7第二端之電壓準位來決定是否將電晶體T5第二端之電壓準位下拉至第一低電壓準位VGL1。

下拉控制電路40更包括一電晶體T9，電晶體T9包括第一端、第二端及控制端，電晶體T9之第一端係用以接收電晶體T6第二端之電壓準位，電晶體T9之控制端係用以接收電晶體T7第二端之電壓準位，電晶體T9之第二端係用以與第一低電壓準位VGL1電性耦接，也就是電晶體T9係用以根據電晶體T7第二端之電壓準位來決定是否將電晶體T6第二端之電壓準位下拉至第一低電壓準位VGL1。

下拉控制電路40更包括一電晶體T10，電晶體T10包括第一端、第二端及控制端，電晶體T10之第一端係用以接收第n級控制訊號Q(n)，電晶體T10之控制端係用以接收電晶體T6第二端之電壓準位，即下拉控制訊號，電晶體T10之第二端係用以與電晶體T7之第二端節點A電性耦接，也就是電晶體T10係用以根據電晶體T6第二端之電壓準位來決定是否與電晶體T7之第二端節點A電性耦接。

下拉控制電路40更包括一電晶體T11，電晶體T11包括第一端、第二端及控制端，電晶體T11之第一端係用以接收節點A之電壓準位，電晶體T11之控制端係用以接收電晶體T6第二端之電壓準位，電晶體T11之第二端係用以與第一低電壓準位VGL1電性耦接，也就是電晶體T11係用以根據電晶體T6第二端之電壓準位來決定是否將節點A之電壓準位下拉至第一低電壓準位VGL1。

下拉控制電路40更包括一電晶體T12，電晶體T12包括第一端、第二端及控制端，電晶體T12之第一端係用以接收第n級閘極控制訊號G(n)，電晶體T12之控制端係用以接收電晶體T6第二端之電壓準位，電晶體T12之第二端係用以與第二低電壓準位VGL2電性耦接，也就是說電晶 體T12係用以根據電晶體T6第二端之電壓準位來決定是否將第n級閘極控制訊號G(n)下拉至第二低電壓準位VGL2，其中第一低電壓準位VG1之電壓準位低於第二低電壓準位VGL2。

以下將配合圖1及圖2來說明本發明實施例之運作方式。

當高頻時脈訊號CK為高電壓電位時，如圖1所標示之CK1，此時由於只有高頻時脈訊號CK為高電壓電位，因此控制端接收高頻時脈訊號CK之電晶體T5被致動，高頻時脈訊號CK因而傳送至電晶體T5之第二端，因此控制端與電晶體T5之第二端電性耦接之電晶體T6也被致動，高頻時脈訊號CK因而傳送至電晶體T6之第二端並輸出為下拉控制訊號，控制端電性耦接電晶體T6之第二端的電晶體T10、電晶體T11以及電晶體T12即皆被下拉控制訊號致動。電晶體T10此時將第n級控制訊號Q(n)下拉至節點A之電壓準位，又由於電晶體T10之第二端與電晶體T11之第一端電性耦接，因此第n級控制訊號Q(n)此時藉由電晶體T11再次下拉至電晶體T11第二端所電性耦接之第一低電壓準位VG1，而電晶體T12此時則將第n級閘極控制訊號G(n)下拉至第二低電壓準位VGL2，因此此時移位暫存器實施例利用兩次穩壓的方式將第n級控制訊號Q(n)穩定於低電壓準位，第n級閘極控制訊號G(n)也藉由電晶體T12而維持在低電壓準位。

接著，當第n-1級閘極控制訊號G(n-1)為高電壓電位時，控制端接收第n-1級閘極控制訊號G(n-1)的電晶體T1被致動，因此電晶體T1第一端所接收之高電壓準位VGH會傳送至電晶體T1的第二端並輸出為第n級控制訊號 Q(n)，控制端接收第n級控制訊號Q(n)的電晶體T7以及電晶體T2此時也皆被致動。

當高頻時脈訊號CK再度為高電壓電位時，如圖1所標示之CK2，由於電晶體T2與電晶體T7仍被第n級控制訊號Q(n)致動，電晶體T2將所接收之高頻時脈訊號CK傳送至電晶體T2的第二端並輸出為第n級閘極控制訊號G(n)，且由於電容C電性耦接於電晶體T2的控制端及第二端之間，因此電容C會將第n級閘極控制訊號G(n)補償至第n級控制訊號Q(n)，以增加第n級控制訊號Q(n)的驅動能力，此外，電晶體T7將所接收之高頻時脈訊號CK傳送至電晶體T7的第二端，即節點A，因此控制端接收電晶體T7第二端電壓準位之電晶體T8以及電晶體T9被致動，電晶體T8將電晶體T5之第二端下拉至電晶體T8第二端電性耦接之第一低電壓準位VG1，電晶體T9將電晶體T6之第二端下拉至電晶體T9第二端電性耦接之第一低電壓準位VG1，使控制端電性耦接電晶體T6第二端以接收下拉控制訊號之電晶體T10、電晶體T11以及電晶體T12保持關閉，以避免電晶體T10、電晶體T11以及電晶體T12在錯誤的時候被致動，導致在需輸出閘極控制訊號的時段將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)下拉至低電壓準位，發生誤動作的情況。

接著當第n級控制訊號Q(n)回復為低電壓準位，也就是不需要輸出閘極驅動訊號的時段，且第n+1級閘極控制訊號G(n+1)為高電壓電位時，控制端接收第n+1級閘極控制訊號G(n+1)的電晶體T4以及電晶體T3被致動，因此電晶體T4會將第一端所接收之第n級控制訊號Q(n)下拉至 電晶體T4第二端所電性耦接之第一低電壓準位VG1，電晶體T3會將第一端所接收之第n級閘極控制訊號G(n)下拉至電晶體T3第二端所電性耦接之節點A之電壓準位，由於此時電晶體T7皆為關閉，因此節點A為低電壓電位，藉此將第n級閘極控制訊號G(n)維持於低電壓電位，使第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)在不需要輸出閘極控制訊號的時段時有效穩定於低電壓準位，避免錯誤的閘極線被驅動，當下一個高頻時脈訊號CK，也就是圖1所示之CK1再度來臨時，即再次重複上述之運作方式以驅動正確之閘極線。

圖3為本發明之另一移位暫存器實施例，圖3中與圖2中具有相同元件符號之元件具有一樣的動作原理，以下不再贅述。圖3與圖2之差異為圖3之移位暫存器實施例更包括了一電晶體T13，電晶體T13包括第一端、第二端及控制端，電晶體T13之第一端係用以接收電晶體T6第二端之電壓準位，也就是下拉控制訊號，電晶體T13之控制端係用以接收第n-1級閘極控制訊號G(n-1)，電晶體T13之第二端係用以與第二低電壓準位VGL2電性耦接，也就是電晶體T13係根據第n-1級閘極控制訊號G(n-1)決定是否將電晶體T6第二端之電壓準位下拉至第二低電壓準位VGL2。因此當第n-1級閘極控制訊號G(n-1)為高電壓電位時，除了電晶體T1被致能以輸出第n級控制訊號Q(n)外，在本實施例中，電晶體T13亦會被第n-1級閘極控制訊號G(n-1)致能，以將電晶體T6第二端之電壓準位穩定於低電壓電位，即電晶體T13所電性耦接之第二低電壓準位VGL2，以在需要輸出閘極驅動訊號的時段時，將電晶體T10、電晶體T11以及電晶 體T12之控制端穩定於低電壓電位，以避免電晶體T10、電晶體T11以及電晶體T12在錯誤的時段被致動，導致在錯誤的時間將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)下拉至低電壓準位，發生誤動作的情況。

綜以上所述，由於本發明在不需要輸出閘極控制訊號的時段中，利用兩次穩壓的穩壓方式將控制訊號穩定在更低之低電壓準位，此外，下拉控制電路係利用時脈訊號來決定是否將輸出閘極驅動訊號以及控制訊號係穩定在低電位準位，又下拉電路係依據閘極控制訊號決定是否將閘極驅動訊號穩定在低電壓準位，因此本發明之移位暫存器電路實施例不僅可快速且正確的將控制訊號係穩定在低電壓準位，與直接電性耦接高頻時脈訊號或高電壓準位來進行下拉控制之其他移位暫存器相比，更大幅提升電路可靠度及容忍製程偏移誤差量，此外更可有效降低下拉電路的壓力效應，有效增進本發明移位暫存器實施例之使用效益。

惟以上所述，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，凡依本發明申請專利範圍及說明書內容所做之等效變化或修飾，皆仍屬本發明專利涵蓋之範圍內。

CK‧‧‧高頻時脈訊號

G(n-1)‧‧‧第n-1級閘極控制訊號

G(n)‧‧‧第n級閘極控制訊號

Q(n)‧‧‧第n級控制訊號

G(n+1)‧‧‧第n+1級閘極控制訊號

VGH‧‧‧高電壓準位

VGL1‧‧‧第一低電壓準位

VGL2‧‧‧第二低電壓準位

C‧‧‧電容

A‧‧‧節點

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12‧‧‧電晶體

10‧‧‧上拉控制電路

20‧‧‧上拉電路

30‧‧‧下拉電路

40‧‧‧下拉控制電路

Claims (6)

1. 一種移位暫存器電路，其包括：一上拉控制電路，係用以接收一高電壓準位，並依據一第n-1級閘極控制訊號決定是否輸出一第n級控制訊號；一上拉電路，與該上拉控制電路電性耦接，係用以接收一高頻時脈訊號，並依據該第n級控制訊號決定是否輸出一第n級閘極控制訊號；一下拉控制電路，與該上拉控制電路及該上拉電路電性耦接，係用以在非動作期間將該第n級控制訊號及該第n級閘極控制訊號穩定於一低電壓準位；以及一下拉電路，與該上拉電路電性耦接，係用以接收該第n級閘極控制訊號，並依據一第n+1級閘極控制訊號決定是否與該下拉控制電路電性耦接；其中，該下拉控制電路更包括：一第一電晶體，其具有第一端、第二端及控制端，該第一電晶體之第一端及該第一電晶體之控制端係用以接收該高頻時脈訊號；一第二電晶體，其具有第一端、第二端及控制端，該第二電晶體之第一端係用以接收該高頻時脈訊號，該第二電晶體之控制端與該第一電晶體之第二端電性耦接，該第二電晶體之第二端係用以輸出一下拉控制訊號；一第三電晶體，其具有第一端、第二端及控制端，該第三電晶體之第一端與該第一電晶體之第二端電性 耦接，該第三電晶體之第二端與該低電壓準位電性耦接；一第四電晶體，其具有第一端、第二端及控制端，該第四電晶體之第一端與該第二電晶體之第二端電性耦接，該第四電晶體之第二端與該低電壓準位電性耦接；一第五電晶體，其具有第一端、第二端及控制端，該第五電晶體之第一端係用以接收該第n級控制訊號，該第五電晶體之控制端與該第二電晶體之第二端電性耦接，係用以接收該下拉控制訊號，該第五電晶體之第二端與該第三電晶體之控制端、該第四電晶體之控制端以及該下拉電路電性耦接；一第六電晶體，其具有第一端、第二端及控制端，該第六電晶體之第一端與該第五電晶體之第二端電性耦接，該第六電晶體之控制端與該第二電晶體之第二端電性耦接，係用以接收該下拉控制訊號，該第六電晶體之第二端則與該低電壓準位電性耦接；一第七電晶體，其具有第一端、第二端及控制端，該第七電晶體之第一端係用以接收該第n級閘極控制訊號，該第七電晶體之控制端與該第二電晶體之第二端電性耦接，係用以接收該下拉控制訊號，該第七電晶體之第二端與該低電壓準位電性耦接；一第八電晶體，其具有第一端、第二端及控制端，該第八電晶體之第一端係用以接收該高頻時脈訊號，該第八電晶體之控制端係用以接收該第n級控制訊號，該第八電晶體之第二端與該第五電晶體之第二端電 性耦接；以及一第九電晶體，其具有第一端、第二端及控制端，該第九電晶體之第一端係用以接收第n級控制訊號，該第九電晶體之控制端係用以接收該第n+1級閘極控制訊號，該第九電晶體之第二端與該低電壓準位電性耦接。
2. 如請求項1所述之移位暫存器電路，其中，該下拉控制電路更包括：一第十電晶體，其具有第一端、第二端及控制端，該第十電晶體之第一端與該第二電晶體之第二端電性耦接，該第十電晶體之控制端係用以接收該第n-1級閘極控制訊號，該第十電晶體之第二端與該低電壓準位電性耦接。
3. 如請求項1所述之移位暫存器電路，其中，該上拉控制電路更包括：一第十一電晶體，其具有第一端、第二端及控制端，該第十一電晶體之第一端用以接收該高電壓準位，該第十一電晶體之控制端係用以接收第n-1級閘極控制訊號，該第十一電晶體之第二端係用以輸出該第n級控制訊號。
4. 如請求項1所述之移位暫存器電路，其中，該上拉電路更包括：一第十二電晶體，其具有第一端、第二端及控制端， 該第十二電晶體之第一端係用以接收該高頻時脈訊號，該第十二電晶體之控制端係用以接收該第n級控制訊號，該第十二電晶體之第二端係用以輸出該第n級閘極控制訊號；以及一電容，其第一端與該第十二電晶體之第二端電性耦接，其第二端與該第十二電晶體之控制端電性耦接。
5. 如請求項1所述之移位暫存器電路，其中，該下拉電路更包括：一第十三電晶體，其具有第一端、第二端及控制端，該第十三電晶體之第一端係用以接收該第n級閘極控制訊號，該第十三電晶體之控制端係用以接收該第n+1級閘極控制訊號，該第十三電晶體之第二端係用以與該該第五電晶體之第二端電性耦接。
6. 如請求項1所述之移位暫存器電路，其中，該低電壓準位更包括一第一低電壓準位以及一第二低電壓準位。