TW201616638A - 非揮發性記憶體 - Google Patents
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Abstract
非揮發性記憶體設置於包括周邊電路區與記憶胞區的基底上。非揮發性記憶體包括浮置閘極電晶體、電晶體、自對準阻障層、拉伸層以及接觸蝕刻終止層。浮置閘極電晶體設置於記憶胞區。電晶體設置於周邊電路區。自對準阻障層設置於浮置閘極電晶體的浮置閘極上。拉伸層只設置於浮置閘極上。接觸蝕刻終止層覆蓋住整個電晶體。
Description
本發明是有關於一種半導體元件，且特別是有關於一種非揮發性記憶體。
當半導體進入深次微米(Deep Sub-Micron)的製程時，元件的尺寸逐漸縮小，對於記憶體元件而言，也就是代表記憶胞尺寸愈來愈小。另一方面，隨著資訊電子產品(如電腦、行動電話、數位相機或個人數位助理(Personal Digital Assistant，PDA))需要處理、儲存的資料日益增加，在這些資訊電子產品中所需的記憶體容量也就愈來愈大。對於這種尺寸變小而記憶體容量卻需要增加的情形，如何製造尺寸縮小、高積集度，又能兼顧其品質的記憶體元件是產業的一致目標。
非揮發性記憶體元件由於具有使存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
一種習知的非揮發性記憶體，由設置於N井上的兩串接的兩P型金氧半導體電晶體分別作為選擇電晶體與浮置閘極電晶
體所構成。由於只需要形成一層多晶矽，因此此種非揮發性記憶體的製程可以與互補式金氧半導體電晶體的製程整合在一起，而能夠減少製造成本。
然而，在製作出電晶體之後，並在後續製作接觸窗時，需要形成一層接觸蝕刻終止層，此接觸蝕刻終止層會覆蓋記憶胞區的浮置閘極電晶體以及周邊電路區的電晶體。此接觸蝕刻終止層的材質為以電漿增強化學氣相沈積法形成的氮化矽，其會造成浮置閘極電晶體有低開啟電流(Low On Current)以及較差的維持效能(retention performance)。然而，若是變更接觸蝕刻終止層的材質，則會影響到周邊電路區的電晶體的效能。
有鑑於此，本發明提供一種非揮發性記憶體，可以在不影響周邊電路區的電晶體以及記憶胞區的選擇電晶體的效能的情況下，提高浮置閘極電晶體的維持效能。
本發明的非揮發性記憶體，設置於包括周邊電路區與記憶胞區的基底上。非揮發性記憶體包括浮置閘極電晶體、電晶體、自對準阻障層(Self Alignment Barrier,SAB)、拉伸層以及接觸蝕刻終止層。浮置閘極電晶體設置於記憶胞區。電晶體設置於周邊電路區。自對準阻障層設置於浮置閘極電晶體的浮置閘極上。拉伸層只設置於浮置閘極上。接觸蝕刻終止層覆蓋住整個電晶體。
在本發明的一實施例中，上述接觸蝕刻終止層更覆蓋住
浮置閘極電晶體；拉伸層設置於接觸蝕刻終止層與自對準阻障層之間，且完全地環繞浮置閘極。
在本發明的一實施例中，上述拉伸層設置於自對準阻障層上，且部分地環繞浮置閘極。
在本發明的一實施例中，上述接觸蝕刻終止層更覆蓋浮置閘極電晶體；拉伸層設置於浮置閘極與自對準阻障層之間，且完全地環繞浮置閘極；以及襯層設置於拉伸層與浮置閘極之間。
在本發明的一實施例中，上述非揮發性記憶體更包括：選擇閘極電晶體設置於記憶胞區，串接浮置閘極電晶體；以及接觸蝕刻終止層(contact etching stop layer)，覆蓋住整個選擇閘極電晶體。
在本發明的一實施例中，上述接觸蝕刻終止層更覆蓋浮置閘極電晶體；拉伸層設置於接觸蝕刻終止層與自對準阻障層之間，且完全地環繞浮置閘極。
在本發明的一實施例中，上述拉伸層設置於自對準阻障層上，且部分地環繞浮置閘極。
在本發明的一實施例中，上述接觸蝕刻終止層更覆蓋浮置閘極電晶體；拉伸層設置於浮置閘極與自對準阻障層之間，且完全地環繞浮置閘極；以及襯層設置於拉伸層與浮置閘極之間。
在本發明的一實施例中，上述電晶體為核心金氧半導體(core MOS)電晶體或輸入輸出金氧半導體(I/O MOS)電晶體。
在本發明的一實施例中，上述拉伸層之材質為富氮氮化
矽(nitrogen rich silicon nitride)。
在本發明的一實施例中，上述自對準阻障層之材質為氧化矽。
本發明的非揮發性記憶體，設置於包括周邊電路區與記憶胞區的基底上。非揮發性記憶體包括浮置閘極電晶體、電晶體、自對準阻障層、接觸蝕刻終止層。浮置閘極電晶體設置於記憶胞區。電晶體設置於周邊電路區。自對準阻障層設置於浮置閘極電晶體的浮置閘極上；以及接觸蝕刻終止層覆蓋住整個電晶體，並暴露出浮置閘極上的自對準阻障層。
在本發明的一實施例中，上述非揮發性記憶體更包括：選擇閘極電晶體設置於記憶胞區，串接浮置閘極電晶體；以及接觸蝕刻終止層，覆蓋住整個選擇閘極電晶體。
在本發明的一實施例中，上述該自對準阻障層之材質為氧化矽。
在本發明的一實施例中，上述該電晶體為核心金氧半導體(core MOS)電晶體或輸入輸出金氧半導體(I/O MOS)電晶體。
在本發明的非揮發性記憶體中，對應自對準阻障層與接觸蝕刻終止層，而在浮置閘極上設置拉伸層或者移除浮置閘極上的接觸蝕刻終止層，藉此可以在不影響周邊電路區的電晶體以及記憶胞區的選擇電晶體的效能的情況下，提高浮置閘極電晶體的維持效能。其中此拉伸層(較少電子陷入於其中的膜層)可以發揮阻障層的功效，隔離浮置閘極以避免因接觸蝕刻終止層所造成的低
開啟電流的影響。移除浮置閘極上的接觸蝕刻終止層，可以減少電荷損失。並且可以維持周邊電路區的電晶體以及記憶胞區的選擇電晶體的效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧基底
102‧‧‧記憶胞區
104‧‧‧周邊電路區
106‧‧‧浮置閘極電晶體
108‧‧‧選擇閘極電晶體
110‧‧‧電晶體
112‧‧‧自對準阻障層
114、114a、114b‧‧‧拉伸層
116、116a、116b‧‧‧接觸蝕刻終止層
118‧‧‧浮置閘極
120‧‧‧穿隧介電層
122、124、132、140、142‧‧‧摻雜區
126、134、144‧‧‧間隙壁
128‧‧‧選擇閘極
130‧‧‧選擇閘極介電層
136‧‧‧閘極
138‧‧‧閘極介電層
圖1係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。
圖2係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。
圖3係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。
圖4係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。
圖1係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。請參照圖1，本發明的非揮發性記憶體設置於基底100上。基底100例如為矽基底。基底100具有記憶胞區102與周邊電路區104。
非揮發性記憶體包括浮置閘極電晶體106、選擇閘極電晶體108、電晶體110、自對準阻障層112、拉伸層114、接觸蝕刻終止層116。
浮置閘極電晶體106設置於記憶胞區102。浮置閘極電晶體106包括：浮置閘極118、穿隧介電層120、摻雜區122與摻雜區124。浮置閘極118例如設置於基底100上。浮置閘極118的材質例如是多晶矽。穿隧介電層120例如設置於浮置閘極118與基底100之間。穿隧介電層120之材質例如是氧化矽。摻雜區122與摻雜區124，分別設置於浮置閘極118兩側的基底100中。於浮置閘極118的側壁上也可以設置有間隙壁126，間隙壁126的材質例如是氧化矽或氮化矽。
選擇電晶體108設置於記憶胞區102，並串接浮置閘極電晶體106。選擇電晶體108包括：選擇閘極128、選擇閘極介電層130、摻雜區124與摻雜區132。選擇閘極128例如設置於基底100上。選擇閘極介電層130例如設置於選擇閘極128與基底100之間。選擇閘極介電層130之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。穿隧介電層120與選擇閘極介電層130之厚度例如是相同或不同。摻雜區124與摻雜區132分別設置於選擇閘極128兩側的基底100中，其中浮置閘極電晶體106、選擇電晶體108共用摻雜區124。於選擇閘極128的側壁上也可以設置有間隙壁134，間隙壁134的材質例如是氧化矽或氮化矽。
電晶體110設置於周邊電路區104。電晶體110包括：閘極136、閘極介電層138、摻雜區140與摻雜區142。閘極136例如設置於基底100上。閘極介電層138例如設置於閘極136與基底100之間。閘極介電層138之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。摻雜區140與摻雜區142分別設置於閘極136兩側的基底100中。於閘極136的側壁上也可以設置有間隙壁144，間隙壁144的材質例如是氧化矽或氮化矽。
電晶體110例如是輸入輸出金氧半導體(I/O MOS)電晶體或核心金氧半導體(core MOS)電晶體。以40奈米製程為例，當電晶體110為核心金氧半導體(core MOS)電晶體時，則閘極介電層138之厚度例如是20Å~30Å。當電晶體110為輸入輸出金氧半導體(I/O MOS)電晶體時，則閘極介電層138之厚度例如是50Å~70Å。
浮置閘極電晶體106、選擇閘極電晶體108以及電晶體110可為N型電晶體或P型電晶體之其中之一。
自對準阻障層112設置於浮置閘極電晶體106的浮置閘極118上。自對準阻障層112的材質例如是氧化矽。自對準阻障層112包覆浮置閘極118。
接觸蝕刻終止層116覆蓋住整個電晶體110與整個選擇電晶體108，接觸蝕刻終止層116更覆蓋住浮置閘極電晶體106。接觸蝕刻終止層116的材質例如是氮化矽。
拉伸層(tensile layer)114只設置於浮置閘極118上。在本發明中，拉伸層114是指使較少電子陷入於其中的膜層。亦即，拉伸層114的材質為較不易使電子陷入於其中的材質，例如富氮氮化矽(nitrogen rich silicon nitride)，其中拉伸層其材質的折射率小於2(Refractive index<2)。
拉伸層114設置於接觸蝕刻終止層116與自對準阻障層112之間，且完全地環繞浮置閘極118。此拉伸層114可以發揮阻障層的功效，隔離浮置閘極118以避免因接觸蝕刻終止層116所造成的低開啟電流(Low On Current)的影響。
本發明的非揮發性記憶體中，由於在接觸蝕刻終止層116與浮置閘極118之間設置了拉伸層114。而電晶體110與選擇電晶體108上則不設置拉伸層114，因此可以在不影響周邊電路區104的電晶體110以及記憶胞區102的選擇電晶體108的效能的情況下，提高浮置閘極電晶體106的維持效能(retention performance)。而且，藉由設置了拉伸層114，也可以減少自對準阻障層112的厚度。
圖1所示的非揮發性記憶體的製作流程如下：在浮置閘極電晶體106、選擇電晶體108以及電晶體110完成後，於基底100上形成一層介電材料層。接著，圖案化介電材料層，只留下浮置閘極電晶體106上的介電材料層，而形成自對準阻障層112。再於基底100上形成一層拉伸材料層，以用於形成自對準阻障層112的光罩來圖案化拉伸材料層，而形成拉伸層114。之後，於基底
100上形成接觸蝕刻終止層116。由於不需要額外的光罩來形成拉伸層114，因此可以與現有製程整合在一起，而不會影響到周邊元件的效能。
在上述實施例中，以在記憶胞區102具有浮置閘極電晶體106、選擇閘極電晶體108為例做說明。當然本發明也可以適用於記憶胞區102只設置有浮置閘極電晶體106的例子。
圖2係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。在本實施例中，構件與圖1所示之非揮發性記憶體相同者，給予相同的符號，並省略其說明。
圖2所示之非揮發性記憶體與圖1所示之非揮發性記憶體不同點在於拉伸層、接觸蝕刻終止層的設置位置不同。
如圖2所示，接觸蝕刻終止層116a只覆蓋住整個電晶體110與整個選擇電晶體108。但是接觸蝕刻終止層116a未覆蓋住浮置閘極118，而將自對準阻障層112暴露出來。接觸蝕刻終止層116a的材質例如是氮化矽。
拉伸層114a設置於自對準阻障層112上，且部分地環繞浮置閘極118。拉伸層114a是指使較少電子陷入於其中的膜層。亦即，拉伸層114a的材質為較不易使電子陷入於其中的材質，例如富氮氮化矽(nitrogen rich silicon nitride)，其中拉伸層其材質的折射率小於2(Refractive index<2)。
本發明的非揮發性記憶體中，浮置閘極118上沒有覆蓋接觸蝕刻終止層116a且覆蓋有拉伸層114a，而可以避免因接觸蝕
刻終止層116a所造成的低開啟電流(Low On Current)的影響。電晶體110與選擇電晶體108上則不設置拉伸層114a，因此可以在不影響周邊電路區104的電晶體110以及記憶胞區102的選擇電晶體108的效能的情況下，提高浮置閘極電晶體106的維持效能(retention performance)。而且，若設置了拉伸層114a，也可以減少自對準阻障層112的厚度。
圖2所示的非揮發性記憶體的製作流程如下：在浮置閘極電晶體106、選擇電晶體108以及電晶體110完成後，於基底100上形成一層介電材料層。接著，圖案化介電材料層，只留下浮置閘極電晶體106上的介電材料層，而形成自對準阻障層112。於基底100上形成一層接觸蝕刻終止材料層。以用於形成自對準阻障層112的光罩來圖案化接觸蝕刻終止材料層(只移除自對準阻障層112上的接觸蝕刻終止材料層)，而形成接觸蝕刻終止層116a。再於基底100上形成一層拉伸材料層，以用於形成自對準阻障層112的光罩來圖案化拉伸材料層(使用不同的光阻特性，只留下自對準阻障層112上的拉伸材料層)，而形成拉伸層114a。由於不需要額外的光罩來形成接觸蝕刻終止層116a、拉伸層114a，因此可以與現有製程整合在一起，而不會影響到周邊元件的效能。
圖3係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。在本實施例中，構件與圖1所示之非揮發性記憶體相同者，給予相同的符號，並省略其說明。
圖3所示之非揮發性記憶體與圖1所示之非揮發性記憶體
不同點在於自對準阻障層、拉伸層、接觸蝕刻終止層的設置位置不同。
如圖3所示，浮置閘極118的側壁上未設置有間隙壁。
自對準阻障層(Self Alignment Barrier,SAB)112設置於浮置閘極電晶體106的浮置閘極118上。自對準阻障層112的材質例如是氧化矽。自對準阻障層112包覆浮置閘極118。
接觸蝕刻終止層116覆蓋住整個電晶體110與整個選擇電晶體108，且接觸蝕刻終止層116更覆蓋住浮置閘極電晶體106。接觸蝕刻終止層116的材質例如是氮化矽。
拉伸層(tensile layer)114b只設置於浮置閘極118上。在本發明中，拉伸層114b是指使較少電子陷入於其中的膜層。亦即，拉伸層114b的材質為較不易使電子陷入於其中的材質，例如富氮氮化矽(nitrogen rich silicon nitride)，其中拉伸層其材質的折射率小於2(Refractive index<2)。
拉伸層114b設置於浮置閘極118與自對準阻障層112之間，且完全地環繞浮置閘極118。於拉伸層114b與浮置閘極118之間更設置有襯層146。此拉伸層114b可以發揮阻障層的功效，隔離浮置閘極118以避免因接觸蝕刻終止層116所造成的低開啟電流(Low On Current)的影響。
本發明的非揮發性記憶體中，由於在浮置閘極118與自對準阻障層112之間設置了拉伸層114b。而電晶體110與選擇電晶體108上則不設置拉伸層114b，因此可以在不影響周邊電路區
104的電晶體110以及記憶胞區102的選擇電晶體108的效能的情況下，提高浮置閘極電晶體106的維持效能(retention performance)。而且，藉由設置了拉伸層114b，也可以減少自對準阻障層112的厚度。
圖3所示的非揮發性記憶體的製作流程如下：在浮置閘極118、選擇閘極128以及閘極136完成後，於基底100上依序形成一層襯墊材料層與一層拉伸材料層。接著，以用於形成浮置閘極的光罩來圖案化襯墊材料層與拉伸材料層，只留下位於浮置閘極118上的襯層146與拉伸層114b。於基底100上形成一層介電材料層。接著，圖案化介電材料層，只留下浮置閘極電晶體106上的介電材料層，而形成自對準阻障層112。再於基底100上形成接觸蝕刻終止層116。同樣的可以與現有製程整合在一起，而不會影響到周邊元件的效能。
圖4係為本發明的一較佳實施例的非揮發性記憶體的剖面圖。在本實施例中，構件與圖1所示之非揮發性記憶體相同者，給予相同的符號，並省略其說明。
圖4所示之非揮發性記憶體與圖1所示之非揮發性記憶體不同點在於沒有設置拉伸層、且觸蝕刻終止層的設置位置不同。
如圖4所示，接觸蝕刻終止層116覆蓋住整個電晶體110與整個選擇電晶體108。但是接觸蝕刻終止層116b未覆蓋於浮置閘極118上方，並暴露出浮置閘極118上的自對準阻障層112。
本發明的非揮發性記憶體中，浮置閘極118上沒有覆蓋
接觸蝕刻終止層116b，可以減少電荷損失，並避免因接觸蝕刻終止層116b所造成的低開啟電流(Low On Current)的影響，提高浮置閘極電晶體106的維持效能(retention performance)。
圖4所示的非揮發性記憶體的製作流程如下：在浮置閘極電晶體106、選擇電晶體108以及電晶體110完成後，於基底100上形成一層介電材料層。接著，圖案化介電材料層，只留下浮置閘極電晶體106上的介電材料層，而形成自對準阻障層112。於基底100上形成一層接觸蝕刻終止材料層。以用於形成自對準阻障層112的光罩來圖案化的接觸蝕刻終止材料層(使用不同的光阻特性，只移除自對準阻障層112上的接觸蝕刻終止材料層)，而形成接觸蝕刻終止層116b。由於不需要額外的光罩來形成接觸蝕刻終止層116b，因此可以與現有製程整合在一起，而不會影響到周邊元件的效能。
綜上所述，在本發明的非揮發性記憶體中，對應自對準阻障層與接觸蝕刻終止層，而在浮置閘極上設置拉伸層或者移除浮置閘極上的接觸蝕刻終止層，藉此可以在不影響周邊電路區的電晶體以及記憶胞區的選擇電晶體的效能的情況下，提高浮置閘極電晶體的維持效能。其中此拉伸層(較少電子陷入於其中的膜層)可以發揮阻障層的功效，隔離浮置閘極以避免因接觸蝕刻終止層所造成的低開啟電流的影響。移除浮置閘極上的接觸蝕刻終止層，可以減少電荷損失。並且可以維持周邊電路區的電晶體以及記憶胞區的選擇電晶體的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧記憶胞區
104‧‧‧周邊電路區
106‧‧‧浮置閘極電晶體
108‧‧‧選擇閘極電晶體
110‧‧‧電晶體
112‧‧‧自對準阻障層
114‧‧‧拉伸層
116‧‧‧接觸蝕刻終止層
118‧‧‧浮置閘極
120‧‧‧穿隧介電層
122、124、132、140、142‧‧‧摻雜區
126、134、144‧‧‧間隙壁
128‧‧‧選擇閘極
130‧‧‧選擇閘極介電層
136‧‧‧閘極
138‧‧‧閘極介電層
Claims (15)
- 一種非揮發性記憶體，設置於包括一周邊電路區與一記憶胞區的一基底上，包括：一浮置閘極電晶體，設置於該記憶胞區；一電晶體，設置於該周邊電路區；一自對準阻障層，設置於該浮置閘極電晶體的一浮置閘極上；一拉伸層，只設置於該浮置閘極上；以及一接觸蝕刻終止層，覆蓋住整個該電晶體。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該接觸蝕刻終止層更覆蓋住該浮置閘極電晶體；該拉伸層，設置於該接觸蝕刻終止層與該自對準阻障層之間，且完全地環繞該浮置閘極。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該拉伸層設置於該自對準阻障層上，且部分地環繞該浮置閘極。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該接觸蝕刻終止層更覆蓋該浮置閘極電晶體；該拉伸層，設置於該浮置閘極與該自對準阻障層之間，且完全地環繞該浮置閘極；以及一襯層，設置於該拉伸層與該浮置閘極之間。
- 如申請專利範圍第1項所述之非揮發性記憶體，更包括：一選擇電晶體，設置於該記憶胞區，串接該浮置閘極電晶體；以及 該接觸蝕刻終止層，覆蓋住整個該選擇電晶體。
- 如申請專利範圍第5項所述之非揮發性記憶體，其中該接觸蝕刻終止層更覆蓋該浮置閘極電晶體；該拉伸層，設置於該接觸蝕刻終止層與該自對準阻障層之間，且完全地環繞該浮置閘極。
- 如申請專利範圍第5項所述之非揮發性記憶體，其中該拉伸層設置於該自對準阻障層上，且部分地環繞該浮置閘極。
- 如申請專利範圍第5項所述之非揮發性記憶體，其中該接觸蝕刻終止層更覆蓋該浮置閘極電晶體；該拉伸層，設置於該浮置閘極與該自對準阻障層之間，且完全地環繞該浮置閘極；以及一襯層，設置於該拉伸層與該浮置閘極之間。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該電晶體為核心金氧半導體電晶體或輸入輸出金氧半導體電晶體。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該拉伸層之材質為富氮氮化矽。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該自對準阻障層之材質為氧化矽。
- 一種非揮發性記憶體，設置於包括一周邊電路區與一記憶胞區的一基底上，包括：一浮置閘極電晶體，設置於該記憶胞區；一電晶體，設置於該周邊電路區； 一自對準阻障層，設置於該浮置閘極電晶體的一浮置閘極上；以及一接觸蝕刻終止層，覆蓋住整個該電晶體，並暴露出該浮置閘極上的該自對準阻障層。
- 如申請專利範圍第12項所述之非揮發性記憶體，更包括：一選擇電晶體，設置於該記憶胞區，串接該浮置閘極電晶體；以及該接觸蝕刻終止層，覆蓋住整個該選擇電晶體。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該自對準阻障層之材質為氧化矽。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該電晶體為核心金氧半導體電晶體或輸入輸出金氧半導體電晶體。
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-
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