TW201616556A - 晶圓級晶片尺寸封裝結構的製造方法 - Google Patents

Abstract

一種晶圓級晶片尺寸封裝結構的製造方法，包括：提供包含多個半導體元件的晶圓，這些半導體元件中的一半導體元件具有主動面與背面，並且主動面上定義主動區與外部區，主動區內已設有第一電極及第二電極，且外部區區分為切割部與通道部；形成圖案化保護層於主動面上，圖案化保護層具多個開口以暴露第一電極、第二電極以及通道部；對背面執行薄化製程；形成背電極層於背面；執行選擇性蝕刻製程，以在通道部形成溝槽，並暴露背電極層；透過所述溝槽形成連接背電極層的導電結構；以及沿切割部執行切割步驟。

Description

晶圓級晶片尺寸封裝結構的製造方法

本發明係有關於一種半導體封裝製程，特別是指一種晶圓級晶片尺寸封裝結構的製造方法。

在過去的數十年中，半導體製程與封裝技術，都有很顯著的進步。然而，對於功率元件而言，大部分還是使用傳統的封裝製程，例如以TO、小外型晶體管(SOT)、小尺寸貼片封裝(SOP)、四方平面無引腳封裝(QFN)等封裝方式。在這些封裝方式中，多數還是利用金屬線，如鋁，銅或金，以電性連接其他外部元件，再利用環氧樹脂將晶片包裹在塑封體內。

然而，傳統封裝技術也衍生一些問題，例如造成電阻、寄生電容和電感增加，以致於使晶片在運作時產生較大的熱能，而且這些熱能並無法被即時移除，從而影響晶片的性能。其次，塑封體本身也會增加元件尺寸，不符合半導體元件朝向輕、薄、短、小方向發展的要求。另外，在上述所提到的多種封裝製程中，大部分都是以單顆晶片來進行封裝，因此生產效率較低且封裝成本較高。

晶圓級晶片尺寸封裝(Wafer Level Chip Scale Packaging)是一種新型封裝技術。封裝後，成品的尺寸完全等同或稍微大於晶片尺寸，而且是以整個晶圓來進行批量封裝。因此，以晶圓級晶片尺寸封裝技術來對功率元件進行封裝，為現今業界極欲發展的技 術。

本發明實施例在於提供一種晶圓級晶片尺寸封裝結構的製造方法，其藉由在切割區的通道部中配置導電結構，來連接半導體元件的背電極層。此外，切割部並未配置導電結構，在執行切割步驟時，是沿著切割部切割，以分離多個封裝結構。

本發明其中一實施例所提供的一種晶圓級晶片尺寸封裝結構的製造方法包括下列步驟。首先，提供一晶圓，晶圓包含多個半導體元件，其中多個半導體元件中的一第一半導體元件具有一主動面與一背面，且主動面具有一主動區與一外部區，所述主動區設有第一電極及第二電極，所述外部區區分為一切割部與一通道部。後續，形成圖案化保護層於主動面上，其中圖案化保護層具多個開口以暴露第一電極、第二電極以及通道部。接著，對第一半導體元件背面執行薄化製程，再將背電極層形成於第一半導體元件的背面。執行選擇性蝕刻製程，以在通道部形成一溝槽，以暴露背電極層。接著，透過所述溝槽形成導電結構以連接背電極層。沿所述切割部執行切割步驟。

本發明的有益效果在於，本發明實施例所提供的晶圓級晶片尺寸封裝結構的製造方法，其藉由在外部區的通道部形成溝槽，並形成導電結構來連接背電極層。背電極層可藉由導電結構而電性連接於其他電子元件。

另外，當執行切割步驟時，是沿著切割部進行切割。也就是說，當利用切割機對切割區的外側部進行切割時，切割機的刀具是對半導體材料與較薄的背電極層進行切割，而非直接對厚的金屬材料進行切割，可降低刀具的耗損率。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

100‧‧‧晶圓

1、1’‧‧‧第一半導體元件

2、2’‧‧‧第二半導體元件

10‧‧‧主動面

11、11’‧‧‧背面

103、203‧‧‧第一電極

104、204‧‧‧第二電極

101、201‧‧‧外部區

101h‧‧‧溝槽

102、202‧‧‧主動區

101a‧‧‧切割部

101b‧‧‧通道部

12‧‧‧圖案化保護層

12a~12e‧‧‧開口

13‧‧‧背電極層

20‧‧‧導電結構

21、21’‧‧‧第一焊墊

22、22’‧‧‧第二焊墊

14‧‧‧金屬障壁層

15‧‧‧光阻層

15a‧‧‧第一開口圖案

15b‧‧‧第二開口圖案

15c‧‧‧第三開口圖案

16a~16d‧‧‧第一金屬結構

17a~17c‧‧‧第二金屬結構

3‧‧‧導線架

30‧‧‧晶粒座

S100~S106、S200~S209‧‧‧流程步驟

4、4’、5‧‧‧切割線

M1、M2‧‧‧封裝結構

W‧‧‧溝槽寬度

圖1為本發明一實施例的晶圓級晶片尺寸封裝結構的製造方法的流程圖。

圖2A顯示晶圓的俯視圖。

圖2B顯示圖2A中的第一半導體元件與第二半導體元件的放大圖。

圖2C顯示圖2B沿I-I剖面線的剖面示意圖。

圖3顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部剖面示意圖。

圖4顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部剖面示意圖。

圖5顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部剖面示意圖。

圖6顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部剖面示意圖。

圖7A顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部剖面示意圖。

圖7B顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部俯視示意圖。

圖8A顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部剖面示意圖。

圖8B顯示本發明一實施例的晶圓級晶片尺寸封裝結構在圖1的步驟中的局部俯視示意圖。

圖9為本發明另一實施例的晶圓級晶片尺寸封裝結構的製造方法的流程圖。

圖10A顯示第一半導體元件的俯視示意圖。

圖10B顯示圖10A沿H-H剖面線的剖面示意圖。

圖10C至圖10J顯示本發明實施例的晶圓級晶片尺寸封裝結構在 圖9的步驟中的剖面示意圖。

圖10K顯示本發明實施例的切割後的晶圓級晶片尺寸封裝結構的剖面示意圖。

圖10L顯示本發明一實施例的晶圓級晶片尺寸封裝結構進行切割後的俯視示意圖。

圖11顯示本發明實施例經過切割後的封裝結構放置於導線架的俯視示意圖。

以下是藉由特定的具體實例來說明本發明所揭露“晶圓級晶片尺寸封裝結構的製造方法”的實施方式，熟悉此技藝的相關人士可由本說明書所揭示的內容輕易瞭解本發明的優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明的精神下進行各種修飾與變更。另外，本發明的圖式僅為簡單說明，並非依實際尺寸描繪，亦即未反應出相關構成的實際尺寸，先予敘明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所揭示的內容並非用以限制本發明的技術範疇。

請參閱圖1，其顯示本發明一實施例的晶圓級晶片尺寸封裝結構的製造方法的流程圖。

在步驟S100中，提供晶圓100。構成晶圓100的材料通常為矽，但也可以是其他半導體材料，例如砷化鎵。在本發明實施例中，晶圓100的厚度大約是350至680μm。請配合參照圖2A，其顯示晶圓的俯視圖。在本發明實施例中，晶圓100已經完成元件製作的製程，且包括多個半導體元件。

在本發明實施例中，以多個半導體元件中的其中一第一半導體元件1與第二半導體元件2為例，來詳細說明本發明實施例晶圓級晶片尺寸封裝結構的製造方法。第一半導體元件1與第二半 導體元件2例如是垂直式金氧半場效電晶體(MOSFET)，或者是其他的功率元件。在本發明實施例中，第一半導體元件1與第二半導體元件2為垂直式金氧半場效電晶體。

在本實施例的晶圓級晶片尺寸封裝結構的製造方法中，是將第一半導體元件1與第二半導體元件2共同封裝成一個封裝結構。換言之，在同一封裝結構中，具有至少兩個半導體元件。但在其他實施例中，本發明的晶圓級晶片尺寸封裝結構的製造方法也可以僅對一個半導體元件，例如僅對第一半導體元件1進行封裝而形成封裝結構。

請參照圖2B及圖2C。圖2B顯示圖2A中的第一半導體元件與第二半導體元件的放大圖。圖2C顯示圖2B沿I-I剖面線的剖面示意圖。第一半導體元件1具有一主動面10以及與主動面10相反的一背面11，其中第一半導體元件1的背面11為晶圓100的背面的一部份。

第一半導體元件1在主動面10上定義出外部區101與主動區102，其中外部區101圍繞在主動區102的周圍，也就是位於第一半導體元件1的周邊區域。主動區102位於半導體元件1的中間區域，並且主動區102內配設有一第一電極103及一第二電極104。

第二半導體元件2與第一半導體元件1相鄰，其結構與第一半導體元件1相似。詳細而言，第二半導體元件2也在主動面10上定義出主動區202與外部區201，且在主動區202內設置第一電極203與第二電極204。在本發明實施例中，第一電極103、203為閘極電極，而第二電極104、204為源極電極。在一實施例中，源極電極具有一疊層結構，例如是銅/矽/鋁的疊層結構。

另外，第二半導體元件2的外部區201是與第一半導體元件1的外部區101相連通，以包圍第一半導體元件1的主動區102與第二半導體元件2的主動區202。

要特別說明的是，第一半導體元件1的外部區101可被區分 為切割部101a及通道部101b，其中通道部101b是位於第一半導體元件1的主動區102與第二半導體元件2的主動區202之間。

值得注意的是，本實施例是以兩個半導體元件共用一個通道部為例說明。在本發明另一實施例中，可以是一個半導體元件對應一個通道部，或者是有多個半導體元件對應同一通道部，在本發明中不限制半導體元件與通道部之間的配置與對應關係。

請再參照圖1與圖3，接著進行步驟S101，形成圖案化保護層12於主動面10上。圖案化保護層12可以是介電層，可保護第一半導體元件1的主動區102與第二半導體元件2的主動區202，以免主動區102、202在後續的製程中受到汙染，而影響元件特性。此外，圖案化保護層12並可作為後續製程的遮罩。

圖案化保護層12的材料可以是磷矽玻璃(phosphosilicate glass)、聚醯亞胺(polyimide)或者是氮化物(nitride)。在本實施例中，圖案化保護層12的厚度範圍大約介於1至10μm之間。

請配合參照圖3，為本發明一實施例的晶圓級晶片尺寸封裝結構在步驟S101中的局部剖面示意圖。由圖3中可以看出，圖案化保護層12具有複數個開口12a~12e。在本實施例中，開口12a~12c分別暴露第一半導體元件1的第一電極103、第二電極104以及通道部101b，而開口12d~12e則分別暴露第二半導體元件2的第一電極203與第二電極204。

詳細而言，在本發明實施例中，第一半導體元件1的第一電極103與第二電極104的部分邊緣區域會被圖案化保護層12覆蓋，而第一電極103與第二電極104的中間區域則會分別通過開口12a與開口12b而裸露出來。相似地，圖案化保護層12也部分地覆蓋第二半導體元件2的第一電極203與第二電極204的部分邊緣區域，並暴露第一電極203與第二電極204的中間區域。

另外，在本實施例中，圖案化保護層12的開口12c是暴露第一半導體元件1的通道部101b。具體而言，圖案化保護層12會完 全覆蓋第一半導體元件1的切割部101a以及第二半導體元件2的外部區201。

請再參照圖1，在步驟S102中，由第一半導體元件1與第二半導體元件2的背面執行薄化製程。在本實施例中，第一半導體元件1與第二半導體元件2的背面為共平面且相互連通。並且，第一半導體元件1與第二半導體元件2的背面實際上也是晶圓100的背面的其中一部份，因此在本發明實施例中第一半導體元件1與第二半導體元件2的背面具有相同標號。請配合參照圖4，其顯示本發明一實施例的晶圓級晶片尺寸封裝結構在步驟S102中的局部剖面示意圖。在圖4的實施例中，是以第一半導體元件1與第二半導體元件2為例進行說明。

在一實施例中，薄化製程可以是機械式背面研磨製程，也就是利用機械磨薄機由第一半導體元件1與第二半導體元件2的背面11進行薄化製程。也就是由晶圓100的背面進行薄化製程，以將晶圓100的厚度減薄。並且，利用機械磨薄機執行薄化製程前，可先利用膠帶來保護第一半導體元件1與第二半導體元件2的主動面10。在本發明實施例中，晶圓100的厚度會薄化至125μm至180μm。

請參照圖1，經過薄化製程之後，進行步驟S103，形成背電極層13於第一半導體元件1與第二半導體元件2的被研磨後的背面11’。請配合參照圖5，其顯示本發明一實施例的晶圓級晶片尺寸封裝結構在步驟S103中的局部剖面示意圖。要說明的是，在圖5的實施例中，背電極層13由第一半導體元件1背面11’延伸至第二半導體元件2的背面11’。雖然顯示背電極層13是形成在第一半導體元件1與第二半導體元件2的背面11’，但實際上背電極層13是形成於整個晶圓100的背面。

另外，在本實施例中，背電極層13可以是一導電材料層，以作為第一半導體元件1的汲極電極。在一實施例中，背電極層13 為金屬疊層，例如是鈦/鎳/銀疊層，其中鈦層的厚度為200nm，鎳層的厚度約300nm，而銀層的厚度為2000nm。在另一實施例中，背電極層13也可以是鈦/銅疊層。然而，背電極層13的材料與結構並不限於前述的材料，也可以使用其他材料。

另外，在步驟S103中，可以利用物理氣相沉積法或者化學氣相沉積來形成背電極層13，其中物理氣相沉積法例如是蒸鍍或濺鍍，但並非用來限制本發明之範圍。

請再參照圖1，在步驟S104中，執行選擇性蝕刻製程，以在通道部101b形成溝槽101h，以暴露背電極層13。請配合參照圖6，其顯示本發明一實施例的晶圓級晶片尺寸封裝結構在步驟S104中的局部剖面示意圖。在一實施例中，步驟S104中所執行的選擇性蝕刻製程可以是矽蝕刻製程。

要特別說明的是，通道部101b被開口12c所暴露的區域並未被任何電極層所覆蓋，因此在矽蝕刻製程中，裸露於開口12c中的通道部101b的晶圓100會被移除，而形成溝槽101h。

另外，在本實施例的選擇性蝕刻製程中，背電極層13可作為蝕刻停止層。也就是說，在矽蝕刻製程中，當通道部101b被向下蝕刻至背電極層13時即停止。因此，經過選擇性蝕刻製程後所形成的溝槽101h是由主動面10延伸至背電極層13的上表面，並暴露部分背電極層13。在本發明實施例中，溝槽101h的寬度W是介於3至30μm。

然而，上述的實施例並非用以限制本發明，在其他實施例中，也可以先利用刀具通過開口12c對晶圓100進行切割之後，再以濕蝕刻製程來形成溝槽101h。

請再參照圖1，並請配合參照圖7A及圖7B。圖7A顯示本發明一實施例的晶圓級晶片尺寸封裝結構在步驟S105中的局部剖面示意圖，圖7B則顯示本發明一實施例的晶圓級晶片尺寸封裝結構在步驟S105中的局部俯視示意圖。

接著，在圖1的步驟S105中，透過所述溝槽101h形成導電結構20以連接背電極層13。如圖7A與圖7B所示，導電結構20為一牆體，且牆體的頂端是高於圖案化保護層的上表面。

另外，在形成導電結構20的步驟時，更包括通過多個開口12a~12b分別形成連接於第一半導體元件1的第一電極103的第一焊墊21以及連接於第二電極104的第二焊墊22。相似地，在形成導電結構20的步驟時，也會通過開口12d~12e分別形成連接於第二半導體元件2的第一電極203的第一焊墊21’以及連接於第二電極204的第二焊墊22’。在本發明實施例中，導電結構20是位於第一半導體元件1的第一焊墊21與第二半導體元件2的第二焊墊22’之間。

要說明的是，第一半導體元件1的第一焊墊21、第二焊墊22以及第二半導體元件22的第一焊墊21’、第二焊墊22’形成於主動面10上，當封裝後的第一半導體元件1與第二半導體元件2要組裝於電路板(未繪示)上時，第一半導體元件1的第一電極103、第二電極104與背電極層13可分別藉由第一焊墊21、第二焊墊22與導電結構20電性連接於電路板(未繪示)上的元件。同樣地，第二半導體元件2的第一電極203與第二電極204可分別藉由第一焊墊21’與第二焊墊22’電性連接於電路板上的電子元件。

要特別說明的是，在本實施例中，由於導電結構20形成於第一半導體元件1的主動區101與第二半導體元件2的主動區202之間，因此第一半導體元件1與第二半導體元件2實質上是透過導電結構20共用相同背電極層13。也就是說，第一半導體元件1與第二半導體元件2的汲極透過背電極層13電性連接，並且透過導電結構20延伸並露出於晶片上表面。另外，導電結構20可做為測試用的電極，並且第一半導體元件1與第二半導體元件2藉由導電結構20電性連接於電路板後，可利用電路板對第一半導體元件1與第二半導體元件2進行散熱。

另外，由圖7B中可看出，在本實施例中導電結構20是形成於通道部101b的局部區域。但在其他實施例中，導電結構20也可以橫穿第一半導體元件1與第二半導體元件2之間的通道部101b。

請再參照圖1，接著在步驟S106中，沿外部區101的切割部101a執行一切割步驟，形成多個相互分離的封裝結構M1。在一實施例中，是藉由晶粒切割機來執行切割步驟。請配合參照圖7A、圖7B、圖8A及圖8B，其中圖8A顯示本發明一實施例的晶圓級晶片尺寸封裝結構切割後的剖面示意圖，而圖8B顯示本發明一實施例的晶圓級晶片尺寸封裝結構在切割後的局部俯視示意圖。在圖7A至圖8A的步驟中可看出，當進行切割步驟時，是沿著外部區101的切割部101a的切割線4進行切割。由於外部區101的切割部101a並未形成導電結構20，因此在執行切割步驟時，晶粒切割機的刀具較不需要對金屬材進行切割，較不容易損耗。

請參照圖9，顯示本發明另一實施例的晶圓級晶片尺寸封裝結構的製造方法的流程圖。

本實施例和前一實施例不同的地方在於，本實施例中，並未將兩個半導體元件形成封裝結構，而是只針對一個半導體元件進行封裝。並且在本實施例中，每一個被封裝的半導體元件對應於一通道部。以下將以第一半導體元件1為例，詳細說明本實施例的晶圓級晶片尺寸封裝結構的製造方法。本實施例和前一實施例相同的元件具有相同的標號。

請參照圖9、圖10A與圖10B。圖10A顯示第一半導體元件1的俯視示意圖，圖10B顯示圖10A沿H-H剖面線的剖面示意圖。

在本實施例中，第一半導體元件1的主動面10同樣定義出外部區101與主動區102，且在外部區101區分為切割部101a與通道部101b。要說明的是，在本實施例中，在主動區102的其中一側旁的切割部101a較遠離第一半導體元件1的主動區102，而通 道部101b較靠近第一半導體元件1的主動區102。

另外，圖10B至圖10D對應於圖9中的步驟S200至S204。由於本實施例的步驟S200至步驟S204與前一實施例的步驟S100至步驟S104相同，在此不再贅述。也就是說，如圖10D所示，在完成步驟S204之後，第一半導體元件1的主動面與背面上已分別形成圖案化保護層12與背電極層13，並且在通道部101b已形成溝槽101h。

本實施例和前一實施例不同的地方在於，透過溝槽101h形成導電結構以連接背電極層13的步驟以及形成第一焊墊21與第二焊墊22的步驟。詳細而言，本實施例的方法是在進行步驟S204之後，繼續進行步驟S205。

請配合參照圖10E，其顯示本發明實施例的晶圓級晶片尺寸封裝結構在步驟S205中的局部剖面示意圖。在步驟S205中，形成至少一金屬障壁層14。

圖10E中顯示，金屬障壁層14順形地覆蓋溝槽101h的內側壁、圖案化保護層12、第一電極103與第二電極104。在本實施例中，可以利用蒸鍍或濺鍍的方式來形成金屬障壁層14，且構成金屬障壁層14的材質可選自由鈦、銅、鎢及其任意組合所組成的群組其中之一種。另外，金屬障壁層14的厚度可介於50nm至300nm。

請再參照圖9與圖10F，在步驟S206中，形成光阻層15於金屬障壁層14上，其中光阻層15具有至少一第一開口圖案15a、一第二開口圖案15b及一第三開口圖案15c。

請配合參照圖10F，其顯示本發明實施例的晶圓級晶片尺寸封裝結構在步驟S206中的局部剖面示意圖。圖10F中顯示，光阻層15的第一開口圖案15a、第二開口圖案15b及第三開口圖案15c是分別對應定義第一電極103、第二電極104及通道部101b的位置，以分別用來定義在後續製程中所要形成的多個焊墊的位置與 形狀。在本實施例中，前述的焊墊例如是前一實施例中的第一焊墊21、第二焊墊22。另外，本發明實施例中，光阻層15的厚度與在後續製程中所要形成的多個焊墊的高度相等。

在一實施例中，外部區101的切割部101a會完全被光阻層15所覆蓋。並且，第三開口圖案15c的孔徑大於溝槽101h的寬度，以暴露溝槽101h、位於外部區101的通道部101b上的金屬障壁層14以及部分位於主動區102上的金屬障壁層14。要特別說明的是，第三開口圖案15c將定義出和背電極層13電性連接的接觸墊的形狀與位置，而接觸墊將在後續製程中用以使背電極層13和電路板上的電子元件電性連接。

請再參照圖9，在步驟S207中，形成一金屬導電層於第一開口圖案15a、第二開口圖案15b與第三開口圖案15c中。在本實施例中，金屬導電層具有疊層結構。

請配合參照圖10G與圖10H，皆顯示本發明實施例的晶圓級晶片尺寸封裝結構在步驟S207中的局部剖面示意圖。圖10G中顯示，在同一製程中，將多個第一金屬結構16a~16d分別填入第一開口圖案15a、第二開口圖案15b、第三開口圖案15c與溝槽101h中。詳細而言，先在溝槽101h中填入第一金屬結構16d，接著再分別於第一開口圖案15a、第二開口圖案15b及第三開口圖案15c中形成第一金屬結構16a~16c。

也就是說，第一金屬結構16a接觸第一電極103，但第一金屬結構16b接觸第二電極104。另外，第一金屬結構16d形成於溝槽101h內以連接背電極層13，而第一金屬結構16c則形成於溝槽101h旁的主動面10上，並由溝槽101h的位置朝主動區102延伸。

第一金屬結構16a~16d的材料可以選擇銅、鎳或其合金。在其他實施例中，第一金屬結構也可選擇其他導電材料。在本實施例中，第一金屬結構16a~16d的頂端是低於光阻層15的頂端。

接著，在圖10H中，將多個第二金屬結構17a~17c分別填入 第一開口圖案15a、第二開口圖案15b與第三開口圖案15c。在本實施例中，第二金屬結構17a~17c的頂端和光阻層15的頂面齊平。另外，第二金屬結構17a~17c的材料例如是錫，以便後續將第一半導體元件1組裝到電路板上。

請再參照圖9，接著進行步驟S208，去除光阻層15及被光阻層15覆蓋的金屬障壁層14。請配合參照圖10I，其顯示本發明實施例的晶圓級晶片尺寸封裝結構在步驟S208中的局部剖面示意圖。在去除光阻層15及被光阻層15覆蓋的金屬障壁層14後，形成於第一開口圖案15a、第二開口圖案15b與第三開口圖案15c中的金屬導電層會彼此電性隔離。

請參照圖10I，在圖10I中所示的第一金屬結構16a與第二金屬結構17a配合而產生的功能，相似於圖7A中的第一焊墊21。第一金屬結構16b與第二金屬結構17b配合而產生的功能，相似於如圖7A中的第二焊墊22。另外，第一金屬結構16d填入溝槽101h中以連接背電極層13，而第一金屬結構16c與第二金屬結構17c配合而作為可電性連結於電路板的接觸墊。換言之，在本實施例中，通過溝槽101h而用來連接背電極層13的導電結構會具有形成於溝槽101h中的連接部(第一金屬結構16d)以及形成於主動面10上的接觸墊(第一金屬結構16c與第二金屬結構17c)，其中連接部為連接於背電極層13與接觸墊之間的一牆體。

在本實施例中，是以進行植球(ball drop)為例來進行說明。然而，在其他實施例中，進行步驟S104之後，也可以改為進行焊凸塊(solder bumping)或銅柱凸塊(Cu pillar Bump)的製程。

接著，請參照圖9及圖10J。圖10J顯示本發明實施例的晶圓級晶片尺寸封裝結構在步驟S209中的局部剖面示意圖。如同前一實施例，在步驟S209中，沿外部區101的切割部101a執行一切割步驟，形成多個相互分離的封裝結構M2。如圖10J所示，在本實施例中，是沿著位於切割部101a的切割線4’，將兩相鄰的封裝 結構M2分離。

請參照圖10K及圖10L，圖10K顯示本發明實施例的切割後的晶圓級晶片尺寸封裝結構的剖面示意圖。圖10L顯示本發明實施例的切割後的晶圓級晶片尺寸封裝結構的俯視示意圖。經過圖9的本發明實施例的製造方法的封裝結構M2在主動面10上形成圖案化保護層12，並可以第二金屬結構17a~17c分別和電路板上的電子元件電性連接。

請配合參照圖11，其顯示本發明實施例中經過切割後的封裝結構放置於導線架的俯視示意圖。封裝結構例如是圖8A與圖8B所示的封裝結構M1，或者是如圖10K與圖10L所示的封裝結構M2。另外，本發明實施例的晶圓級晶片尺寸封裝結構的製程方法可以更包括下列步驟：首先，提供一導線架3。詳細而言，導線架3包括多個晶粒座30，且每一晶粒座30具有一表面，以接觸封裝結構M1(或M2)，如圖11所示。

接著，將切割後的每一封裝結構M1(或M2)以一導熱膠材分別固設於晶粒座30上。詳細而言，在將封裝結構M1(或M2)放置於晶粒座30之前，先在晶粒座30的表面塗佈導熱膠材，而導熱膠材例如是導電膠、絕緣導熱膠或者是錫膏。接著，可利用晶粒拾取機將已切割的每一封裝結構M1(或M2)分別放置在這些晶粒座30上。

隨後，施以一加熱製程，使導熱膠材固化，從而使半導體元件1’固定於晶粒座30上。在加熱製程中，可將整個導線架3放入烤箱中進行加熱。最後，切割導線架3，以將多個晶粒座30由導線架3上分離。

在本實施例中，如圖11所示，導線架3具有框架(未標號)以及用來固定每一晶粒座30的多個框條(未標號)。當要將多個晶粒座30由導線架3上分離時，可直接利用刀具沿著圖11中所示的 切割線5，將框條切斷框條，即可使晶粒座30由導線架3上分離，而得到最後的成品。

〔實施例的可能功效〕

綜上所述，本發明的有益效果可以在於，本發明實施例所提供的晶圓級晶片尺寸封裝結構的製造方法，其藉由在通道部形成一溝槽，並透過溝槽形成一導電結構，從而使背電極層可藉由導電結構而電性連接於其他電子元件。另外，當執行切割步驟時，是沿著切割部進行切割。

要特別說明的是，在有些晶圓級晶片尺寸封裝製程中，會在晶圓背側貼金屬板作為背側電極，而此種金屬板厚度通常較厚。並且，為了使晶圓的背側電極延伸到主動面作為連接電路板的焊墊，會在切割道中開槽，並填充金屬材料。因此，在後續的切割製程中，刀具完全是對金屬材料進行切割。然而，晶粒切割機的刀具通常具有偏薄的刀鋒，當利用刀具沿著切割道進行切割時，金屬板與切割道中所填充金屬材料會導致刀具的耗損率提高。

相較之下，在本發明實施例中，切割部並沒有形成或僅具有少量用來連接背電極層的導電結構。據此，在執行切割步驟時，晶粒切割機的刀具只須針對晶圓本身與背金屬層進行切割。並且，本發明實施例的背金屬層的厚度較薄，因此可降低刀具的損耗率。

另外，本發明實施例的封裝結構會再以導熱膠材被固定於晶粒座上。據此，藉由導熱膠材及晶粒座，可將封裝結構中的半導體元件在運作時所產生的熱散出，可盡量避免半導體元件的性能因高溫而受到影響。

以上所述僅為本發明的較佳可行實施例，非因此侷限本發明的專利範圍，故舉凡運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的保護範圍內。

S100~S106‧‧‧流程步驟

Claims (12)

1. 一種晶圓級晶片尺寸封裝結構的製造方法，其包括：提供一晶圓，包含多個半導體元件，其中所述多個半導體元件中的一第一半導體元件具有一主動面與一背面，且所述主動面具有一主動區與一外部區，所述主動區設有一第一電極及一第二電極，所述外部區區分為一切割部與一通道部；形成一圖案化保護層於所述主動面上，所述圖案化保護層具有多個開口以暴露所述第一電極、所述第二電極以及所述通道部；執行一薄化製程於所述背面；形成一背電極層於所述背面；執行一蝕刻製程，以在所述通道部形成一溝槽以暴露所述背電極層；透過所述溝槽形成一導電結構以連接所述背電極層；以及沿所述切割部執行一切割步驟。
2. 如請求項1所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述圖案化保護層覆蓋所述第一電極與所述第二電極的部分邊緣區域。
3. 如請求項1所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述第一電極為閘極電極、所述第二電極為源極電極且所述背電極層為汲極電極。
4. 如請求項1所述的晶圓級晶片尺寸封裝結構的製造方法，其中在形成所述導電結構以連接所述背電極層的步驟時，更包括通過所述多個開口分別形成一第一焊墊連接所述第一電極以及一第二焊墊連接所述第二電極。
5. 如請求項1所述的晶圓級晶片尺寸封裝結構的製造方法，其中在所述通道部形成一溝槽以暴露所述背電極層步驟後，包括： 形成至少一金屬障壁層，覆蓋所述溝槽的內側壁、所述圖案化保護層、所述第一電極與所述第二電極；形成一光阻層於所述金屬障壁層上，其中所述光阻層具有至少一第一開口圖案、一第二開口圖案及一第三開口圖案，分別對應定義所述第一電極、所述第二電極以及所述通道部的位置；形成一金屬導電層於所述第一開口圖案、所述第二開口圖案與所述第三開口圖案中；以及去除所述光阻層及所述光阻層覆蓋的所述金屬障壁層，以形成一第一焊墊、一第二焊墊及該導電結構。
6. 如請求項5所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述導電結構包括位於所述主動面上的一接觸墊與位於所述溝槽中的一連接部。
7. 如請求項6所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述連接部為一牆體，所述牆體連接所述背電極層與所述接觸墊。
8. 如請求項5所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述金屬導電層具有疊層結構。
9. 如請求項5所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述金屬障壁層的材料可選自由鈦、銅、鎢及其任意組合所組成的群組其中之一種。
10. 如請求項1所述的晶圓級晶片尺寸封裝結構的製造方法，在執行所述切割步驟後形成多個相互分離的封裝結構，且所述製造方法更包括：提供一導線架，所述導線架包括多個晶粒座；將已切割的所述每一封裝結構以一導熱膠材分別固設於多個所述晶粒座上；以及切割所述導線架，以將多個所述晶粒座由所述導線架上分離。
11. 如請求項1所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述多個所述半導體元件中的一第二半導體元件與該第一半導體元件相鄰，且該通道部位於該第一半導體元件的主動區與該第二半導體元件的主動區之間
12. 如請求項11所述的晶圓級晶片尺寸封裝結構的製造方法，其中所述背電極層延伸於所述第二半導體元件的背面。