[go: up one dir, main page]

TW201603485A - 類比先合後斷電路及系統及提供其之方法 - Google Patents

類比先合後斷電路及系統及提供其之方法 Download PDF

Info

Publication number
TW201603485A
TW201603485A TW104111020A TW104111020A TW201603485A TW 201603485 A TW201603485 A TW 201603485A TW 104111020 A TW104111020 A TW 104111020A TW 104111020 A TW104111020 A TW 104111020A TW 201603485 A TW201603485 A TW 201603485A
Authority
TW
Taiwan
Prior art keywords
transistor
input
input node
input signal
node
Prior art date
Application number
TW104111020A
Other languages
English (en)
Other versions
TWI672000B (zh
Inventor
亨利Ｈ 袁
史帝夫Ｘ 奇
艾克蘭Ｈ 布伊恩
Original Assignee
桑迪士克科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 桑迪士克科技公司 filed Critical 桑迪士克科技公司
Publication of TW201603485A publication Critical patent/TW201603485A/zh
Application granted granted Critical
Publication of TWI672000B publication Critical patent/TWI672000B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/38—Means for preventing simultaneous conduction of switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

本發明揭示一種提供一類比先合後斷電路之系統及方法，其包含與一第二電晶體串聯耦合之一第一電晶體，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於傳導該輸入信號之一低部分。一第三電晶體經組態以中斷該輸入信號與一第一電晶體輸入節點之間的一連接，該第三電晶體具有介於一第二電晶體臨限電壓之約90%與約110%之間的一第三電晶體臨限電壓。一第四電晶體經組態以中斷該輸入信號與一第二電晶體輸入節點之間的一連接，該第四電晶體具有介於一第一電晶體臨限電壓之約90%與約110%之間的一第四電晶體臨限電壓。

Description

類比先合後斷電路及系統及提供其之方法
本發明一般而言係關於驅動電路及方法，且更特定而言係關於用於確定驅動器電路之導通時序之系統、方法及設備。
圖1A係一典型驅動器電路100。一PMOS高側電晶體Q1與一NMOS低側電晶體Q2串聯連接。高側電晶體Q1及低側電晶體Q2之各別輸入節點101及102透過各別驅動器/閘極111、113及112、114交叉耦合，以使得當高側電晶體開始切斷(亦即，停止導通)時，低側電晶體經閘控至接通(亦即，開始導通)。在本發明之實例中，電晶體Q1係一PMOS電晶體且電晶體Q2係一NMOS電晶體，然而電晶體之類型可變化。
然而，由於諸如寄生電容，緩慢的閘極關斷斜坡及其他問題等之各種電路動態，因此一個高側電晶體不會瞬時地且在一個低側電晶體接通且開始導通之前關斷並停止導通。圖1B及圖1C係施加至典型驅動器電路100之閘極電壓之圖形表示。在一初始狀態中，電晶體Q1係非導通(狀態0)的且電晶體Q2係導通(狀態1)的。
一Q2閘極電壓122在時間T0處具有完全導通狀態1之一初始值。當Q2閘極電壓在時間T0與時間T4之間逐步降低時，Q2閘極電壓122具有一向下斜坡。在時間T0處，Q2閘極電壓122經啟用。然而，Q2閘極電壓122不會瞬時地下降至最小位準Vmin，如上文所論述。在一時間 T3處，Q2閘極電壓122下降低於電晶體Q2之一臨限電壓VTN且Q2停止導通。在時間T4處，Q2閘極電壓122繼續降低至最小電壓Vmin。
類似地，一Q1閘極電壓121具有完全非導通狀態0之一初始值。當閘極電壓在時間T1與時間T5之間逐步降低時，Q1閘極電壓121具有一向下斜坡。在時間T1處，Q1閘極電壓121經停用或經移除。然而，Q1閘極電壓121不會瞬時地下降至最小位準Vmin，如上文所闡述。在一時間T2處，Q1閘極電壓121下降低於電晶體Q1之一臨限電壓VTP且Q1開始導通。在時間T5處，Q1閘極電壓121繼續下降至最小位準Vmin且Q1在時間T2與時間T5之間且超出時間T5之後繼續導通。
如上文所展示，電晶體Q2在時間T2與時間T3之間仍係導通的，且因此，當電晶體Q1在時間T2處開始導通時，接著可透過串聯之電晶體Q1、Q2發生一電流尖波直至時間T3(當Q2停止導通時)為止。電流尖波消耗過多電力且可致使組件損壞。
圖1C圖解說明圖1B中所展示之切換順序之逆順序。該逆切換順序可當電晶體Q2在電晶體Q1於時間T9處停止導通之前於時間T8處開始導通時導致一第二電流尖波。
所需要的係用以確認當前導通電晶體在當前非導通電晶體實際上開始導通之前實際上處於一完全非導通狀態0中且因此防止上文所闡述之介於時間T2與時間T3之間且介於時間T8與時間T9之間的串聯電流尖波之一系統及方法。
從廣義方面而言，本發明藉由提供不會遭受串聯電流尖波之一驅動器電路而滿足此等需要。應瞭解，本發明可以眾多方式(包含作為一程序、一設備、一系統、電腦可讀媒體或一裝置)實施。下文闡述本發明之數個發明性實施例。
一項實施例提供一種類比先合後斷電路，其包含與一第二電晶 體串聯耦合之一第一電晶體，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於傳導該輸入信號之一低部分。一第三電晶體經組態以中斷該輸入信號與一第一電晶體輸入節點之間的一連接，該第三電晶體具有介於一第二電晶體臨限電壓之約90%與約110%之間的一第三電晶體臨限電壓。一第四電晶體經組態以中斷該輸入信號與一第二電晶體輸入節點之間的一連接，該第四電晶體具有介於一第一電晶體臨限電壓之約90%與約110%之間的一第四電晶體臨限電壓。
該第三電晶體經組態以中斷該輸入信號與該第一電晶體輸入節點之間的該連接可包含：將一第三電晶體輸入節點耦合至該第二電晶體輸入節點，將該輸入信號耦合至一第一「反或」閘輸入節點，將一第三電晶體輸出節點耦合至一第二「反或」閘輸入節點及將一「反或」閘輸出節點耦合至該第一電晶體輸入節點。
該第四電晶體經組態以中斷該輸入信號與該第二電晶體輸入節點之間的該連接可包含：將一第四電晶體輸入節點耦合至該第一電晶體輸入節點，將該輸入信號耦合至一第一「及」閘輸入節點，將一第四電晶體輸出節點耦合至一第二「及」閘輸入節點及將一「及」閘輸出節點耦合至該第二電晶體輸入節點。
該第一電晶體臨限電壓可實質上等於該第四電晶體臨限電壓。該第二電晶體臨限電壓可實質上等於該第三電晶體臨限電壓。該第一電晶體臨限電壓可實質上等於該第二電晶體臨限電壓。在至少一項實施例中，該第一電晶體臨限電壓可能不等於該第二電晶體臨限電壓。
該第一電晶體可與該第二電晶體串聯耦合於一供應電壓源與一接地之間。該電路亦可包含耦合於一第一電晶體輸出節點與一第二電晶體輸出節點之間的一類比先合後斷電路輸出節點。
另一實施例提供一種提供一類比先合後斷之方法，該方法包含 將來自一類比先合後斷電路輸入節點之一輸入信號耦合至一第一電晶體輸入節點。一第一電晶體與一第二電晶體串聯耦合，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於導該輸入信號之一低部分。在將該輸入信號耦合至一第二電晶體輸入節點之前中斷該輸入信號至該第一電晶體輸入節點之該耦合。然後，將該輸入信號耦合至該第二電晶體輸入節點。在將該輸入信號耦合至該第一電晶體輸入節點之前中斷該輸入信號至該第二電晶體輸入節點之該耦合。
可藉由具有介於一第二電晶體臨限電壓之約90%與約110%之間的一第三電晶體臨限電壓之一第三電晶體中斷將該輸入信號耦合至該第一電晶體輸入節點。可藉由具有介於一第一電晶體臨限電壓之約90%與約110%之間的一第四電晶體臨限電壓之一第四電晶體中斷將該輸入信號耦合至該第二電晶體輸入節點。
該輸入信號可透過一第一邏輯閘極耦合至該第一電晶體輸入節點，且其中停用該第一邏輯閘極直至該第二電晶體處於一非導通狀態中為止。該輸入信號可透過一第二邏輯閘極耦合至該第二電晶體輸入節點，且其中停用該第二邏輯閘極直至該第一電晶體處於一非導通狀態中為止。
又一實施例提供一種類比先合後斷系統，其包含與一第二電晶體串聯耦合之一第一電晶體，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於傳導該輸入信號之一低部分。一第一中斷裝置耦合於該輸入信號與一第一電晶體輸入節點之間。該第一中斷裝置經組態以在該第二電晶體處於一導通狀態中時中斷將該輸入信號耦合至該第一電晶體輸入節點。一第二中斷裝置耦合於該輸入信號與一第二電晶體輸入節點之間。該第二中斷裝置經組態以在該第一電晶體處於一導通狀態中時中斷將該輸入信號耦合至該第 二電晶體輸入節點。
結合以實例方式圖解說明本發明之原理之附圖，將自以下詳細說明明瞭本發明之其他態樣及優點。
100‧‧‧驅動器電路
101‧‧‧輸入節點
101B‧‧‧輸出節點
102‧‧‧輸入節點/輸入節點
102B‧‧‧輸出節點
111‧‧‧驅動器/閘極/邏輯「反或」閘/「反或」閘
111A‧‧‧第二輸入節點
111B‧‧‧第一輸入節點/輸入
111C‧‧‧輸出
112‧‧‧驅動器/閘極/邏輯「及」閘/「及」閘
112A‧‧‧第二輸入節點
112B‧‧‧第一輸入/輸入
112C‧‧‧輸出
113‧‧‧驅動器/閘極/反相器
114‧‧‧驅動器/閘極/反相器
121‧‧‧Q1閘極電壓
122‧‧‧Q2閘極電壓
221‧‧‧理想閘極電壓/閘極電壓
222‧‧‧理想閘極電壓/閘極電壓
300‧‧‧經改良驅動器電路/類比先合後斷電路/電路
301‧‧‧輸入信號
303‧‧‧電晶體Q4輸入/輸入
304‧‧‧電晶體Q3輸入
305‧‧‧信號
306‧‧‧信號
310‧‧‧輸出
421‧‧‧閘極電壓/Q1閘極電壓
422‧‧‧閘極電壓/Q2閘極電壓/偏壓電壓
將藉由連同附圖一起之以下詳細說明容易地理解本發明。
圖1A係一典型驅動器電路。
圖1B及圖1C係施加至典型驅動器電路之閘極電壓之圖形表示。
圖2A係用於實施本發明之實施例之當低側驅動器Q1停止導通且該高側驅動器Q2開始導通時施加至一經改良驅動器電路之理想閘極電壓之圖形表示。
圖2B係用於實施本發明之實施例之當高側驅動器Q2停止導通且低側驅動器Q1開始導通時施加至經改良驅動器電路之理想閘極電壓之一圖形表示。
圖3係用於實施本發明之實施例之類比先合後斷電路之一示意圖。
圖4A係用於實施本發明之實施例之當低側驅動器Q1停止導通且高側驅動器Q2開始導通時施加至一經改良驅動器電路之閘極電壓之圖形表示。
圖4B係用於實施本發明之實施例之當高側驅動器Q2停止導通且低側驅動器Q1開始導通時施加至經改良驅動器電路之閘極電壓之一圖形表示。
圖5係圖解說明用於實施本發明之實施例之在防止串聯電流尖波中所執行之方法操作之一流程圖圖式。
現在將闡述關於操作不會遭受串聯電流尖波之一驅動器電路之系統及方法之數個例示性實施例。熟習此項技術者將明瞭，可在不具 有本文中所陳述之具體細節中之某些或所有細節之情況下實踐本發明。
用以防止串聯電流尖波之一種方法係將一耦合電晶體放置於高側電晶體及低側電晶體之各別輸入節點中之每一者中。耦合電晶體中之每一者與將輸入提供至耦合電晶體之各別驅動器電晶體之閘極電壓點密切匹配。因此，耦合電晶體無法閘控循環接通電晶體，直至循環關斷電晶體處於一完全非導通狀態中之後，藉此防止一串聯電流尖波。
圖2A係用於實施本發明之實施例之當低側驅動器Q1停止導通且高側驅動器Q2開始導通時施加至一經改良驅動器電路300之理想閘極電壓221、222之圖形表示。如所展示，一Q2低側NMOS驅動器之一理想閘極電壓222最初係一高值V1以使得Q2處於一完全導通狀態(狀態1)中。在一時間T3處，閘極電壓222立即下降至一最小電壓Vmin且Q2立即停止導通，以使得Q2在時間T3處處於一完全非導通狀態(狀態0)中。類似地，一Q1高側PMOS驅動器之一理想閘極電壓221最初係一高值V1以使得Q1處於一完全非導通狀態(狀態0)中。在一時間T2處，閘極電壓221立即下降至一最小電壓Vmin且Q1在時間T2處立即切換至一完全導通狀態(狀態1)。由於時間T2發生在時間T3之後，因此由於Q2在Q1開始導通之前即處於一完全非導通狀態中而避免了串聯電流尖波。
圖2B係用於實施本發明之實施例之當高側驅動器Q2停止導通且低側驅動器Q1開始導通時施加至經改良驅動器電路300之理想閘極電壓221、222之一圖形表示。自圖2A繼續，一Q1高側PMOS驅動器之閘極電壓221係一最小電壓(Vmin)以使得Q1處於一完全導通狀態(狀態1)中。在一時間T9處，閘極電壓221立即上升至一高值電壓V1且Q1立即停止導通，以使得Q1在時間T9處處於一完全非導通狀態(狀態0)中。 類似地，一Q2低側NMOS驅動器之理想閘極電壓222處於一最小電壓Vmin處以使得Q2處於一完全非導通狀態(狀態0)中。在一時間T8處，閘極電壓222立即上升至一高狀態電壓V1且Q2在時間T8處立即切換至一完全導通狀態(狀態1)。由於時間T8發生在時間T9之後，因此由於Q1在Q2開始導通之前即處於一完全非導通狀態中而避免了串聯電流尖波。
如上文所陳述，理想閘極電壓221、222能夠自一高狀態(V1)瞬時地切換至一低狀態(Vmin)(亦即，具有一垂直斜坡)。令人遺憾地，實際電路不會瞬時地切換。可對電晶體Q1及Q2之導通狀態(狀態1)之時序進行選擇以防止電晶體Q1及Q2之導通狀態(狀態1)發生重疊且防止串聯電流尖波。
圖3係用於實施本發明之實施例之類比先合後斷電路300之一示意圖。PMOS高側電晶體Q1與一NMOS低側電晶體Q2串聯連接於一經供應電壓源Vin與一接地電位之間。經改良驅動器電路300包含耦合至邏輯「反或」閘111之一第一輸入節點111B之一電晶體Q3。「反或」閘111之一輸出111C透過反相器113耦合至電晶體Q1之輸入節點101。輸入信號301耦合至「反或」閘111之一第二輸入節點111A。電晶體Q4輸入303耦合至電晶體Q1之輸入節點101。
電路300亦包含耦合至邏輯「及」閘112之一第一輸入112B之一電晶體Q4。「及」閘112之一輸出112C透過反相器114耦合至低側電晶體Q2之輸入節點102。輸入信號301亦耦合至「及」閘112之一第二輸入節點112A。電晶體Q3輸入304耦合至電晶體Q2之輸入節點102。類比先合後斷電路300之一輸出310分別耦合至電晶體Q1及Q2之輸出節點101B及102B。
電晶體Q4延遲低側電晶體Q2導通(狀態1)且可具有介於高側電晶體Q1之臨限電壓之約90%與110%之間的一臨限電壓。在一項實施方 案中，Q4臨限電壓實質上等於Q1臨限電壓。可使源電流值最佳化(較低電流增加延遲時間)，以便延遲信號305來確保高側電晶體Q1將在低側電晶體Q2開始導通(狀態1)之前為完全非導通(狀態0)，藉此避免以上在圖1A至圖1C中所闡述之串聯電流尖波。
類似地，電晶體Q3延遲高側電晶體Q1導通(狀態1)且可具有介於低側電晶體Q2之臨限電壓之約90%與110%之間的一臨限電壓。在一項實施方案中，Q3臨限電壓可實質上等於Q2臨限電壓。可使吸取電流值最佳化(較低電流增加延遲時間)以便延遲信號306來確保低側電晶體Q2將在高側電晶體Q1開始導通(狀態1)之前為完全非導通(狀態0)，藉此避免以上在圖1A至圖1C中所闡述之串聯電流尖波。
圖4A係用於實施本發明之實施例之當低側驅動器Q1停止導通且高側驅動器Q2開始導通時施加至一經改良驅動器電路300之閘極電壓421、422之圖形表示。如所展示，Q2低側NMOS驅動器之一閘極電壓422最初係一高值V1使得Q2處於一完全導通狀態(狀態1)中。在一時間T0處，閘極電壓422經停用或經移除。然而，Q2閘極電壓422不會瞬時地下降至最小位準Vmin，且因此Q2不會立即停止導通。閘極電壓422在時間T0與時間T2之間下降至最小電壓Vmin。當偏壓電壓422下降至低於Q2之臨限電壓Vtn時，Q2停止導通使得Q2在時間T3處處於一完全非導通狀態(狀態0)中。
Q1高側PMOS驅動器之閘極電壓421最初係一高值V1使得Q1處於一完全非導通狀態(狀態0)中。當閘極電壓在時間T1與時間T5之間逐步降低時，Q1閘極電壓421具有一向下斜坡。在一時間T2處，Q1閘極電壓421下降低於電晶體Q1及驅動器電晶體Q3之一臨限電壓VTP。
在時間T2處，電晶體Q3開始導通。在電晶體Q3開始導通之後，「反或」閘111之輸入111B經拉動為低，因此允許來自輸入303之驅動器輸入信號經傳導至電晶體Q1之輸入且電晶體Q1可在時間T2之後的 某一時間開始導通(狀態1)。由於時間T2發生在時間T3之後，因此由於電晶體Q2在電晶體Q1開始導通之前即處於一完全非導通狀態中而避免了串聯電流尖波。
圖4B係用於實施本發明之實施例之當高側驅動器電晶體Q2停止導通且低側驅動器電晶體Q1開始導通時施加至經改良驅動器電路300之閘極電壓421、422之一圖形表示。自圖4A繼續，一電晶體Q1高側PMOS驅動器之閘極電壓421係一最小電壓(Vmin)使得電晶體Q1處於一完全導通狀態(狀態1)中。在一時間T6處，閘極電壓421開始上升，在時間T8處達到一高值電壓V1。在時間T7處，閘極電壓421上升超過電晶體Q3之臨限電壓Vtn且電晶體Q3停止導通(狀態0)。在電晶體Q3停止導通之後，「反或」閘111之輸入111B經拉動為較高，因此阻擋來自輸入303之驅動器輸入信號經傳導至電晶體Q1之輸入且電晶體Q1在時間T7之後的某一時間停止導通(狀態0)。
自圖4A繼續，一電晶體Q2低側NMOS驅動器之閘極電壓422係一最小電壓(Vmin)使得電晶體Q2處於一完全非導通狀態(狀態0)中。在時間T9處，一Q2之閘極電壓422開始上升，在時間T11處達到一最大位準V1。在時間T10處，閘極電壓422上升超過電晶體Q2及電晶體Q4之一臨限電壓VTN。
在時間T10處，電晶體Q4開始導通。在電晶體Q4開始導通之後，「及」閘112之輸入112B經拉動為低，因此允許來自輸入303之驅動器輸入信號經傳導至電晶體Q2之輸入且Q2可在時間T10之後的某一時間開始導通(狀態1)。由於時間T10發生在時間T7之後，因此由於Q1在Q2開始導通之前即處於一完全非導通狀態中而避免了串聯電流尖波。
圖5係圖解說明用於實施本發明之實施例之在防止串聯電流尖波中所執行之方法操作之一流程圖圖式。可將經改良驅動器電路300之 操作總結為以下操作。以低側NMOS電晶體Q2為導通(狀態1)之一初始狀態開始且高側PMOS電晶體Q1處於一非導通(狀態0)中。在一操作505中，停用至低側NMOS電晶體Q2之輸入且在一操作510中自電晶體Q2移除閘極電壓以將Q2置於一非導通狀態(狀態0)中。
在一操作515中，在停用至低側電晶體Q2之輸入之後的某一時間處啟用至高側電晶體Q1之輸入。在一操作520中，將高側電晶體Q1閘控至一導通狀態(狀態1)。
當閘極電壓切換至低狀態時，在一操作525中，停用至高側電晶體Q1之輸入且在一操作530中自Q1移除閘極以將Q1置於一非導通狀態(狀態0)中。
在一操作535中，在停用至高側電晶體Q1之輸入之後的某一時間處啟用至低側電晶體Q2之輸入。在一操作540中，將低側電晶體Q2閘控至一導通狀態(狀態1)。
如上文所陳述，PMOS電晶體Q1、Q3及NMOS電晶體Q2、Q4之實例分別僅係例示性的，且應理解可類似地使用不同類型之電晶體。
應理解，上文所闡述驅動器電路僅係出於操作原理以及電路結構及設計之論述之目的之一實例。其他電路及裝置亦可包含上文所闡述之改良。以實例方式，一切換式調整器驅動器、一反相器及具有與一低側MOS電晶體串聯連接之一高側MOS電晶體之任何其他電路。
記住以上實施例，同時應理解本發明可採用涉及儲存於電腦系統中之資料之各種電腦實施之操作。此等操作係需要對物理量進行實體操縱之彼等操作。通常(但並非必要地)，此等量呈現能夠被儲存、傳送、組合、比較及以其他方式加以操縱之電信號或磁信號之形式。此外，所執行之操縱通常以諸如產生、識別、判定或比較之術語指稱。
將進一步瞭解，由以上圖中之操作所表示之指令並不需要以所 圖解說明之次序執行，且由操作所表示之所有處理可能對實踐本發明並非係必要的。此外，以上圖中之任一者中所闡述之程序亦可以儲存於RAM、ROM或一電腦之硬碟機中之任何一者或其組合中之軟體實施。
雖然已出於清晰理解之目的而以某一細節闡述了前述發明，但將明瞭，可在隨附申請專利範圍之範疇內實踐特定改變及修改。因此，應將本發明實施例視為說明性而非限制性的，且不應將本發明限制於本文中所給出之細節，而是可在隨附申請專利範圍之範疇及等效形式內進行修改。
101‧‧‧輸入節點
101B‧‧‧輸出節點
102‧‧‧輸入節點
102B‧‧‧輸出節點
111‧‧‧驅動器/閘極/邏輯「反或」閘/「反或」閘
111A‧‧‧第二輸入節點
111B‧‧‧第一輸入節點/輸入
111C‧‧‧輸出
112‧‧‧驅動器/閘極/邏輯「及」閘/「及」閘
112A‧‧‧第二輸入節點
112B‧‧‧第一輸入/輸入
112C‧‧‧輸出
113‧‧‧驅動器/閘極/反相器
114‧‧‧驅動器/閘極/反相器
300‧‧‧經改良驅動器電路/類比先合後斷電路/電路
301‧‧‧輸入信號
303‧‧‧電晶體Q4輸入/輸入
304‧‧‧電晶體Q3輸入
305‧‧‧信號
306‧‧‧信號
310‧‧‧輸出

Claims (20)

  1. 一種類比先合後斷電路，其包括：一第一電晶體，其與一第二電晶體串聯耦合，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於傳導該輸入信號之一低部分；一第三電晶體，其經組態以中斷該輸入信號與一第一電晶體輸入節點之間的一連接，該第三電晶體具有介於一第二電晶體臨限電壓之90%與110%之間的一第三電晶體臨限電壓；及一第四電晶體，其經組態以中斷該輸入信號與一第二電晶體輸入節點之間的一連接，該第四電晶體具有介於一第一電晶體臨限電壓之90%與110%之間的一第四電晶體臨限電壓。
  2. 如請求項1之電路，其中該第三電晶體經組態以中斷該輸入信號與該第一電晶體輸入節點之間的該連接包含：將一第三電晶體輸入節點耦合至該第二電晶體輸入節點；將該輸入信號耦合至一第一「反或」閘輸入節點；將一第三電晶體輸出節點耦合至一第二「反或」閘輸入節點；及將一「反或」閘輸出節點耦合至該第一電晶體輸入節點。
  3. 如請求項1之電路，其中該第四電晶體經組態以中斷該輸入信號與該第二電晶體輸入節點之間的該連接包含：將一第四電晶體輸入節點耦合至該第一電晶體輸入節點；將該輸入信號耦合至一第一「及」閘輸入節點；將一第四電晶體輸出節點耦合至一第二「及」閘輸入節點；及將一「及」閘輸出節點耦合至該第二電晶體輸入節點。
  4. 如請求項1之電路，其中該第一電晶體臨限電壓等於該第四電晶 體臨限電壓。
  5. 如請求項1之電路，其中該第二電晶體臨限電壓等於該第三電晶體臨限電壓。
  6. 如請求項1之電路，其中該第一電晶體臨限電壓等於該第二電晶體臨限電壓。
  7. 如請求項1之電路，其中該第一電晶體臨限電壓不等於該第二電晶體臨限電壓。
  8. 如請求項1之電路，其中該第一電晶體與該第二電晶體串聯耦合於一供應電壓源與一接地電位之間。
  9. 如請求項1之電路，其進一步包括耦合於一第一電晶體輸出節點與一第二電晶體輸出節點之間的一類比先合後斷電路輸出節點。
  10. 一種提供一類比先合後斷之方法，該方法包括：將來自一類比先合後斷電路輸入節點之一輸入信號耦合至一第一電晶體輸入節點，其中一第一電晶體與一第二電晶體串聯耦合，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於傳導該輸入信號之一低部分；在將該輸入信號耦合至一第二電晶體輸入節點之前中斷該輸入信號至該第一電晶體輸入節點之該耦合；將該輸入信號耦合至該第二電晶體輸入節點；及在將該輸入信號耦合至該第一電晶體輸入節點之前中斷該輸入信號至該第二電晶體輸入節點之該耦合。
  11. 如請求項10之方法，其中藉由具有介於一第二電晶體臨限電壓之90%與110%之間的一第三電晶體臨限電壓之一第三電晶體中斷將該輸入信號耦合至該第一電晶體輸入節點。
  12. 如請求項10之方法，其中藉由具有介於一第一電晶體臨限電壓 之90%與110%之間的一第四電晶體臨限電壓之一第四電晶體中斷將該輸入信號耦合至該第二電晶體輸入節點。
  13. 如請求項10之方法，其中該輸入信號透過一第一邏輯閘極耦合至該第一電晶體輸入節點，且其中停用該第一邏輯閘極直至該第二電晶體處於一非導通狀態中為止。
  14. 如請求項10之方法，其中該輸入信號透過一第二邏輯閘極耦合至該第二電晶體輸入節點，且其中停用該第二邏輯閘極直至該第一電晶體處於一非導通狀態中為止。
  15. 一種類比先合後斷系統，其包括：一第一電晶體，其與一第二電晶體串聯耦合，該第一電晶體經組態以用於傳導一輸入信號之一高部分，該第二電晶體經組態以用於傳導該輸入信號之一低部分；一第一中斷裝置，其耦合於該輸入信號與一第一電晶體輸入節點之間，該第一中斷裝置經組態以在該第二電晶體處於一導通狀態中時中斷將該輸入信號耦合至該第一電晶體輸入節點；及一第二中斷裝置，其耦合於該輸入信號與一第二電晶體輸入節點之間，該第二中斷裝置經組態以在該第一電晶體處於一導通狀態中時中斷將該輸入信號耦合至該第二電晶體輸入節點。
  16. 如請求項15之系統，其中該第一中斷裝置包含具有介於一第二電晶體臨限電壓之90%與110%之間的一第三電晶體臨限電壓之一第三電晶體。
  17. 如請求項16之系統，其中該第三電晶體經組態以中斷該輸入信號與該第一電晶體輸入節點之間的連接包含：將一第三電晶體輸入節點耦合至該第二電晶體輸入節點；將該輸入信號耦合至一第一「反或」閘輸入節點；將一第三電晶體輸出節點耦合至一第二「反或」閘輸入節 點；及將一「反或」閘輸出節點耦合至該第一電晶體輸入節點。
  18. 如請求項15之系統，其中該第二中斷裝置包含具有介於一第一電晶體臨限電壓之90%與110%之間的一第四電晶體臨限電壓之一第四電晶體。
  19. 如請求項18之系統，其中該第四電晶體經組態以中斷該輸入信號與該第二電晶體輸入節點之間的該連接包含：將一第四電晶體輸入節點耦合至該第一電晶體輸入節點；將該輸入信號耦合至一第一「及」閘輸入節點；將一第四電晶體輸出節點耦合至一第二「及」閘輸入節點；及將一「及」閘輸出節點耦合至該第二電晶體輸入節點。
  20. 如請求項18之系統，其中該第一電晶體臨限電壓不等於該第二電晶體臨限電壓。
TW104111020A 2014-04-16 2015-04-02 類比先合後斷電路及系統及提供其之方法 TWI672000B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/254,875 US9240778B2 (en) 2014-04-16 2014-04-16 Analog break before make system, method and apparatus
US14/254,875 2014-04-16

Publications (2)

Publication Number Publication Date
TW201603485A true TW201603485A (zh) 2016-01-16
TWI672000B TWI672000B (zh) 2019-09-11

Family

ID=52781316

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104111020A TWI672000B (zh) 2014-04-16 2015-04-02 類比先合後斷電路及系統及提供其之方法

Country Status (3)

Country Link
US (1) US9240778B2 (zh)
TW (1) TWI672000B (zh)
WO (1) WO2015160465A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3309964A1 (de) * 2016-10-14 2018-04-18 Siemens Aktiengesellschaft Anordnung zur schaltzustandserkennung eines spannungsgesteuerten halbleiterschaltelements

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570471B2 (ja) 1990-06-25 1997-01-08 日本電気株式会社 クロックドライバー回路
JPH1141078A (ja) 1997-07-16 1999-02-12 Wako Giken:Kk 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置
US7187226B2 (en) 2004-07-01 2007-03-06 Analog Devices, Inc. Anti-cross conduction drive control circuit and method
CN101529704B (zh) 2006-11-30 2012-02-29 罗姆股份有限公司 电子电路
JP5031499B2 (ja) 2007-09-13 2012-09-19 株式会社リコー 出力回路
TWI362647B (en) * 2007-11-13 2012-04-21 Novatek Microelectronics Corp Source follower

Also Published As

Publication number Publication date
US9240778B2 (en) 2016-01-19
TWI672000B (zh) 2019-09-11
WO2015160465A1 (en) 2015-10-22
US20150303911A1 (en) 2015-10-22

Similar Documents

Publication Publication Date Title
US9467060B2 (en) Capacitive level shifter devices, methods and systems
JP5354417B2 (ja) レベルシフト回路
US8319540B2 (en) Apparatuses and methods for a voltage level shifting
US8860472B2 (en) Power switch driving circuits and switching mode power supply circuits thereof
US8115533B2 (en) Voltage level shifter and semiconductor device having the same therein
WO2013128746A1 (ja) 半導体装置およびハイサイド回路の駆動方法
US8624655B2 (en) Level shifter circuit and gate driver circuit including the same
CN101860188B (zh) 开关电源电路
US20180287600A1 (en) Output circuit
US7746155B2 (en) Circuit and method for transistor turn-off with strong pulldown
JP6783758B2 (ja) 負荷スイッチのための出力放電技法
CN103534946B (zh) 控制绝缘栅型开关元件的栅极的电位的电路
US10263621B2 (en) Level shifter with improved voltage difference
CN101542905A (zh) 反相器电路
TWI672000B (zh) 類比先合後斷電路及系統及提供其之方法
JP6747371B2 (ja) 高圧レベルシフト回路及び駆動装置
JP3863474B2 (ja) 駆動回路及び半導体装置
CN105991052A (zh) 具有减小的反向恢复时间的整流器电路
US6909308B2 (en) Increasing drive strength and reducing propagation delays through the use of feedback
US9112486B2 (en) Asymmetric propagation delays in level shifters and related circuits
KR20170104164A (ko) 개선된 시간 응답 특성을 가지는 레벨 시프터 회로 및 그 제어 방법
US8766692B1 (en) Supply voltage independent Schmitt trigger inverter
WO2016111959A1 (en) Gate drive circuit
US10797703B2 (en) Driving apparatus
KR20260006965A (ko) 구동 회로 및 이를 포함하는 스위칭 회로