TW201603214A - 半導體結構 - Google Patents

Abstract

半導體結構包括一導電條紋、一導電層、一第一介電層、與一第二介電層。第一介電層介於交錯配置的導電條紋與導電層之間。第二介電層不同於第一介電層，並與第一介電層鄰接在導電條紋之同一側壁的不同位置上。

Description

半導體結構 【0001】

本發明是有關於一種半導體結構，且特別是有關於一種記憶體結構。

【0002】

近年來半導體元件的結構不斷地改變，且元件的記憶體儲存容量也不斷增加。記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度及具有小尺寸的記憶裝置。

【0003】

因此，設計者們無不致力於開發一種三維記憶裝置，不但具有許多堆疊平面而達到更高的記憶儲存容量，具有更微小的尺寸，同時具備良好之特性與穩定性。

【0004】

根據一實施例，揭露一種半導體結構，其包括一導電條紋、一導電層、一第一介電層、與一第二介電層。第一介電層介於交錯配置的導電條紋與導電層之間。第二介電層不同於第一介電層，並與第一介電層鄰接在導電條紋之同一側壁的不同位置上。

【0005】

根據另一實施例，揭露一種半導體結構，其包括一導電層、一第一介電層、與一導電條紋。導電條紋藉由第一介電層分開自與導電條紋交錯配置的導電層。導電條紋包括一第一導電部分、一第二導電部分、及該第一導電部分與該第二導電部分之間的一曲表面。

【0006】

根據又另一實施例，揭露一種半導體結構，其包括一導電層、一導電條紋、與一第一介電層。導電層具有相對的一第一側壁與一第二側壁、及第一側壁與第二側壁之間的一第三側壁。第一介電層分開交錯配置的導電條紋導電層。第一介電層位於導電層之第一側壁與第二側壁上的厚度係大於位於第三側壁上的厚度。

【0039】

102‧‧‧底絕緣層
104‧‧‧導電薄膜
106‧‧‧介電薄膜
108‧‧‧源極接觸插塞
110‧‧‧第一穿孔
112‧‧‧穿孔
114‧‧‧穿孔
116‧‧‧導電條紋
118‧‧‧導電連接
120‧‧‧導電板
122‧‧‧第一介電層
124‧‧‧上表面
126‧‧‧表面
127‧‧‧曲表面
128‧‧‧側壁
130‧‧‧導電層
132‧‧‧遮罩層
134A、134B‧‧‧第二穿孔
136‧‧‧音叉狀穿孔
138‧‧‧導電層
140‧‧‧條紋部分
142‧‧‧第二介電層
144‧‧‧第一側壁
146‧‧‧第二側壁
148‧‧‧側壁
149‧‧‧表面
150‧‧‧側壁
152‧‧‧第一導電部分
154‧‧‧第二導電部分
156‧‧‧第三側壁
158‧‧‧遮罩層
160‧‧‧側壁
162‧‧‧側壁
164‧‧‧側壁
166‧‧‧開口
168‧‧‧導電接觸
T1、T2、T3‧‧‧厚度
D1、D2、D3‧‧‧尺寸
S1‧‧‧第一間距
S2‧‧‧第二間距
S3‧‧‧第二間距

【0007】

第1A圖至第11A圖繪示根據一實施例之半導體結構的製造流程。
第12圖繪示根據一實施例之半導體結構其導電層、導電條紋與第一介電層的上視圖。

【0008】

第1A圖至第11A圖繪示根據一實施例之半導體結構的製造流程。

【0009】

請參照第1A圖與第1B圖，其分別繪示堆疊結構的上示圖與剖面圖。堆疊結構包括交錯形成在底絕緣層102上的導電薄膜104與介電薄膜106。實施例中，堆疊結構的最頂層為介電薄膜106，而為了清楚說明本揭露，圖示係以導電薄膜104示意堆疊結構的區域，此後不再贅述。

【0010】

底絕緣層102可形成在半導體基底(未繪示)上。半導體基底可包括矽基底、絕緣層上覆矽(SOI)、或其他合適的基底材料。一實施例中，底絕緣層102與介電薄膜106為氧化物例如氧化矽。然本揭露並不限於此。其他實施例中，底絕緣層102與介電薄膜106可分別包括單一層結構或多層結構的氧化物、氮化物、或氮氧化物，例如氧化矽、氮化矽、氮氧化矽、或其他合適的介電材料。導電薄膜104可包括多晶矽或其他合適的導電材料。

【0011】

請參照第1A圖，於堆疊結構中形成源極接觸插塞108，其電性連接至不同階層之導電薄膜104。源極接觸插塞108的形成方法可包括，例如蝕刻製程在堆疊結構中形成穿孔，並填充導電材料例如多晶矽或金屬至穿孔中而形成。

【0012】

請參照第2A圖與第2B圖，於堆疊結構中形成第一穿孔110、穿孔112與穿孔114，以圖案化堆疊結構。圖案化後的堆疊結構具有往Z方向連續延伸、且互相分開的數個條紋堆疊(其包括導電條紋116)，以及往X方向延伸、且鄰接在條紋堆疊(或導電條紋116)之間的數個連接堆疊(其包括導電連接118)。條紋堆疊(導電條紋116)也可鄰接板堆疊(其包括導電板120)。一實施例中，舉例來說，連接堆疊(或導電連接118)在Z軸方向上的尺寸D1為0.05μm，板堆疊(或導電板120)的尺寸D2為0.5μm。

【0013】

請參照第3A圖至第3C圖，可形成第一介電層122於第一穿孔110露出的堆疊結構上、與堆疊結構的上表面124上。第一介電層122可包括ONO結構、ONONO結構、ONONONO結構、或由穿隧材料(tunneling material)/捕捉材料(trapping material)/阻擋材料(blocking material)構成的材料層，應用於反及閘(NAND)之儲存材料。其中為清楚表示，第一介電層122在第3A圖與第3C圖僅繪示位於第一穿孔110中的部分。請參照第3C圖，其顯示四個第一穿孔110附近區域的放大圖。實施例中，第一穿孔110係藉由微影技術，使用蝕刻製程而形成。所形成往Z方向延伸的長條形第一穿孔110在短側壁126與長側壁128之間的轉角處具有曲表面127，此輪廓會使得後續沉積形成的第一介電層122，由於沉積速率不同，造成其在曲表面127上的厚度T1係大於在第一穿孔110之短側壁126與長側壁128上實質相等的厚度T2與厚度T3。

【0014】

請參照第4A圖至第4C圖，將導電層130填充至第一穿孔110中，並形成在堆疊結構的上表面124上的第一介電層122上。導電層130可包括多晶矽、或其他合適的材料。為了清楚說明本揭露，導電層130在第4A圖與第4C圖中僅繪示出第一穿孔110中的部分，而未顯示出堆疊結構之上表面124上的部分。

【0015】

請參照第5A圖至第5C圖，形成圖案化的遮罩層132例如光阻在導電層130上。

【0016】

請參照第6A圖與第6B圖，將遮罩層132之第二穿孔134A、134B與音叉狀穿孔136向下轉移至導電層130、第一介電層122與堆疊結構。一實施例中，是使用對導電層130、第一介電層122與堆疊結構(包括第1B圖所示的導電薄膜104與介電薄膜106的材料)具有低蝕刻選擇比的蝕刻製程進行轉移步驟。

【0017】

請參照第7A圖至第7C圖，在遮罩層132(第6A圖與第6B圖)移除之後，導電層130留下的部分包括，往Z方向延伸、且互相分開的導電層138，以及鄰接在導電層138之間的條紋部分140，其中條紋部分140係與下方的條紋堆疊(導電條紋116)重疊。為清楚說明，第7C圖並未繪示導電層138位於堆疊結構之上表面124上的部分。

【0018】

將第二介電層142填充至第二穿孔134A、134B與音叉狀穿孔136中。實施例中，第一介電層122係不同於第二介電層142。舉例來說，第一介電層122為多層介電結構，例如氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)結構，或由穿隧材料(tunneling material)/捕捉材料(trapping material)/阻擋材料(blocking material)構成的材料層，應用於反及閘(NAND)之儲存材料。第二介電層142為單一層介電結構，例如單一層氧化物。然本揭露並不限於此，不同的介電層亦可指具有不同材料的單一介電薄膜，或者不同數目的多層介電結構。介電層亦可包括其他合適的介電材料。

【0019】

請參照第7C圖，其繪示堆疊結構之一導電薄膜階層，鄰近四個第一穿孔110的區域放大圖。轉移第二穿孔134A的製程，係移除與導電條紋116電性連接的導電連接118(第5A圖)，因此，藉此步驟留下的導電條紋116係彼此間電性隔離。第二穿孔134B係移除第一穿孔110中部分的導電層138，藉此將導電層138分割成數個互相分離的區塊。

【0020】

請參照第7C圖，舉例來說，第二穿孔134B的蝕刻製程係期望能停止在第一介電層122的內部分，例如氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)中的ONO內層。而在某些情況下，蝕刻製程會蝕穿ONONO結構。因此，實施例中，第二穿孔134B的尺寸D3(X方向上的寬度)係實質上對準、或超過第一穿孔110中導電層138的第一側壁144與第二側壁146，或可能超過第一穿孔110的長側壁128。

【0021】

一些實施例中，微影光罩對應第二穿孔134A與第二穿孔134B位置的圖案具有相同的輪廓，因此不具選擇性的蝕刻製程能形成出輪廓實質上相同的第二穿孔134A與第二穿孔134B。

【0022】

因此，一實施例中，形成的第二穿孔134A其側壁148、150實質上分別對準導電層138的第一側壁144、第二側壁146，或者超過第一側壁144、第二側壁146而未到達對準第一穿孔110之長側壁128的程度。這使得導電條紋116鄰近導電連接118位置的部分形成比第一導電部分152更寬的第二導電部分154，亦即第一穿孔110之間的第一導電部分152為較窄導電部分，第二穿孔134A之間的第二導電部分154為較寬導電部分，如第7圖所示。此例中，留下的導電條紋116保留曲表面127，且第一介電層122位於曲表面127上較厚的轉角部分仍會保留在第二穿孔134A的表面149上。第一導電部分152與第二導電部分154係交替地往導電條紋116的延伸方向配置。

【0023】

另一實施例中，形成的第二穿孔134A其側壁148、150實質上對準第一穿孔110之長側壁128。這使得導電條紋116具有實質上等寬的第一導電部分152與第二導電部分154(未繪示)。此例中，留下的導電條紋116具有曲表面127，且第一介電層122位於曲表面127上較厚的轉角部分仍會保留在第二穿孔134A的表面149上。

【0024】

又另一實施例中，形成的第二穿孔134A其側壁148、150超過第一穿孔110之長側壁128。這使得導電條紋116的第一導電部分152寬度窄於第二導電部分154(未繪示)，亦即第一導電部分152為較窄導電部分，第二導電部分154為較寬導電部分。此例中，留下的導電條紋116具有曲表面127，且第一介電層122位於曲表面127上較厚的轉角部分仍會保留在第二穿孔134A的表面149上。

【0025】

一實施例中，對應導電連接118位置的第二穿孔134A也會露出導電層138鄰接在第一側壁144與第二側壁146之間的第三側壁156上的第一介電層122，藉此使填充在其中的第二介電層142能鄰接露出的第一介電層122而形成往Z方向連續延伸的介電元件，並定義出導電條紋116。其他實施例中，形成對應導電連接118位置的第二穿孔134A製程，會移除導電層138之第三側壁156上部分或全部第一介電層122厚度較薄的部分，並留下第一介電層122位於曲表面127上較厚的轉角部分，而填充在此種第二穿孔134A中的第二介電層142仍能與第一介電層122構成用以定義出導電條紋116的介電元件。移除導電層138之第三側壁156上部分或全部的第一介電層122，也會使得第一介電層122位於導電層138之第一側壁144與第二側壁146上的厚度T3係大於位於第三側壁156上的厚度T2。舉例來說，當第一介電層122全移除時，厚度T2為零。

【0026】

第二導電部分154與第二穿孔134A中的第二介電層142之間不具有第一介電層122。第一介電層122係位於第一導電部分152與第二穿孔134B中的第二介電層142之間，並位於第一導電部分152與導電層138之間。

【0027】

其他實施例中，微影光罩對應第二穿孔134A與第二穿孔134B位置的圖案可根據其他設計具有不同的輪廓，或搭配其他特性(例如等向、非等向、具有蝕刻選擇性等)的蝕刻製程，以形成預期形態的第二穿孔134A與第二穿孔134B。

【0028】

請參照第8A圖，形成圖案化的遮罩層158例如光阻在第7圖所示的結構上。

【0029】

請參照第9A圖至第9C圖，移除導電層130被遮罩層158露出的部分。實施例中，此蝕刻步驟移除了與導電層138電性連接的條紋部分140(第7A圖)，藉此分開導電層138，並使得彼此電性隔離。然後移除遮罩層158。

【0030】

請參照第9C圖，第一介電層122介於、或鄰接在交錯配置的導電層138與導電條紋116的第一導電部分152之間。或者，導電條紋116的第一導電部分152係鄰接在第一介電層122之間。第二介電層142介於往X方向延伸之導電層138相鄰的兩個之間，並介於、或鄰接在導電條紋116之相鄰的兩個第二導電部分154之間。或者，導電條紋116的第二導電部分154係鄰接在第二介電層142之間。Z方向上不同位置的第一介電層122係藉由第二介電層142互相分開。第一介電層122與第二介電層142鄰接在導電條紋116之同一側壁(可包括位在X軸不同位置上相連接的側壁160與側壁162，以及之間的曲側壁164的不同位置上。

【0031】

請參照第10A圖與第10B圖，搭配微影技術進行蝕刻製程，以在板堆疊中形成不同深度的開口166，其分別露出不同階層的導電薄膜104(或導電板120)，而形成階梯構造。

【0032】

請參照第11A圖，形成導電接觸168。

【0033】

實施例中，半導體結構為三維堆疊垂直閘記憶體裝置，導電條紋116係用作位元線，導電層138係用作字元線。記憶胞係由位元線與字元線交錯處而定，其數目可依實際需求與設計而定，例如改變堆疊結構中導電條紋116(或位元線)的階層數，或改變相同階層中往Z方向延伸的導電條紋116(或位元線)與往X方向延伸的導電層138(或字元線)的數目。

【0034】

上述實施例中，如第9C圖所繪示，形成在一個第一穿孔110中的一個第二介電層142能分割(或定義出)兩個往X方向延伸的導電層138。然本揭露並不限於此。舉例來說，可在一個第一穿孔110中形成五個互相分開的第二介電層142(其位於第二穿孔134B中)，藉此在對應導電連接118(或連接堆疊)位置的第二介電層142(其位於第二穿孔134A中)之間定義出六個導電層138，如第12圖所示。導電條紋116的第二導電部分154相鄰近的兩個之間係具有六個導電層138。

【0035】

實施例中，連接堆疊在Z軸方向上具有特定尺寸D1(寬度)(參照第2A圖，其可能是受限於製程極限或決定於其造成的支撐效果)。而第二穿孔134A(第9C圖)需要移除連接堆疊(或導電連接118)，或要移除第一介電層122與連接堆疊(或導電連接118)相鄰接的部分，或甚至移除導電層138與第一介電層122鄰接的曲部分。因此，第二穿孔134A在Z軸方向上的尺寸，會比主要移除第一穿孔110內的導電層138而形成的第二穿孔134B還要大。這使得導電層138(或位元線)最靠近第二導電部分154的兩個之間的第一間距S1(第12圖)，會大於其他的第二間距，例如第二間距S2或第二間距S3等。

【0036】

一些比較例中，位元線的形成是藉由圖案化導電薄膜與介電薄膜的堆疊結構，一次性地形成長條狀的開口而定義出。換句話說，位元線形成過程中會發生整面側壁露出開口的情況。然而，包括位元線之高深寬比(aspect ratio)的條紋堆疊，其在兩側皆為開口而未受其他元件支撐的情況下，容易受到其他應力(例如浸液清洗步驟中，充滿在開口中的液體，或浸、拉動作中造成的應力)影響而發生彎曲(bending)，使得結構受損甚至形成不期望的短路，降低產品良率。

【0037】

在本揭露的實施例中，包括導電條紋116的條紋堆疊係利用多次圖案化穿孔(包括第一穿孔110與第二穿孔134A、134B)的方式形成，過程中用以形成導電條紋116的材料部分係受到支撐。舉例來說，第一穿孔110形成之後，條紋堆疊係受到條紋堆疊與板堆疊的支撐。在形成第二穿孔134A、134B之後，條紋堆疊係受到第一穿孔110內的第一介電層122、第二介電層142與導電層138的支撐。因此，相較於比較例，實施例具有較穩定的結構特徵，不容易發生形變的問題，且產品可靠性高。

【0038】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110‧‧‧第一穿孔

116‧‧‧導電條紋

122‧‧‧第一介電層

134A、134B‧‧‧第二穿孔

138‧‧‧導電層

142‧‧‧第二介電層

152‧‧‧第一導電部分

154‧‧‧第二導電部分

160‧‧‧側壁

162‧‧‧側壁

164‧‧‧側壁

Claims (10)

1. 【第1項】

   一種半導體結構，包括：
   一導電條紋；
   一導電層；
   一第一介電層，介於交錯配置的該導電條紋與該導電層之間；以及
   一第二介電層，不同於該第一介電層，並與該第一介電層鄰接在該導電條紋之同一側壁的不同位置上。
2. 【第2項】

   如申請專利範圍第1項所述之半導體結構，包括數個該導電條紋與數個導電層，其中該第二介電層介於該些導電條紋之相鄰的兩個之間，並介於該些導電層之相鄰的兩個之間。
3. 【第3項】

   如申請專利範圍第1項所述之半導體結構，其中該導電條紋具有厚度不同且相鄰接的一第一導電部分與一第二導電部分，該第一介電層鄰接在該第一導電部分，該第二介電層鄰接在該第二導電部分。
4. 【第4項】

   如申請專利範圍第1項所述之半導體結構，其中該第一介電層為多層介電結構，該第二介電層為單一層介電結構。
5. 【第5項】

   如申請專利範圍第1項所述之半導體結構，其中該第一介電層為氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)結構，該第二介電層為氧化物。
6. 【第6項】

   一種半導體結構，包括：
   一導電層；
   一第一介電層；以及
   一導電條紋，藉由該第一介電層分開自與該導電條紋交錯配置的該導電層，該導電條紋包括一第一導電部分、一第二導電部分、及該第一導電部分與該第二導電部分之間的一曲表面。
7. 【第7項】

   如申請專利範圍第6項所述之半導體結構，其中該第一介電層係介於該導電條紋的該第一導電部分與該導電層之間，該第一導電部分與該第二導電部分係交替地往該導電條紋的延伸方向配置。
8. 【第8項】

   如申請專利範圍第6項所述之半導體結構，包括數個該字元線，其中該些字元線之間具有不同的一第一間距與一第二間距。
9. 【第9項】

   一種半導體結構，包括：
   一導電層，具有相對的一第一側壁與一第二側壁、及該第一側壁與該第二側壁之間的一第三側壁；
   一導電條紋；以及
   一第一介電層，分開交錯配置的該導電條紋該導電層，該第一介電層位於該導電層之該第一側壁與第二側壁上的厚度係大於位於該第三側壁上的厚度。
10. 【第10項】

    如申請專利範圍第1至9項其中之一所述之半導體結構，其中該半導體結構為記憶體裝置，該導電條紋用作位元線，該導電層用作字元線，該些字元線之間具有不同的一第一間距與一第二間距。